cpu/mpc8260/start.S

   1 /*
   2  *  Copyright (C) 1998  Dan Malek <dmalek@jlc.net>
   3  *  Copyright (C) 1999  Magnus Damm <kieraypc01.p.y.kie.era.ericsson.se>
   4  *  Copyright (C) 2000, 2001,2002 Wolfgang Denk <wd@denx.de>
   5  *
   6  * See file CREDITS for list of people who contributed to this
   7  * project.
   8  *
   9  * This program is free software; you can redistribute it and/or
  10  * modify it under the terms of the GNU General Public License as
  11  * published by the Free Software Foundation; either version 2 of
  12  * the License, or (at your option) any later version.
  13  *
  14  * This program is distributed in the hope that it will be useful,
  15  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  16  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  17  * GNU General Public License for more details.
  18  *
  19  * You should have received a copy of the GNU General Public License
  20  * along with this program; if not, write to the Free Software
  21  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  22  * MA 02111-1307 USA
  23  */
  24
  25 /*
  26  *  U-Boot - Startup Code for MPC8260 PowerPC based Embedded Boards
  27  */
  28 #include <config.h>
  29 #include <mpc8260.h>
  30 #include <version.h>
  31
  32 #define CONFIG_8260 1           /* needed for Linux kernel header files */
  33 #define _LINUX_CONFIG_H 1       /* avoid reading Linux autoconf.h file  */
  34
  35 #include <ppc_asm.tmpl>
  36 #include <ppc_defs.h>
  37
  38 #include <asm/cache.h>
  39 #include <asm/mmu.h>
  40
  41 #ifndef  CONFIG_IDENT_STRING
  42 #define  CONFIG_IDENT_STRING ""
  43 #endif
  44
  45 /* We don't want the  MMU yet.
  46 */
  47 #undef  MSR_KERNEL
  48 /* Floating Point enable, Machine Check and Recoverable Interr. */
  49 #ifdef DEBUG
  50 #define MSR_KERNEL (MSR_FP|MSR_RI)
  51 #else
  52 #define MSR_KERNEL (MSR_FP|MSR_ME|MSR_RI)
  53 #endif
  54
  55 /*
  56  * Set up GOT: Global Offset Table
  57  *
  58  * Use r14 to access the GOT
  59  */
  60         START_GOT
  61         GOT_ENTRY(_GOT2_TABLE_)
  62         GOT_ENTRY(_FIXUP_TABLE_)
  63
  64         GOT_ENTRY(_start)
  65         GOT_ENTRY(_start_of_vectors)
  66         GOT_ENTRY(_end_of_vectors)
  67         GOT_ENTRY(transfer_to_handler)
  68
  69         GOT_ENTRY(_end)
  70         GOT_ENTRY(.bss)
  71 #if defined(CONFIG_HYMOD)
  72         GOT_ENTRY(environment)
  73 #endif
  74         END_GOT
  75
  76 /*
  77  * Version string - must be in data segment because MPC8260 uses the first
  78  * 256 bytes for the Hard Reset Configuration Word table (see below).
  79  * Similarly, can't have the U-Boot Magic Number as the first thing in
  80  * the image - don't know how this will affect the image tools, but I guess
  81  * I'll find out soon
  82  */
  83         .data
  84         .globl  version_string
  85 version_string:
  86         .ascii U_BOOT_VERSION
  87         .ascii " (", __DATE__, " - ", __TIME__, ")"
  88         .ascii CONFIG_IDENT_STRING, "\0"
  89
  90 /*
  91  *  Hard Reset Configuration Word (HRCW) table
  92  *
  93  *  The Hard Reset Configuration Word (HRCW) sets a number of useful things
  94  *  such as whether there is an external memory controller, whether the
  95  *  PowerPC core is disabled (i.e. only the communications processor is
  96  *  active, accessed by another CPU on the bus), whether using external
  97  *  arbitration, external bus mode, boot port size, core initial prefix,
  98  *  internal space base, boot memory space, etc.
  99  *
 100  *  These things dictate where the processor begins execution, where the
 101  *  boot ROM appears in memory, the memory controller setup when access
 102  *  boot ROM, etc. The HRCW is *extremely* important.
 103  *
 104  *  The HRCW is read from the bus during reset. One CPU on the bus will
 105  *  be a hard reset configuration master, any others will be hard reset
 106  *  configuration slaves. The master reads eight HRCWs from flash during
 107  *  reset - the first it uses for itself, the other 7 it communicates to
 108  *  up to 7 configuration slaves by some complicated mechanism, which is
 109  *  not really important here.
 110  *
 111  *  The configuration master performs 32 successive reads starting at address
 112  *  0 and incrementing by 8 each read (i.e. on 64 bit boundaries) but only 8
 113  *  bits is read, and always from byte lane D[0-7] (so that port size of the
 114  *  boot device does not matter). The first four reads form the 32 bit HRCW
 115  *  for the master itself. The second four reads form the HRCW for the first
 116  *  slave, and so on, up to seven slaves. The 32 bit HRCW is formed by
 117  *  concatenating the four bytes, with the first read placed in byte 0 (the
 118  *  most significant byte), and so on with the fourth read placed in byte 3
 119  *  (the least significant byte).
 120  */
 121 #define _HRCW_TABLE_ENTRY(w)            \
 122         .fill   8,1,(((w)>>24)&0xff);   \
 123         .fill   8,1,(((w)>>16)&0xff);   \
 124         .fill   8,1,(((w)>> 8)&0xff);   \
 125         .fill   8,1,(((w)    )&0xff)
 126         .text
 127         .globl  _hrcw_table
 128 _hrcw_table:
 129         _HRCW_TABLE_ENTRY(CFG_HRCW_MASTER)
 130         _HRCW_TABLE_ENTRY(CFG_HRCW_SLAVE1)
 131         _HRCW_TABLE_ENTRY(CFG_HRCW_SLAVE2)
 132         _HRCW_TABLE_ENTRY(CFG_HRCW_SLAVE3)
 133         _HRCW_TABLE_ENTRY(CFG_HRCW_SLAVE4)
 134         _HRCW_TABLE_ENTRY(CFG_HRCW_SLAVE5)
 135         _HRCW_TABLE_ENTRY(CFG_HRCW_SLAVE6)
 136         _HRCW_TABLE_ENTRY(CFG_HRCW_SLAVE7)
 137 /*
 138  *  After configuration, a system reset exception is executed using the
 139  *  vector at offset 0x100 relative to the base set by MSR[IP]. If MSR[IP]
 140  *  is 0, the base address is 0x00000000. If MSR[IP] is 1, the base address
 141  *  is 0xfff00000. In the case of a Power On Reset or Hard Reset, the value
 142  *  of MSR[IP] is determined by the CIP field in the HRCW.
 143  *
 144  *  Other bits in the HRCW set up the Base Address and Port Size in BR0.
 145  *  This determines the location of the boot ROM (flash or EPROM) in the
 146  *  processor's address space at boot time. As long as the HRCW is set up
 147  *  so that we eventually end up executing the code below when the processor
 148  *  executes the reset exception, the actual values used should not matter.
 149  *
 150  *  Once we have got here, the address mask in OR0 is cleared so that the
 151  *  bottom 32K of the boot ROM is effectively repeated all throughout the
 152  *  processor's address space, after which we can jump to the absolute
 153  *  address at which the boot ROM was linked at compile time, and proceed
 154  *  to initialise the memory controller without worrying if the rug will be
 155  *  pulled out from under us, so to speak (it will be fine as long as we
 156  *  configure BR0 with the same boot ROM link address).
 157  */
 158         . = EXC_OFF_SYS_RESET
 159
 160         .globl  _start
 161 _start:
 162         li      r21, BOOTFLAG_COLD      /* Normal Power-On: Boot from FLASH*/
 163         b       boot_cold
 164
 165         . = EXC_OFF_SYS_RESET + 0x10
 166
 167         .globl  _start_warm
 168 _start_warm:
 169         li      r21, BOOTFLAG_WARM      /* Software reboot              */
 170         b       boot_warm
 171
 172 boot_cold:
 173 boot_warm:
 174         mfmsr   r5                      /* save msr contents            */
 175
 176 #if defined(CONFIG_COGENT)
 177         /* this is what the cogent EPROM does */
 178         li      r0, 0
 179         mtmsr   r0
 180         isync
 181         bl      cogent_init_8260
 182 #endif  /* CONFIG_COGENT */
 183
 184 #if defined(CFG_DEFAULT_IMMR)
 185         lis     r3, CFG_IMMR@h
 186         ori     r3, r3, CFG_IMMR@l
 187         lis     r4, CFG_DEFAULT_IMMR@h
 188         stw     r3, 0x1A8(r4)
 189 #endif /* CFG_DEFAULT_IMMR */
 190
 191         /* Initialise the MPC8260 processor core                        */
 192         /*--------------------------------------------------------------*/
 193
 194         bl      init_8260_core
 195
 196 #ifndef CFG_RAMBOOT
 197         /* When booting from ROM (Flash or EPROM), clear the            */
 198         /* Address Mask in OR0 so ROM appears everywhere                */
 199         /*--------------------------------------------------------------*/
 200
 201         lis     r3, (CFG_IMMR+IM_REGBASE)@h
 202         lwz     r4, IM_OR0@l(r3)
 203         li      r5, 0x7fff
 204         and     r4, r4, r5
 205         stw     r4, IM_OR0@l(r3)
 206
 207         /* Calculate absolute address in FLASH and jump there           */
 208         /*--------------------------------------------------------------*/
 209
 210         lis     r3, CFG_MONITOR_BASE@h
 211         ori     r3, r3, CFG_MONITOR_BASE@l
 212         addi    r3, r3, in_flash - _start + EXC_OFF_SYS_RESET
 213         mtlr    r3
 214         blr
 215
 216 in_flash:
 217 #endif  /* CFG_RAMBOOT */
 218
 219         /* initialize some things that are hard to access from C        */
 220         /*--------------------------------------------------------------*/
 221
 222         lis     r3, CFG_IMMR@h          /* set up stack in internal DPRAM */
 223         ori     r1, r3, CFG_INIT_SP_OFFSET
 224         li      r0, 0                   /* Make room for stack frame header and */
 225         stwu    r0, -4(r1)              /* clear final stack frame so that      */
 226         stwu    r0, -4(r1)              /* stack backtraces terminate cleanly   */
 227
 228         /* let the C-code set up the rest                               */
 229         /*                                                              */
 230         /* Be careful to keep code relocatable !                        */
 231         /*--------------------------------------------------------------*/
 232
 233         GET_GOT                 /* initialize GOT access                */
 234
 235         /* r3: IMMR */
 236         bl      cpu_init_f      /* run low-level CPU init code (in Flash)*/
 237
 238 #ifdef DEBUG
 239         bl      init_debug      /* set up debugging stuff               */
 240 #endif
 241
 242         mr      r3, r21
 243         /* r3: BOOTFLAG */
 244         bl      board_init_f    /* run 1st part of board init code (in Flash)*/
 245
 246 /*
 247  * Vector Table
 248  */
 249
 250         .globl  _start_of_vectors
 251 _start_of_vectors:
 252
 253 /* Machine check */
 254         STD_EXCEPTION(0x200, MachineCheck, MachineCheckException)
 255
 256 /* Data Storage exception. */
 257         STD_EXCEPTION(0x300, DataStorage, UnknownException)
 258
 259 /* Instruction Storage exception. */
 260         STD_EXCEPTION(0x400, InstStorage, UnknownException)
 261
 262 /* External Interrupt exception. */
 263         STD_EXCEPTION(0x500, ExtInterrupt, external_interrupt)
 264
 265 /* Alignment exception. */
 266         . = 0x600
 267 Alignment:
 268         EXCEPTION_PROLOG
 269         mfspr   r4,DAR
 270         stw     r4,_DAR(r21)
 271         mfspr   r5,DSISR
 272         stw     r5,_DSISR(r21)
 273         addi    r3,r1,STACK_FRAME_OVERHEAD
 274         li      r20,MSR_KERNEL
 275         rlwimi  r20,r23,0,16,16         /* copy EE bit from saved MSR */
 276         rlwimi  r20,r23,0,25,25         /* copy IP bit from saved MSR */
 277         lwz     r6,GOT(transfer_to_handler)
 278         mtlr    r6
 279         blrl
 280 .L_Alignment:
 281         .long   AlignmentException - _start + EXC_OFF_SYS_RESET
 282         .long   int_return - _start + EXC_OFF_SYS_RESET
 283
 284 /* Program check exception */
 285         . = 0x700
 286 ProgramCheck:
 287         EXCEPTION_PROLOG
 288         addi    r3,r1,STACK_FRAME_OVERHEAD
 289         li      r20,MSR_KERNEL
 290         rlwimi  r20,r23,0,16,16         /* copy EE bit from saved MSR */
 291         rlwimi  r20,r23,0,25,25         /* copy IP bit from saved MSR */
 292         lwz     r6,GOT(transfer_to_handler)
 293         mtlr    r6
 294         blrl
 295 .L_ProgramCheck:
 296         .long   ProgramCheckException - _start + EXC_OFF_SYS_RESET
 297         .long   int_return - _start + EXC_OFF_SYS_RESET
 298
 299         STD_EXCEPTION(0x800, FPUnavailable, UnknownException)
 300
 301         /* I guess we could implement decrementer, and may have
 302          * to someday for timekeeping.
 303          */
 304         STD_EXCEPTION(0x900, Decrementer, timer_interrupt)
 305
 306         STD_EXCEPTION(0xa00, Trap_0a, UnknownException)
 307         STD_EXCEPTION(0xb00, Trap_0b, UnknownException)
 308
 309         . = 0xc00
 310 /*
 311  * r0 - SYSCALL number
 312  * r3-... arguments
 313  */
 314 SystemCall:
 315         addis   r11,r0,0                /* get functions table addr */
 316         ori     r11,r11,0               /* Note: this code is patched in trap_init */
 317         addis   r12,r0,0                /* get number of functions */
 318         ori     r12,r12,0
 319
 320         cmplw   0, r0, r12
 321         bge     1f
 322
 323         rlwinm  r0,r0,2,0,31            /* fn_addr = fn_tbl[r0] */
 324         add     r11,r11,r0
 325         lwz     r11,0(r11)
 326
 327         li      r20,0xd00-4             /* Get stack pointer */
 328         lwz     r12,0(r20)
 329         subi    r12,r12,12              /* Adjust stack pointer */
 330         li      r0,0xc00+_end_back-SystemCall
 331         cmplw   0, r0, r12              /* Check stack overflow */
 332         bgt     1f
 333         stw     r12,0(r20)
 334
 335         mflr    r0
 336         stw     r0,0(r12)
 337         mfspr   r0,SRR0
 338         stw     r0,4(r12)
 339         mfspr   r0,SRR1
 340         stw     r0,8(r12)
 341
 342         li      r12,0xc00+_back-SystemCall
 343         mtlr    r12
 344         mtspr   SRR0,r11
 345
 346 1:      SYNC
 347         rfi
 348
 349 _back:
 350
 351         mfmsr   r11                     /* Disable interrupts */
 352         li      r12,0
 353         ori     r12,r12,MSR_EE
 354         andc    r11,r11,r12
 355         SYNC                            /* Some chip revs need this... */
 356         mtmsr   r11
 357         SYNC
 358
 359         li      r12,0xd00-4             /* restore regs */
 360         lwz     r12,0(r12)
 361
 362         lwz     r11,0(r12)
 363         mtlr    r11
 364         lwz     r11,4(r12)
 365         mtspr   SRR0,r11
 366         lwz     r11,8(r12)
 367         mtspr   SRR1,r11
 368
 369         addi    r12,r12,12              /* Adjust stack pointer */
 370         li      r20,0xd00-4
 371         stw     r12,0(r20)
 372
 373         SYNC
 374         rfi
 375 _end_back:
 376
 377         STD_EXCEPTION(0xd00, SingleStep, UnknownException)
 378
 379         STD_EXCEPTION(0xe00, Trap_0e, UnknownException)
 380         STD_EXCEPTION(0xf00, Trap_0f, UnknownException)
 381
 382         STD_EXCEPTION(0x1000, InstructionTLBMiss, UnknownException)
 383         STD_EXCEPTION(0x1100, DataLoadTLBMiss, UnknownException)
 384         STD_EXCEPTION(0x1200, DataStoreTLBMiss, UnknownException)
 385 #ifdef DEBUG
 386         . = 0x1300
 387         /*
 388          * This exception occurs when the program counter matches the
 389          * Instruction Address Breakpoint Register (IABR).
 390          *
 391          * I want the cpu to halt if this occurs so I can hunt around
 392          * with the debugger and look at things.
 393          *
 394          * When DEBUG is defined, both machine check enable (in the MSR)
 395          * and checkstop reset enable (in the reset mode register) are
 396          * turned off and so a checkstop condition will result in the cpu
 397          * halting.
 398          *
 399          * I force the cpu into a checkstop condition by putting an illegal
 400          * instruction here (at least this is the theory).
 401          *
 402          * well - that didnt work, so just do an infinite loop!
 403          */
 404 1:      b       1b
 405 #else
 406         STD_EXCEPTION(0x1300, InstructionBreakpoint, DebugException)
 407 #endif
 408         STD_EXCEPTION(0x1400, SMI, UnknownException)
 409
 410         STD_EXCEPTION(0x1500, Trap_15, UnknownException)
 411         STD_EXCEPTION(0x1600, Trap_16, UnknownException)
 412         STD_EXCEPTION(0x1700, Trap_17, UnknownException)
 413         STD_EXCEPTION(0x1800, Trap_18, UnknownException)
 414         STD_EXCEPTION(0x1900, Trap_19, UnknownException)
 415         STD_EXCEPTION(0x1a00, Trap_1a, UnknownException)
 416         STD_EXCEPTION(0x1b00, Trap_1b, UnknownException)
 417         STD_EXCEPTION(0x1c00, Trap_1c, UnknownException)
 418         STD_EXCEPTION(0x1d00, Trap_1d, UnknownException)
 419         STD_EXCEPTION(0x1e00, Trap_1e, UnknownException)
 420         STD_EXCEPTION(0x1f00, Trap_1f, UnknownException)
 421         STD_EXCEPTION(0x2000, Trap_20, UnknownException)
 422         STD_EXCEPTION(0x2100, Trap_21, UnknownException)
 423         STD_EXCEPTION(0x2200, Trap_22, UnknownException)
 424         STD_EXCEPTION(0x2300, Trap_23, UnknownException)
 425         STD_EXCEPTION(0x2400, Trap_24, UnknownException)
 426         STD_EXCEPTION(0x2500, Trap_25, UnknownException)
 427         STD_EXCEPTION(0x2600, Trap_26, UnknownException)
 428         STD_EXCEPTION(0x2700, Trap_27, UnknownException)
 429         STD_EXCEPTION(0x2800, Trap_28, UnknownException)
 430         STD_EXCEPTION(0x2900, Trap_29, UnknownException)
 431         STD_EXCEPTION(0x2a00, Trap_2a, UnknownException)
 432         STD_EXCEPTION(0x2b00, Trap_2b, UnknownException)
 433         STD_EXCEPTION(0x2c00, Trap_2c, UnknownException)
 434         STD_EXCEPTION(0x2d00, Trap_2d, UnknownException)
 435         STD_EXCEPTION(0x2e00, Trap_2e, UnknownException)
 436         STD_EXCEPTION(0x2f00, Trap_2f, UnknownException)
 437
 438
 439         .globl  _end_of_vectors
 440 _end_of_vectors:
 441
 442         . = 0x3000
 443
 444 /*
 445  * This code finishes saving the registers to the exception frame
 446  * and jumps to the appropriate handler for the exception.
 447  * Register r21 is pointer into trap frame, r1 has new stack pointer.
 448  */
 449         .globl  transfer_to_handler
 450 transfer_to_handler:
 451         stw     r22,_NIP(r21)
 452         lis     r22,MSR_POW@h
 453         andc    r23,r23,r22
 454         stw     r23,_MSR(r21)
 455         SAVE_GPR(7, r21)
 456         SAVE_4GPRS(8, r21)
 457         SAVE_8GPRS(12, r21)
 458         SAVE_8GPRS(24, r21)
 459         mflr    r23
 460         andi.   r24,r23,0x3f00          /* get vector offset */
 461         stw     r24,TRAP(r21)
 462         li      r22,0
 463         stw     r22,RESULT(r21)
 464         lwz     r24,0(r23)              /* virtual address of handler */
 465         lwz     r23,4(r23)              /* where to go when done */
 466         mtspr   SRR0,r24
 467         mtspr   SRR1,r20
 468         mtlr    r23
 469         SYNC
 470         rfi                             /* jump to handler, enable MMU */
 471
 472 int_return:
 473         mfmsr   r28             /* Disable interrupts */
 474         li      r4,0
 475         ori     r4,r4,MSR_EE
 476         andc    r28,r28,r4
 477         SYNC                    /* Some chip revs need this... */
 478         mtmsr   r28
 479         SYNC
 480         lwz     r2,_CTR(r1)
 481         lwz     r0,_LINK(r1)
 482         mtctr   r2
 483         mtlr    r0
 484         lwz     r2,_XER(r1)
 485         lwz     r0,_CCR(r1)
 486         mtspr   XER,r2
 487         mtcrf   0xFF,r0
 488         REST_10GPRS(3, r1)
 489         REST_10GPRS(13, r1)
 490         REST_8GPRS(23, r1)
 491         REST_GPR(31, r1)
 492         lwz     r2,_NIP(r1)     /* Restore environment */
 493         lwz     r0,_MSR(r1)
 494         mtspr   SRR0,r2
 495         mtspr   SRR1,r0
 496         lwz     r0,GPR0(r1)
 497         lwz     r2,GPR2(r1)
 498         lwz     r1,GPR1(r1)
 499         SYNC
 500         rfi
 501
 502 #if defined(CONFIG_COGENT)
 503
 504 /*
 505  * This code initialises the MPC8260 processor core
 506  * (conforms to PowerPC 603e spec)
 507  */
 508
 509         .globl  cogent_init_8260
 510 cogent_init_8260:
 511
 512         /* Taken from page 14 of CMA282 manual                          */
 513         /*--------------------------------------------------------------*/
 514
 515         lis     r4, (CFG_IMMR+IM_REGBASE)@h
 516         lis     r3, CFG_IMMR@h
 517         stw     r3, IM_IMMR@l(r4)
 518         lwz     r3, IM_IMMR@l(r4)
 519         stw     r3, 0(r0)
 520         lis     r3, CFG_SYPCR@h
 521         ori     r3, r3, CFG_SYPCR@l
 522         stw     r3, IM_SYPCR@l(r4)
 523         lwz     r3, IM_SYPCR@l(r4)
 524         stw     r3, 4(r0)
 525         lis     r3, CFG_SCCR@h
 526         ori     r3, r3, CFG_SCCR@l
 527         stw     r3, IM_SCCR@l(r4)
 528         lwz     r3, IM_SCCR@l(r4)
 529         stw     r3, 8(r0)
 530
 531         /* the rest of this was disassembled from the                   */
 532         /* EPROM code that came with my CMA282 CPU module               */
 533         /*--------------------------------------------------------------*/
 534
 535         lis     r1, 0x1234
 536         ori     r1, r1, 0x5678
 537         stw     r1, 0x20(r0)
 538         lwz     r1, 0x20(r0)
 539         stw     r1, 0x24(r0)
 540         lwz     r1, 0x24(r0)
 541         lis     r3, 0x0e80
 542         ori     r3, r3, 0
 543         stw     r1, 4(r3)
 544         lwz     r1, 4(r3)
 545
 546         /* Done!                                                        */
 547         /*--------------------------------------------------------------*/
 548
 549         blr
 550
 551 #endif  /* CONFIG_COGENT */
 552
 553 /*
 554  * This code initialises the MPC8260 processor core
 555  * (conforms to PowerPC 603e spec)
 556  * Note: expects original MSR contents to be in r5.
 557  */
 558
 559         .globl  init_8260_core
 560 init_8260_core:
 561
 562         /* Initialize machine status; enable machine check interrupt    */
 563         /*--------------------------------------------------------------*/
 564
 565         li      r3, MSR_KERNEL          /* Set ME and RI flags */
 566         rlwimi  r3, r5, 0, 25, 25       /* preserve IP bit set by HRCW */
 567 #ifdef DEBUG
 568         rlwimi  r3, r5, 0, 21, 22       /* debugger might set SE & BE bits */
 569 #endif
 570         SYNC                            /* Some chip revs need this... */
 571         mtmsr   r3
 572         SYNC
 573         mtspr   SRR1, r3                /* Make SRR1 match MSR */
 574
 575         /* Initialise the SYPCR early, and reset the watchdog (if req)  */
 576         /*--------------------------------------------------------------*/
 577
 578         lis     r3, (CFG_IMMR+IM_REGBASE)@h
 579 #if !defined(CONFIG_COGENT)
 580         lis     r4, CFG_SYPCR@h
 581         ori     r4, r4, CFG_SYPCR@l
 582         stw     r4, IM_SYPCR@l(r3)
 583 #endif /* !CONFIG_COGENT */
 584 #if defined(CONFIG_WATCHDOG)
 585         li      r4, 21868               /* = 0x556c */
 586         sth     r4, IM_SWSR@l(r3)
 587         li      r4, -21959              /* = 0xaa39 */
 588         sth     r4, IM_SWSR@l(r3)
 589 #endif /* CONFIG_WATCHDOG */
 590
 591         /* Initialize the Hardware Implementation-dependent Registers   */
 592         /* HID0 also contains cache control                             */
 593         /*--------------------------------------------------------------*/
 594
 595         lis     r3, CFG_HID0_INIT@h
 596         ori     r3, r3, CFG_HID0_INIT@l
 597         SYNC
 598         mtspr   HID0, r3
 599
 600         lis     r3, CFG_HID0_FINAL@h
 601         ori     r3, r3, CFG_HID0_FINAL@l
 602         SYNC
 603         mtspr   HID0, r3
 604
 605         lis     r3, CFG_HID2@h
 606         ori     r3, r3, CFG_HID2@l
 607         mtspr   HID2, r3
 608
 609         /* clear all BAT's                                              */
 610         /*--------------------------------------------------------------*/
 611
 612         li      r0, 0
 613         mtspr   DBAT0U, r0
 614         mtspr   DBAT0L, r0
 615         mtspr   DBAT1U, r0
 616         mtspr   DBAT1L, r0
 617         mtspr   DBAT2U, r0
 618         mtspr   DBAT2L, r0
 619         mtspr   DBAT3U, r0
 620         mtspr   DBAT3L, r0
 621         mtspr   IBAT0U, r0
 622         mtspr   IBAT0L, r0
 623         mtspr   IBAT1U, r0
 624         mtspr   IBAT1L, r0
 625         mtspr   IBAT2U, r0
 626         mtspr   IBAT2L, r0
 627         mtspr   IBAT3U, r0
 628         mtspr   IBAT3L, r0
 629         SYNC
 630
 631         /* invalidate all tlb's                                         */
 632         /*                                                              */
 633         /* From the 603e User Manual: "The 603e provides the ability to */
 634         /* invalidate a TLB entry. The TLB Invalidate Entry (tlbie)     */
 635         /* instruction invalidates the TLB entry indexed by the EA, and */
 636         /* operates on both the instruction and data TLBs simultaneously*/
 637         /* invalidating four TLB entries (both sets in each TLB). The   */
 638         /* index corresponds to bits 15-19 of the EA. To invalidate all */
 639         /* entries within both TLBs, 32 tlbie instructions should be    */
 640         /* issued, incrementing this field by one each time."           */
 641         /*                                                              */
 642         /* "Note that the tlbia instruction is not implemented on the   */
 643         /* 603e."                                                       */
 644         /*                                                              */
 645         /* bits 15-19 correspond to addresses 0x00000000 to 0x0001F000  */
 646         /* incrementing by 0x1000 each time. The code below is sort of  */
 647         /* based on code in "flush_tlbs" from arch/ppc/kernel/head.S    */
 648         /*                                                              */
 649         /*--------------------------------------------------------------*/
 650
 651         li      r3, 32
 652         mtctr   r3
 653         li      r3, 0
 654 1:      tlbie   r3
 655         addi    r3, r3, 0x1000
 656         bdnz    1b
 657         SYNC
 658
 659         /* Done!                                                        */
 660         /*--------------------------------------------------------------*/
 661
 662         blr
 663
 664 #ifdef DEBUG
 665
 666 /*
 667  * initialise things related to debugging.
 668  *
 669  * must be called after the global offset table (GOT) is initialised
 670  * (GET_GOT) and after cpu_init_f() has executed.
 671  */
 672
 673         .globl  init_debug
 674 init_debug:
 675
 676         lis     r3, (CFG_IMMR+IM_REGBASE)@h
 677
 678         /* Quick and dirty hack to enable the RAM and copy the          */
 679         /* vectors so that we can take exceptions.                      */
 680         /*--------------------------------------------------------------*/
 681         /* write Memory Refresh Prescaler */
 682         li      r4, CFG_MPTPR
 683         sth     r4, IM_MPTPR@l(r3)
 684         /* write 60x Refresh Timer */
 685         li      r4, CFG_PSRT
 686         stb     r4, IM_PSRT@l(r3)
 687         /* init the 60x SDRAM Mode Register */
 688         lis     r4, (CFG_PSDMR|PSDMR_OP_NORM)@h
 689         ori     r4, r4, (CFG_PSDMR|PSDMR_OP_NORM)@l
 690         stw     r4, IM_PSDMR@l(r3)
 691         /* write Precharge All Banks command */
 692         lis     r4, (CFG_PSDMR|PSDMR_OP_PREA)@h
 693         ori     r4, r4, (CFG_PSDMR|PSDMR_OP_PREA)@l
 694         stw     r4, IM_PSDMR@l(r3)
 695         stb     r0, 0(0)
 696         /* write eight CBR Refresh commands */
 697         lis     r4, (CFG_PSDMR|PSDMR_OP_CBRR)@h
 698         ori     r4, r4, (CFG_PSDMR|PSDMR_OP_CBRR)@l
 699         stw     r4, IM_PSDMR@l(r3)
 700         stb     r0, 0(0)
 701         stb     r0, 0(0)
 702         stb     r0, 0(0)
 703         stb     r0, 0(0)
 704         stb     r0, 0(0)
 705         stb     r0, 0(0)
 706         stb     r0, 0(0)
 707         stb     r0, 0(0)
 708         /* write Mode Register Write command */
 709         lis     r4, (CFG_PSDMR|PSDMR_OP_MRW)@h
 710         ori     r4, r4, (CFG_PSDMR|PSDMR_OP_MRW)@l
 711         stw     r4, IM_PSDMR@l(r3)
 712         stb     r0, 0(0)
 713         /* write Normal Operation command and enable Refresh */
 714         lis     r4, (CFG_PSDMR|PSDMR_OP_NORM|PSDMR_RFEN)@h
 715         ori     r4, r4, (CFG_PSDMR|PSDMR_OP_NORM|PSDMR_RFEN)@l
 716         stw     r4, IM_PSDMR@l(r3)
 717         stb     r0, 0(0)
 718         /* RAM should now be operational */
 719
 720 #define VEC_WRD_CNT     ((_end_of_vectors - _start + EXC_OFF_SYS_RESET) / 4)
 721
 722         lwz     r3, GOT(_end_of_vectors)
 723         rlwinm  r4, r3, 0, 18, 31       /* _end_of_vectors & 0x3FFF     */
 724         lis     r5, VEC_WRD_CNT@h
 725         ori     r5, r5, VEC_WRD_CNT@l
 726         mtctr   r5
 727 1:
 728         lwzu    r5, -4(r3)
 729         stwu    r5, -4(r4)
 730         bdnz    1b
 731
 732         /* Load the Instruction Address Breakpoint Register (IABR).     */
 733         /*                                                              */
 734         /* The address to load is stored in the first word of dual port */
 735         /* ram and should be preserved while the power is on, so you    */
 736         /* can plug addresses into that location then reset the cpu and */
 737         /* this code will load that address into the IABR after the     */
 738         /* reset.                                                       */
 739         /*                                                              */
 740         /* When the program counter matches the contents of the IABR,   */
 741         /* an exception is generated (before the instruction at that    */
 742         /* location completes). The vector for this exception is 0x1300 */
 743         /*--------------------------------------------------------------*/
 744         lis     r3, CFG_IMMR@h
 745         lwz     r3, 0(r3)
 746         mtspr   IABR, r3
 747
 748         /* Set the entire dual port RAM (where the initial stack        */
 749         /* resides) to a known value - makes it easier to see where     */
 750         /* the stack has been written                                   */
 751         /*--------------------------------------------------------------*/
 752         lis     r3, (CFG_IMMR + CFG_INIT_SP_OFFSET)@h
 753         ori     r3, r3, (CFG_IMMR + CFG_INIT_SP_OFFSET)@l
 754         li      r4, ((CFG_INIT_SP_OFFSET - 4) / 4)
 755         mtctr   r4
 756         lis     r4, 0xdeadbeaf@h
 757         ori     r4, r4, 0xdeadbeaf@l
 758 1:
 759         stwu    r4, -4(r3)
 760         bdnz    1b
 761
 762         /* Done!                                                        */
 763         /*--------------------------------------------------------------*/
 764
 765         blr
 766 #endif
 767
 768 /* Cache functions.
 769  *
 770  * Note: requires that all cache bits in
 771  * HID0 are in the low half word.
 772  */
 773         .globl  icache_enable
 774 icache_enable:
 775         mfspr   r3, HID0
 776         ori     r3, r3, HID0_ICE
 777         lis     r4, 0
 778         ori     r4, r4, HID0_ILOCK
 779         andc    r3, r3, r4
 780         ori     r4, r3, HID0_ICFI
 781         isync
 782         mtspr   HID0, r4        /* sets enable and invalidate, clears lock */
 783         isync
 784         mtspr   HID0, r3        /* clears invalidate */
 785         blr
 786
 787         .globl  icache_disable
 788 icache_disable:
 789         mfspr   r3, HID0
 790         lis     r4, 0
 791         ori     r4, r4, HID0_ICE|HID0_ILOCK
 792         andc    r3, r3, r4
 793         ori     r4, r3, HID0_ICFI
 794         isync
 795         mtspr   HID0, r4        /* sets invalidate, clears enable and lock */
 796         isync
 797         mtspr   HID0, r3        /* clears invalidate */
 798         blr
 799
 800         .globl  icache_status
 801 icache_status:
 802         mfspr   r3, HID0
 803         rlwinm  r3, r3, HID0_ICE_BITPOS + 1, 31, 31
 804         blr
 805
 806         .globl  dcache_enable
 807 dcache_enable:
 808         mfspr   r3, HID0
 809         ori     r3, r3, HID0_DCE
 810         lis     r4, 0
 811         ori     r4, r4, HID0_DLOCK
 812         andc    r3, r3, r4
 813         ori     r4, r3, HID0_DCI
 814         sync
 815         mtspr   HID0, r4        /* sets enable and invalidate, clears lock */
 816         sync
 817         mtspr   HID0, r3        /* clears invalidate */
 818         blr
 819
 820         .globl  dcache_disable
 821 dcache_disable:
 822         mfspr   r3, HID0
 823         lis     r4, 0
 824         ori     r4, r4, HID0_DCE|HID0_DLOCK
 825         andc    r3, r3, r4
 826         ori     r4, r3, HID0_DCI
 827         sync
 828         mtspr   HID0, r4        /* sets invalidate, clears enable and lock */
 829         sync
 830         mtspr   HID0, r3        /* clears invalidate */
 831         blr
 832
 833         .globl  dcache_status
 834 dcache_status:
 835         mfspr   r3, HID0
 836         rlwinm  r3, r3, HID0_DCE_BITPOS + 1, 31, 31
 837         blr
 838
 839         .globl get_pvr
 840 get_pvr:
 841         mfspr   r3, PVR
 842         blr
 843
 844 /*------------------------------------------------------------------------------*/
 845
 846 /*
 847  * void relocate_code (addr_sp, gd, addr_moni)
 848  *
 849  * This "function" does not return, instead it continues in RAM
 850  * after relocating the monitor code.
 851  *
 852  * r3 = dest
 853  * r4 = src
 854  * r5 = length in bytes
 855  * r6 = cachelinesize
 856  */
 857         .globl  relocate_code
 858 relocate_code:
 859         mr      r1,  r3         /* Set new stack pointer                */
 860         mr      r9,  r4         /* Save copy of Global Data pointer     */
 861         mr      r10, r5         /* Save copy of Destination Address     */
 862
 863         mr      r3,  r5                         /* Destination Address  */
 864         lis     r4, CFG_MONITOR_BASE@h          /* Source      Address  */
 865         ori     r4, r4, CFG_MONITOR_BASE@l
 866         lis     r5, CFG_MONITOR_LEN@h           /* Length in Bytes      */
 867         ori     r5, r5, CFG_MONITOR_LEN@l
 868         li      r6, CFG_CACHELINE_SIZE          /* Cache Line Size      */
 869
 870         /*
 871          * Fix GOT pointer:
 872          *
 873          * New GOT-PTR = (old GOT-PTR - CFG_MONITOR_BASE) + Destination Address
 874          *
 875          * Offset:
 876          */
 877         sub     r15, r10, r4
 878
 879         /* First our own GOT */
 880         add     r14, r14, r15
 881         /* then the one used by the C code */
 882         add     r30, r30, r15
 883
 884         /*
 885          * Now relocate code
 886          */
 887
 888         cmplw   cr1,r3,r4
 889         addi    r0,r5,3
 890         srwi.   r0,r0,2
 891         beq     cr1,4f          /* In place copy is not necessary       */
 892         beq     7f              /* Protect against 0 count              */
 893         mtctr   r0
 894         bge     cr1,2f
 895
 896         la      r8,-4(r4)
 897         la      r7,-4(r3)
 898 1:      lwzu    r0,4(r8)
 899         stwu    r0,4(r7)
 900         bdnz    1b
 901         b       4f
 902
 903 2:      slwi    r0,r0,2
 904         add     r8,r4,r0
 905         add     r7,r3,r0
 906 3:      lwzu    r0,-4(r8)
 907         stwu    r0,-4(r7)
 908         bdnz    3b
 909
 910 /*
 911  * Now flush the cache: note that we must start from a cache aligned
 912  * address. Otherwise we might miss one cache line.
 913  */
 914 4:      cmpwi   r6,0
 915         add     r5,r3,r5
 916         beq     7f              /* Always flush prefetch queue in any case */
 917         subi    r0,r6,1
 918         andc    r3,r3,r0
 919         mfspr   r7,HID0         /* don't do dcbst if dcache is disabled */
 920         rlwinm  r7,r7,HID0_DCE_BITPOS+1,31,31
 921         cmpwi   r7,0
 922         beq     9f
 923         mr      r4,r3
 924 5:      dcbst   0,r4
 925         add     r4,r4,r6
 926         cmplw   r4,r5
 927         blt     5b
 928         sync                    /* Wait for all dcbst to complete on bus */
 929 9:      mfspr   r7,HID0         /* don't do icbi if icache is disabled */
 930         rlwinm  r7,r7,HID0_ICE_BITPOS+1,31,31
 931         cmpwi   r7,0
 932         beq     7f
 933         mr      r4,r3
 934 6:      icbi    0,r4
 935         add     r4,r4,r6
 936         cmplw   r4,r5
 937         blt     6b
 938 7:      sync                    /* Wait for all icbi to complete on bus */
 939         isync
 940
 941 /*
 942  * We are done. Do not return, instead branch to second part of board
 943  * initialization, now running from RAM.
 944  */
 945
 946         addi    r0, r10, in_ram - _start + EXC_OFF_SYS_RESET
 947         mtlr    r0
 948         blr
 949
 950 in_ram:
 951
 952         /*
 953          * Relocation Function, r14 point to got2+0x8000
 954          *
 955          * Adjust got2 pointers, no need to check for 0, this code
 956          * already puts a few entries in the table.
 957          */
 958         li      r0,__got2_entries@sectoff@l
 959         la      r3,GOT(_GOT2_TABLE_)
 960         lwz     r11,GOT(_GOT2_TABLE_)
 961         mtctr   r0
 962         sub     r11,r3,r11
 963         addi    r3,r3,-4
 964 1:      lwzu    r0,4(r3)
 965         add     r0,r0,r11
 966         stw     r0,0(r3)
 967         bdnz    1b
 968
 969         /*
 970          * Now adjust the fixups and the pointers to the fixups
 971          * in case we need to move ourselves again.
 972          */
 973 2:      li      r0,__fixup_entries@sectoff@l
 974         lwz     r3,GOT(_FIXUP_TABLE_)
 975         cmpwi   r0,0
 976         mtctr   r0
 977         addi    r3,r3,-4
 978         beq     4f
 979 3:      lwzu    r4,4(r3)
 980         lwzux   r0,r4,r11
 981         add     r0,r0,r11
 982         stw     r10,0(r3)
 983         stw     r0,0(r4)
 984         bdnz    3b
 985 4:
 986 clear_bss:
 987         /*
 988          * Now clear BSS segment
 989          */
 990         lwz     r3,GOT(.bss)
 991 #if defined(CONFIG_HYMOD)
 992         /*
 993          * For HYMOD - the environment is the very last item in flash.
 994          * The real .bss stops just before environment starts, so only
 995          * clear up to that point.
 996          *
 997          * taken from mods for FADS board
 998          */
 999         lwz     r4,GOT(environment)
1000 #else
1001         lwz     r4,GOT(_end)
1002 #endif
1003
1004         cmplw   0, r3, r4
1005         beq     6f
1006
1007         li      r0, 0
1008 5:
1009         stw     r0, 0(r3)
1010         addi    r3, r3, 4
1011         cmplw   0, r3, r4
1012         bne     5b
1013 6:
1014
1015         mr      r3, r9          /* Global Data pointer          */
1016         mr      r4, r10         /* Destination Address          */
1017         bl      board_init_r
1018
1019         /* Problems accessing "end" in C, so do it here */
1020         .globl  get_endaddr
1021 get_endaddr:
1022         lwz     r3,GOT(_end)
1023         blr
1024
1025         /*
1026          * Copy exception vector code to low memory
1027          *
1028          * r3: dest_addr
1029          * r7: source address, r8: end address, r9: target address
1030          */
1031         .globl  trap_init
1032 trap_init:
1033         lwz     r7, GOT(_start)
1034         lwz     r8, GOT(_end_of_vectors)
1035
1036         rlwinm  r9, r7, 0, 18, 31       /* _start & 0x3FFF      */
1037
1038         cmplw   0, r7, r8
1039         bgelr                           /* return if r7>=r8 - just in case */
1040
1041         mflr    r4                      /* save link register           */
1042 1:
1043         lwz     r0, 0(r7)
1044         stw     r0, 0(r9)
1045         addi    r7, r7, 4
1046         addi    r9, r9, 4
1047         cmplw   0, r7, r8
1048         bne     1b
1049
1050         /*
1051          * relocate `hdlr' and `int_return' entries
1052          */
1053         li      r7, .L_MachineCheck - _start + EXC_OFF_SYS_RESET
1054         li      r8, Alignment - _start + EXC_OFF_SYS_RESET
1055 2:
1056         bl      trap_reloc
1057         addi    r7, r7, 0x100           /* next exception vector        */
1058         cmplw   0, r7, r8
1059         blt     2b
1060
1061         li      r7, .L_Alignment - _start + EXC_OFF_SYS_RESET
1062         bl      trap_reloc
1063
1064         li      r7, .L_ProgramCheck - _start + EXC_OFF_SYS_RESET
1065         bl      trap_reloc
1066
1067         li      r7, .L_FPUnavailable - _start + EXC_OFF_SYS_RESET
1068         li      r8, SystemCall - _start + EXC_OFF_SYS_RESET
1069 3:
1070         bl      trap_reloc
1071         addi    r7, r7, 0x100           /* next exception vector        */
1072         cmplw   0, r7, r8
1073         blt     3b
1074
1075         li      r7, .L_SingleStep - _start + EXC_OFF_SYS_RESET
1076         li      r8, _end_of_vectors - _start + EXC_OFF_SYS_RESET
1077 4:
1078         bl      trap_reloc
1079         addi    r7, r7, 0x100           /* next exception vector        */
1080         cmplw   0, r7, r8
1081         blt     4b
1082
1083         mfmsr   r3                      /* now that the vectors have    */
1084         lis     r7, MSR_IP@h            /* relocated into low memory    */
1085         ori     r7, r7, MSR_IP@l        /* MSR[IP] can be turned off    */
1086         andc    r3, r3, r7              /* (if it was on)               */
1087         SYNC                            /* Some chip revs need this... */
1088         mtmsr   r3
1089         SYNC
1090
1091         mtlr    r4                      /* restore link register    */
1092         blr
1093
1094         /*
1095          * Function: relocate entries for one exception vector
1096          */
1097 trap_reloc:
1098         lwz     r0, 0(r7)               /* hdlr ...                     */
1099         add     r0, r0, r3              /*  ... += dest_addr            */
1100         stw     r0, 0(r7)
1101
1102         lwz     r0, 4(r7)               /* int_return ...               */
1103         add     r0, r0, r3              /*  ... += dest_addr            */
1104         stw     r0, 4(r7)
1105
1106         blr