cpu/mpc83xx/spd_sdram.c

   1 /*
   2  * (C) Copyright 2006-2007 Freescale Semiconductor, Inc.
   3  *
   4  * (C) Copyright 2006
   5  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   6  *
   7  * Copyright (C) 2004-2006 Freescale Semiconductor, Inc.
   8  * (C) Copyright 2003 Motorola Inc.
   9  * Xianghua Xiao (X.Xiao@motorola.com)
  10  *
  11  * See file CREDITS for list of people who contributed to this
  12  * project.
  13  *
  14  * This program is free software; you can redistribute it and/or
  15  * modify it under the terms of the GNU General Public License as
  16  * published by the Free Software Foundation; either version 2 of
  17  * the License, or (at your option) any later version.
  18  *
  19  * This program is distributed in the hope that it will be useful,
  20  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  21  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  22  * GNU General Public License for more details.
  23  *
  24  * You should have received a copy of the GNU General Public License
  25  * along with this program; if not, write to the Free Software
  26  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  27  * MA 02111-1307 USA
  28  */
  29
  30 #include <common.h>
  31 #include <asm/processor.h>
  32 #include <i2c.h>
  33 #include <spd.h>
  34 #include <asm/mmu.h>
  35 #include <spd_sdram.h>
  36
  37 DECLARE_GLOBAL_DATA_PTR;
  38
  39 void board_add_ram_info(int use_default)
  40 {
  41         volatile immap_t *immap = (immap_t *) CONFIG_SYS_IMMR;
  42         volatile ddr83xx_t *ddr = &immap->ddr;
  43         char buf[32];
  44
  45         printf(" (DDR%d", ((ddr->sdram_cfg & SDRAM_CFG_SDRAM_TYPE_MASK)
  46                            >> SDRAM_CFG_SDRAM_TYPE_SHIFT) - 1);
  47
  48         if (ddr->sdram_cfg & SDRAM_CFG_32_BE)
  49                 puts(", 32-bit");
  50         else
  51                 puts(", 64-bit");
  52
  53         if (ddr->sdram_cfg & SDRAM_CFG_ECC_EN)
  54                 puts(", ECC on");
  55         else
  56                 puts(", ECC off");
  57
  58         printf(", %s MHz)", strmhz(buf, gd->mem_clk));
  59
  60 #if defined(CONFIG_SYS_LB_SDRAM) && defined(CONFIG_SYS_LBC_SDRAM_SIZE)
  61         puts("\nSDRAM: ");
  62         print_size (CONFIG_SYS_LBC_SDRAM_SIZE * 1024 * 1024, " (local bus)");
  63 #endif
  64 }
  65
  66 #ifdef CONFIG_SPD_EEPROM
  67 #ifndef CONFIG_SYS_READ_SPD
  68 #define CONFIG_SYS_READ_SPD     i2c_read
  69 #endif
  70
  71 /*
  72  * Convert picoseconds into clock cycles (rounding up if needed).
  73  */
  74 int
  75 picos_to_clk(int picos)
  76 {
  77         unsigned int mem_bus_clk;
  78         int clks;
  79
  80         mem_bus_clk = gd->mem_clk >> 1;
  81         clks = picos / (1000000000 / (mem_bus_clk / 1000));
  82         if (picos % (1000000000 / (mem_bus_clk / 1000)) != 0)
  83                 clks++;
  84
  85         return clks;
  86 }
  87
  88 unsigned int banksize(unsigned char row_dens)
  89 {
  90         return ((row_dens >> 2) | ((row_dens & 3) << 6)) << 24;
  91 }
  92
  93 int read_spd(uint addr)
  94 {
  95         return ((int) addr);
  96 }
  97
  98 #undef SPD_DEBUG
  99 #ifdef SPD_DEBUG
 100 static void spd_debug(spd_eeprom_t *spd)
 101 {
 102         printf ("\nDIMM type:       %-18.18s\n", spd->mpart);
 103         printf ("SPD size:        %d\n", spd->info_size);
 104         printf ("EEPROM size:     %d\n", 1 << spd->chip_size);
 105         printf ("Memory type:     %d\n", spd->mem_type);
 106         printf ("Row addr:        %d\n", spd->nrow_addr);
 107         printf ("Column addr:     %d\n", spd->ncol_addr);
 108         printf ("# of rows:       %d\n", spd->nrows);
 109         printf ("Row density:     %d\n", spd->row_dens);
 110         printf ("# of banks:      %d\n", spd->nbanks);
 111         printf ("Data width:      %d\n",
 112                         256 * spd->dataw_msb + spd->dataw_lsb);
 113         printf ("Chip width:      %d\n", spd->primw);
 114         printf ("Refresh rate:    %02X\n", spd->refresh);
 115         printf ("CAS latencies:   %02X\n", spd->cas_lat);
 116         printf ("Write latencies: %02X\n", spd->write_lat);
 117         printf ("tRP:             %d\n", spd->trp);
 118         printf ("tRCD:            %d\n", spd->trcd);
 119         printf ("\n");
 120 }
 121 #endif /* SPD_DEBUG */
 122
 123 long int spd_sdram()
 124 {
 125         volatile immap_t *immap = (immap_t *)CONFIG_SYS_IMMR;
 126         volatile ddr83xx_t *ddr = &immap->ddr;
 127         volatile law83xx_t *ecm = &immap->sysconf.ddrlaw[0];
 128         spd_eeprom_t spd;
 129         unsigned int n_ranks;
 130         unsigned int odt_rd_cfg, odt_wr_cfg;
 131         unsigned char twr_clk, twtr_clk;
 132         unsigned int sdram_type;
 133         unsigned int memsize;
 134         unsigned int law_size;
 135         unsigned char caslat, caslat_ctrl;
 136         unsigned int trfc, trfc_clk, trfc_low, trfc_high;
 137         unsigned int trcd_clk, trtp_clk;
 138         unsigned char cke_min_clk;
 139         unsigned char add_lat, wr_lat;
 140         unsigned char wr_data_delay;
 141         unsigned char four_act;
 142         unsigned char cpo;
 143         unsigned char burstlen;
 144         unsigned char odt_cfg, mode_odt_enable;
 145         unsigned int max_bus_clk;
 146         unsigned int max_data_rate, effective_data_rate;
 147         unsigned int ddrc_clk;
 148         unsigned int refresh_clk;
 149         unsigned int sdram_cfg;
 150         unsigned int ddrc_ecc_enable;
 151         unsigned int pvr = get_pvr();
 152
 153         /* Read SPD parameters with I2C */
 154         CONFIG_SYS_READ_SPD(SPD_EEPROM_ADDRESS, 0, 1, (uchar *) & spd, sizeof (spd));
 155 #ifdef SPD_DEBUG
 156         spd_debug(&spd);
 157 #endif
 158         /* Check the memory type */
 159         if (spd.mem_type != SPD_MEMTYPE_DDR && spd.mem_type != SPD_MEMTYPE_DDR2) {
 160                 debug("DDR: Module mem type is %02X\n", spd.mem_type);
 161                 return 0;
 162         }
 163
 164         /* Check the number of physical bank */
 165         if (spd.mem_type == SPD_MEMTYPE_DDR) {
 166                 n_ranks = spd.nrows;
 167         } else {
 168                 n_ranks = (spd.nrows & 0x7) + 1;
 169         }
 170
 171         if (n_ranks > 2) {
 172                 printf("DDR: The number of physical bank is %02X\n", n_ranks);
 173                 return 0;
 174         }
 175
 176         /* Check if the number of row of the module is in the range of DDRC */
 177         if (spd.nrow_addr < 12 || spd.nrow_addr > 15) {
 178                 printf("DDR: Row number is out of range of DDRC, row=%02X\n",
 179                                                          spd.nrow_addr);
 180                 return 0;
 181         }
 182
 183         /* Check if the number of col of the module is in the range of DDRC */
 184         if (spd.ncol_addr < 8 || spd.ncol_addr > 11) {
 185                 printf("DDR: Col number is out of range of DDRC, col=%02X\n",
 186                                                          spd.ncol_addr);
 187                 return 0;
 188         }
 189
 190 #ifdef CONFIG_SYS_DDRCDR_VALUE
 191         /*
 192          * Adjust DDR II IO voltage biasing.  It just makes it work.
 193          */
 194         if(spd.mem_type == SPD_MEMTYPE_DDR2) {
 195                 immap->sysconf.ddrcdr = CONFIG_SYS_DDRCDR_VALUE;
 196         }
 197         udelay(50000);
 198 #endif
 199
 200         /*
 201          * ODT configuration recommendation from DDR Controller Chapter.
 202          */
 203         odt_rd_cfg = 0;                 /* Never assert ODT */
 204         odt_wr_cfg = 0;                 /* Never assert ODT */
 205         if (spd.mem_type == SPD_MEMTYPE_DDR2) {
 206                 odt_wr_cfg = 1;         /* Assert ODT on writes to CSn */
 207         }
 208
 209         /* Setup DDR chip select register */
 210 #ifdef CONFIG_SYS_83XX_DDR_USES_CS0
 211         ddr->csbnds[0].csbnds = (banksize(spd.row_dens) >> 24) - 1;
 212         ddr->cs_config[0] = ( 1 << 31
 213                             | (odt_rd_cfg << 20)
 214                             | (odt_wr_cfg << 16)
 215                             | ((spd.nbanks == 8 ? 1 : 0) << 14)
 216                             | ((spd.nrow_addr - 12) << 8)
 217                             | (spd.ncol_addr - 8) );
 218         debug("\n");
 219         debug("cs0_bnds = 0x%08x\n",ddr->csbnds[0].csbnds);
 220         debug("cs0_config = 0x%08x\n",ddr->cs_config[0]);
 221
 222         if (n_ranks == 2) {
 223                 ddr->csbnds[1].csbnds = ( (banksize(spd.row_dens) >> 8)
 224                                   | ((banksize(spd.row_dens) >> 23) - 1) );
 225                 ddr->cs_config[1] = ( 1<<31
 226                                     | (odt_rd_cfg << 20)
 227                                     | (odt_wr_cfg << 16)
 228                                     | ((spd.nbanks == 8 ? 1 : 0) << 14)
 229                                     | ((spd.nrow_addr - 12) << 8)
 230                                     | (spd.ncol_addr - 8) );
 231                 debug("cs1_bnds = 0x%08x\n",ddr->csbnds[1].csbnds);
 232                 debug("cs1_config = 0x%08x\n",ddr->cs_config[1]);
 233         }
 234
 235 #else
 236         ddr->csbnds[2].csbnds = (banksize(spd.row_dens) >> 24) - 1;
 237         ddr->cs_config[2] = ( 1 << 31
 238                             | (odt_rd_cfg << 20)
 239                             | (odt_wr_cfg << 16)
 240                             | ((spd.nbanks == 8 ? 1 : 0) << 14)
 241                             | ((spd.nrow_addr - 12) << 8)
 242                             | (spd.ncol_addr - 8) );
 243         debug("\n");
 244         debug("cs2_bnds = 0x%08x\n",ddr->csbnds[2].csbnds);
 245         debug("cs2_config = 0x%08x\n",ddr->cs_config[2]);
 246
 247         if (n_ranks == 2) {
 248                 ddr->csbnds[3].csbnds = ( (banksize(spd.row_dens) >> 8)
 249                                   | ((banksize(spd.row_dens) >> 23) - 1) );
 250                 ddr->cs_config[3] = ( 1<<31
 251                                     | (odt_rd_cfg << 20)
 252                                     | (odt_wr_cfg << 16)
 253                                     | ((spd.nbanks == 8 ? 1 : 0) << 14)
 254                                     | ((spd.nrow_addr - 12) << 8)
 255                                     | (spd.ncol_addr - 8) );
 256                 debug("cs3_bnds = 0x%08x\n",ddr->csbnds[3].csbnds);
 257                 debug("cs3_config = 0x%08x\n",ddr->cs_config[3]);
 258         }
 259 #endif
 260
 261         /*
 262          * Figure out memory size in Megabytes.
 263          */
 264         memsize = n_ranks * banksize(spd.row_dens) / 0x100000;
 265
 266         /*
 267          * First supported LAW size is 16M, at LAWAR_SIZE_16M == 23.
 268          */
 269         law_size = 19 + __ilog2(memsize);
 270
 271         /*
 272          * Set up LAWBAR for all of DDR.
 273          */
 274         ecm->bar = CONFIG_SYS_DDR_SDRAM_BASE & 0xfffff000;
 275         ecm->ar  = (LAWAR_EN | LAWAR_TRGT_IF_DDR | (LAWAR_SIZE & law_size));
 276         debug("DDR:bar=0x%08x\n", ecm->bar);
 277         debug("DDR:ar=0x%08x\n", ecm->ar);
 278
 279         /*
 280          * Find the largest CAS by locating the highest 1 bit
 281          * in the spd.cas_lat field.  Translate it to a DDR
 282          * controller field value:
 283          *
 284          *      CAS Lat DDR I   DDR II  Ctrl
 285          *      Clocks  SPD Bit SPD Bit Value
 286          *      ------- ------- ------- -----
 287          *      1.0     0               0001
 288          *      1.5     1               0010
 289          *      2.0     2       2       0011
 290          *      2.5     3               0100
 291          *      3.0     4       3       0101
 292          *      3.5     5               0110
 293          *      4.0     6       4       0111
 294          *      4.5                     1000
 295          *      5.0             5       1001
 296          */
 297         caslat = __ilog2(spd.cas_lat);
 298         if ((spd.mem_type == SPD_MEMTYPE_DDR)
 299             && (caslat > 6)) {
 300                 printf("DDR I: Invalid SPD CAS Latency: 0x%x.\n", spd.cas_lat);
 301                 return 0;
 302         } else if (spd.mem_type == SPD_MEMTYPE_DDR2
 303                    && (caslat < 2 || caslat > 5)) {
 304                 printf("DDR II: Invalid SPD CAS Latency: 0x%x.\n",
 305                        spd.cas_lat);
 306                 return 0;
 307         }
 308         debug("DDR: caslat SPD bit is %d\n", caslat);
 309
 310         max_bus_clk = 1000 *10 / (((spd.clk_cycle & 0xF0) >> 4) * 10
 311                         + (spd.clk_cycle & 0x0f));
 312         max_data_rate = max_bus_clk * 2;
 313
 314         debug("DDR:Module maximum data rate is: %d MHz\n", max_data_rate);
 315
 316         ddrc_clk = gd->mem_clk / 1000000;
 317         effective_data_rate = 0;
 318
 319         if (max_data_rate >= 460) { /* it is DDR2-800, 667, 533 */
 320                 if (spd.cas_lat & 0x08)
 321                         caslat = 3;
 322                 else
 323                         caslat = 4;
 324                 if (ddrc_clk <= 460 && ddrc_clk > 350)
 325                         effective_data_rate = 400;
 326                 else if (ddrc_clk <=350 && ddrc_clk > 280)
 327                         effective_data_rate = 333;
 328                 else if (ddrc_clk <= 280 && ddrc_clk > 230)
 329                         effective_data_rate = 266;
 330                 else
 331                         effective_data_rate = 200;
 332         } else if (max_data_rate >= 390 && max_data_rate < 460) { /* it is DDR 400 */
 333                 if (ddrc_clk <= 460 && ddrc_clk > 350) {
 334                         /* DDR controller clk at 350~460 */
 335                         effective_data_rate = 400; /* 5ns */
 336                         caslat = caslat;
 337                 } else if (ddrc_clk <= 350 && ddrc_clk > 280) {
 338                         /* DDR controller clk at 280~350 */
 339                         effective_data_rate = 333; /* 6ns */
 340                         if (spd.clk_cycle2 == 0x60)
 341                                 caslat = caslat - 1;
 342                         else
 343                                 caslat = caslat;
 344                 } else if (ddrc_clk <= 280 && ddrc_clk > 230) {
 345                         /* DDR controller clk at 230~280 */
 346                         effective_data_rate = 266; /* 7.5ns */
 347                         if (spd.clk_cycle3 == 0x75)
 348                                 caslat = caslat - 2;
 349                         else if (spd.clk_cycle2 == 0x75)
 350                                 caslat = caslat - 1;
 351                         else
 352                                 caslat = caslat;
 353                 } else if (ddrc_clk <= 230 && ddrc_clk > 90) {
 354                         /* DDR controller clk at 90~230 */
 355                         effective_data_rate = 200; /* 10ns */
 356                         if (spd.clk_cycle3 == 0xa0)
 357                                 caslat = caslat - 2;
 358                         else if (spd.clk_cycle2 == 0xa0)
 359                                 caslat = caslat - 1;
 360                         else
 361                                 caslat = caslat;
 362                 }
 363         } else if (max_data_rate >= 323) { /* it is DDR 333 */
 364                 if (ddrc_clk <= 350 && ddrc_clk > 280) {
 365                         /* DDR controller clk at 280~350 */
 366                         effective_data_rate = 333; /* 6ns */
 367                         caslat = caslat;
 368                 } else if (ddrc_clk <= 280 && ddrc_clk > 230) {
 369                         /* DDR controller clk at 230~280 */
 370                         effective_data_rate = 266; /* 7.5ns */
 371                         if (spd.clk_cycle2 == 0x75)
 372                                 caslat = caslat - 1;
 373                         else
 374                                 caslat = caslat;
 375                 } else if (ddrc_clk <= 230 && ddrc_clk > 90) {
 376                         /* DDR controller clk at 90~230 */
 377                         effective_data_rate = 200; /* 10ns */
 378                         if (spd.clk_cycle3 == 0xa0)
 379                                 caslat = caslat - 2;
 380                         else if (spd.clk_cycle2 == 0xa0)
 381                                 caslat = caslat - 1;
 382                         else
 383                                 caslat = caslat;
 384                 }
 385         } else if (max_data_rate >= 256) { /* it is DDR 266 */
 386                 if (ddrc_clk <= 350 && ddrc_clk > 280) {
 387                         /* DDR controller clk at 280~350 */
 388                         printf("DDR: DDR controller freq is more than "
 389                                 "max data rate of the module\n");
 390                         return 0;
 391                 } else if (ddrc_clk <= 280 && ddrc_clk > 230) {
 392                         /* DDR controller clk at 230~280 */
 393                         effective_data_rate = 266; /* 7.5ns */
 394                         caslat = caslat;
 395                 } else if (ddrc_clk <= 230 && ddrc_clk > 90) {
 396                         /* DDR controller clk at 90~230 */
 397                         effective_data_rate = 200; /* 10ns */
 398                         if (spd.clk_cycle2 == 0xa0)
 399                                 caslat = caslat - 1;
 400                 }
 401         } else if (max_data_rate >= 190) { /* it is DDR 200 */
 402                 if (ddrc_clk <= 350 && ddrc_clk > 230) {
 403                         /* DDR controller clk at 230~350 */
 404                         printf("DDR: DDR controller freq is more than "
 405                                 "max data rate of the module\n");
 406                         return 0;
 407                 } else if (ddrc_clk <= 230 && ddrc_clk > 90) {
 408                         /* DDR controller clk at 90~230 */
 409                         effective_data_rate = 200; /* 10ns */
 410                         caslat = caslat;
 411                 }
 412         }
 413
 414         debug("DDR:Effective data rate is: %dMHz\n", effective_data_rate);
 415         debug("DDR:The MSB 1 of CAS Latency is: %d\n", caslat);
 416
 417         /*
 418          * Errata DDR6 work around: input enable 2 cycles earlier.
 419          * including MPC834x Rev1.0/1.1 and MPC8360 Rev1.1/1.2.
 420          */
 421         if(PVR_MAJ(pvr) <= 1 && spd.mem_type == SPD_MEMTYPE_DDR){
 422                 if (caslat == 2)
 423                         ddr->debug_reg = 0x201c0000; /* CL=2 */
 424                 else if (caslat == 3)
 425                         ddr->debug_reg = 0x202c0000; /* CL=2.5 */
 426                 else if (caslat == 4)
 427                         ddr->debug_reg = 0x202c0000; /* CL=3.0 */
 428
 429                 __asm__ __volatile__ ("sync");
 430
 431                 debug("Errata DDR6 (debug_reg=0x%08x)\n", ddr->debug_reg);
 432         }
 433
 434         /*
 435          * Convert caslat clocks to DDR controller value.
 436          * Force caslat_ctrl to be DDR Controller field-sized.
 437          */
 438         if (spd.mem_type == SPD_MEMTYPE_DDR) {
 439                 caslat_ctrl = (caslat + 1) & 0x07;
 440         } else {
 441                 caslat_ctrl =  (2 * caslat - 1) & 0x0f;
 442         }
 443
 444         debug("DDR: effective data rate is %d MHz\n", effective_data_rate);
 445         debug("DDR: caslat SPD bit is %d, controller field is 0x%x\n",
 446               caslat, caslat_ctrl);
 447
 448         /*
 449          * Timing Config 0.
 450          * Avoid writing for DDR I.
 451          */
 452         if (spd.mem_type == SPD_MEMTYPE_DDR2) {
 453                 unsigned char taxpd_clk = 8;            /* By the book. */
 454                 unsigned char tmrd_clk = 2;             /* By the book. */
 455                 unsigned char act_pd_exit = 2;          /* Empirical? */
 456                 unsigned char pre_pd_exit = 6;          /* Empirical? */
 457
 458                 ddr->timing_cfg_0 = (0
 459                         | ((act_pd_exit & 0x7) << 20)   /* ACT_PD_EXIT */
 460                         | ((pre_pd_exit & 0x7) << 16)   /* PRE_PD_EXIT */
 461                         | ((taxpd_clk & 0xf) << 8)      /* ODT_PD_EXIT */
 462                         | ((tmrd_clk & 0xf) << 0)       /* MRS_CYC */
 463                         );
 464                 debug("DDR: timing_cfg_0 = 0x%08x\n", ddr->timing_cfg_0);
 465         }
 466
 467         /*
 468          * For DDR I, WRREC(Twr) and WRTORD(Twtr) are not in SPD,
 469          * use conservative value.
 470          * For DDR II, they are bytes 36 and 37, in quarter nanos.
 471          */
 472
 473         if (spd.mem_type == SPD_MEMTYPE_DDR) {
 474                 twr_clk = 3;    /* Clocks */
 475                 twtr_clk = 1;   /* Clocks */
 476         } else {
 477                 twr_clk = picos_to_clk(spd.twr * 250);
 478                 twtr_clk = picos_to_clk(spd.twtr * 250);
 479                 if (twtr_clk < 2)
 480                         twtr_clk = 2;
 481         }
 482
 483         /*
 484          * Calculate Trfc, in picos.
 485          * DDR I:  Byte 42 straight up in ns.
 486          * DDR II: Byte 40 and 42 swizzled some, in ns.
 487          */
 488         if (spd.mem_type == SPD_MEMTYPE_DDR) {
 489                 trfc = spd.trfc * 1000;         /* up to ps */
 490         } else {
 491                 unsigned int byte40_table_ps[8] = {
 492                         0,
 493                         250,
 494                         330,
 495                         500,
 496                         660,
 497                         750,
 498                         0,
 499                         0
 500                 };
 501
 502                 trfc = (((spd.trctrfc_ext & 0x1) * 256) + spd.trfc) * 1000
 503                         + byte40_table_ps[(spd.trctrfc_ext >> 1) & 0x7];
 504         }
 505         trfc_clk = picos_to_clk(trfc);
 506
 507         /*
 508          * Trcd, Byte 29, from quarter nanos to ps and clocks.
 509          */
 510         trcd_clk = picos_to_clk(spd.trcd * 250) & 0x7;
 511
 512         /*
 513          * Convert trfc_clk to DDR controller fields.  DDR I should
 514          * fit in the REFREC field (16-19) of TIMING_CFG_1, but the
 515          * 83xx controller has an extended REFREC field of three bits.
 516          * The controller automatically adds 8 clocks to this value,
 517          * so preadjust it down 8 first before splitting it up.
 518          */
 519         trfc_low = (trfc_clk - 8) & 0xf;
 520         trfc_high = ((trfc_clk - 8) >> 4) & 0x3;
 521
 522         ddr->timing_cfg_1 =
 523             (((picos_to_clk(spd.trp * 250) & 0x07) << 28 ) |    /* PRETOACT */
 524              ((picos_to_clk(spd.tras * 1000) & 0x0f ) << 24 ) | /* ACTTOPRE */
 525              (trcd_clk << 20 ) |                                /* ACTTORW */
 526              (caslat_ctrl << 16 ) |                             /* CASLAT */
 527              (trfc_low << 12 ) |                                /* REFEC */
 528              ((twr_clk & 0x07) << 8) |                          /* WRRREC */
 529              ((picos_to_clk(spd.trrd * 250) & 0x07) << 4) |     /* ACTTOACT */
 530              ((twtr_clk & 0x07) << 0)                           /* WRTORD */
 531             );
 532
 533         /*
 534          * Additive Latency
 535          * For DDR I, 0.
 536          * For DDR II, with ODT enabled, use "a value" less than ACTTORW,
 537          * which comes from Trcd, and also note that:
 538          *      add_lat + caslat must be >= 4
 539          */
 540         add_lat = 0;
 541         if (spd.mem_type == SPD_MEMTYPE_DDR2
 542             && (odt_wr_cfg || odt_rd_cfg)
 543             && (caslat < 4)) {
 544                 add_lat = 4 - caslat;
 545                 if ((add_lat + caslat) < 4) {
 546                         add_lat = 0;
 547                 }
 548         }
 549
 550         /*
 551          * Write Data Delay
 552          * Historically 0x2 == 4/8 clock delay.
 553          * Empirically, 0x3 == 6/8 clock delay is suggested for DDR I 266.
 554          */
 555         wr_data_delay = 2;
 556
 557         /*
 558          * Write Latency
 559          * Read to Precharge
 560          * Minimum CKE Pulse Width.
 561          * Four Activate Window
 562          */
 563         if (spd.mem_type == SPD_MEMTYPE_DDR) {
 564                 /*
 565                  * This is a lie.  It should really be 1, but if it is
 566                  * set to 1, bits overlap into the old controller's
 567                  * otherwise unused ACSM field.  If we leave it 0, then
 568                  * the HW will magically treat it as 1 for DDR 1.  Oh Yea.
 569                  */
 570                 wr_lat = 0;
 571
 572                 trtp_clk = 2;           /* By the book. */
 573                 cke_min_clk = 1;        /* By the book. */
 574                 four_act = 1;           /* By the book. */
 575
 576         } else {
 577                 wr_lat = caslat - 1;
 578
 579                 /* Convert SPD value from quarter nanos to picos. */
 580                 trtp_clk = picos_to_clk(spd.trtp * 250);
 581                 if (trtp_clk < 2)
 582                         trtp_clk = 2;
 583                 trtp_clk += add_lat;
 584
 585                 cke_min_clk = 3;        /* By the book. */
 586                 four_act = picos_to_clk(37500); /* By the book. 1k pages? */
 587         }
 588
 589         /*
 590          * Empirically set ~MCAS-to-preamble override for DDR 2.
 591          * Your milage will vary.
 592          */
 593         cpo = 0;
 594         if (spd.mem_type == SPD_MEMTYPE_DDR2) {
 595                 if (effective_data_rate == 266) {
 596                         cpo = 0x4;              /* READ_LAT + 1/2 */
 597                 } else if (effective_data_rate == 333) {
 598                         cpo = 0x6;              /* READ_LAT + 1 */
 599                 } else if (effective_data_rate == 400) {
 600                         cpo = 0x7;              /* READ_LAT + 5/4 */
 601                 } else {
 602                         /* Automatic calibration */
 603                         cpo = 0x1f;
 604                 }
 605         }
 606
 607         ddr->timing_cfg_2 = (0
 608                 | ((add_lat & 0x7) << 28)               /* ADD_LAT */
 609                 | ((cpo & 0x1f) << 23)                  /* CPO */
 610                 | ((wr_lat & 0x7) << 19)                /* WR_LAT */
 611                 | ((trtp_clk & 0x7) << 13)              /* RD_TO_PRE */
 612                 | ((wr_data_delay & 0x7) << 10)         /* WR_DATA_DELAY */
 613                 | ((cke_min_clk & 0x7) << 6)            /* CKE_PLS */
 614                 | ((four_act & 0x1f) << 0)              /* FOUR_ACT */
 615                 );
 616
 617         debug("DDR:timing_cfg_1=0x%08x\n", ddr->timing_cfg_1);
 618         debug("DDR:timing_cfg_2=0x%08x\n", ddr->timing_cfg_2);
 619
 620         /* Check DIMM data bus width */
 621         if (spd.dataw_lsb < 64) {
 622                 if (spd.mem_type == SPD_MEMTYPE_DDR)
 623                         burstlen = 0x03; /* 32 bit data bus, burst len is 8 */
 624                 else
 625                         burstlen = 0x02; /* 32 bit data bus, burst len is 4 */
 626                 debug("\n   DDR DIMM: data bus width is 32 bit");
 627         } else {
 628                 burstlen = 0x02; /* Others act as 64 bit bus, burst len is 4 */
 629                 debug("\n   DDR DIMM: data bus width is 64 bit");
 630         }
 631
 632         /* Is this an ECC DDR chip? */
 633         if (spd.config == 0x02)
 634                 debug(" with ECC\n");
 635         else
 636                 debug(" without ECC\n");
 637
 638         /* Burst length is always 4 for 64 bit data bus, 8 for 32 bit data bus,
 639            Burst type is sequential
 640          */
 641         if (spd.mem_type == SPD_MEMTYPE_DDR) {
 642                 switch (caslat) {
 643                 case 1:
 644                         ddr->sdram_mode = 0x50 | burstlen; /* CL=1.5 */
 645                         break;
 646                 case 2:
 647                         ddr->sdram_mode = 0x20 | burstlen; /* CL=2.0 */
 648                         break;
 649                 case 3:
 650                         ddr->sdram_mode = 0x60 | burstlen; /* CL=2.5 */
 651                         break;
 652                 case 4:
 653                         ddr->sdram_mode = 0x30 | burstlen; /* CL=3.0 */
 654                         break;
 655                 default:
 656                         printf("DDR:only CL 1.5, 2.0, 2.5, 3.0 is supported\n");
 657                         return 0;
 658                 }
 659         } else {
 660                 mode_odt_enable = 0x0;                  /* Default disabled */
 661                 if (odt_wr_cfg || odt_rd_cfg) {
 662                         /*
 663                          * Bits 6 and 2 in Extended MRS(1)
 664                          * Bit 2 == 0x04 == 75 Ohm, with 2 DIMM modules.
 665                          * Bit 6 == 0x40 == 150 Ohm, with 1 DIMM module.
 666                          */
 667                         mode_odt_enable = 0x40;         /* 150 Ohm */
 668                 }
 669
 670                 ddr->sdram_mode =
 671                         (0
 672                          | (1 << (16 + 10))             /* DQS Differential disable */
 673                          | (add_lat << (16 + 3))        /* Additive Latency in EMRS1 */
 674                          | (mode_odt_enable << 16)      /* ODT Enable in EMRS1 */
 675                          | ((twr_clk - 1) << 9)         /* Write Recovery Autopre */
 676                          | (caslat << 4)                /* caslat */
 677                          | (burstlen << 0)              /* Burst length */
 678                         );
 679         }
 680         debug("DDR:sdram_mode=0x%08x\n", ddr->sdram_mode);
 681
 682         /*
 683          * Clear EMRS2 and EMRS3.
 684          */
 685         ddr->sdram_mode2 = 0;
 686         debug("DDR: sdram_mode2 = 0x%08x\n", ddr->sdram_mode2);
 687
 688         switch (spd.refresh) {
 689                 case 0x00:
 690                 case 0x80:
 691                         refresh_clk = picos_to_clk(15625000);
 692                         break;
 693                 case 0x01:
 694                 case 0x81:
 695                         refresh_clk = picos_to_clk(3900000);
 696                         break;
 697                 case 0x02:
 698                 case 0x82:
 699                         refresh_clk = picos_to_clk(7800000);
 700                         break;
 701                 case 0x03:
 702                 case 0x83:
 703                         refresh_clk = picos_to_clk(31300000);
 704                         break;
 705                 case 0x04:
 706                 case 0x84:
 707                         refresh_clk = picos_to_clk(62500000);
 708                         break;
 709                 case 0x05:
 710                 case 0x85:
 711                         refresh_clk = picos_to_clk(125000000);
 712                         break;
 713                 default:
 714                         refresh_clk = 0x512;
 715                         break;
 716         }
 717
 718         /*
 719          * Set BSTOPRE to 0x100 for page mode
 720          * If auto-charge is used, set BSTOPRE = 0
 721          */
 722         ddr->sdram_interval = ((refresh_clk & 0x3fff) << 16) | 0x100;
 723         debug("DDR:sdram_interval=0x%08x\n", ddr->sdram_interval);
 724
 725         /*
 726          * SDRAM Cfg 2
 727          */
 728         odt_cfg = 0;
 729 #ifndef CONFIG_NEVER_ASSERT_ODT_TO_CPU
 730         if (odt_rd_cfg | odt_wr_cfg) {
 731                 odt_cfg = 0x2;          /* ODT to IOs during reads */
 732         }
 733 #endif
 734         if (spd.mem_type == SPD_MEMTYPE_DDR2) {
 735                 ddr->sdram_cfg2 = (0
 736                             | (0 << 26) /* True DQS */
 737                             | (odt_cfg << 21)   /* ODT only read */
 738                             | (1 << 12) /* 1 refresh at a time */
 739                             );
 740
 741                 debug("DDR: sdram_cfg2  = 0x%08x\n", ddr->sdram_cfg2);
 742         }
 743
 744 #ifdef CONFIG_SYS_DDR_SDRAM_CLK_CNTL    /* Optional platform specific value */
 745         ddr->sdram_clk_cntl = CONFIG_SYS_DDR_SDRAM_CLK_CNTL;
 746 #endif
 747         debug("DDR:sdram_clk_cntl=0x%08x\n", ddr->sdram_clk_cntl);
 748
 749         asm("sync;isync");
 750
 751         udelay(600);
 752
 753         /*
 754          * Figure out the settings for the sdram_cfg register. Build up
 755          * the value in 'sdram_cfg' before writing since the write into
 756          * the register will actually enable the memory controller, and all
 757          * settings must be done before enabling.
 758          *
 759          * sdram_cfg[0]   = 1 (ddr sdram logic enable)
 760          * sdram_cfg[1]   = 1 (self-refresh-enable)
 761          * sdram_cfg[5:7] = (SDRAM type = DDR SDRAM)
 762          *                      010 DDR 1 SDRAM
 763          *                      011 DDR 2 SDRAM
 764          * sdram_cfg[12] = 0 (32_BE =0 , 64 bit bus mode)
 765          * sdram_cfg[13] = 0 (8_BE =0, 4-beat bursts)
 766          */
 767         if (spd.mem_type == SPD_MEMTYPE_DDR)
 768                 sdram_type = SDRAM_CFG_SDRAM_TYPE_DDR1;
 769         else
 770                 sdram_type = SDRAM_CFG_SDRAM_TYPE_DDR2;
 771
 772         sdram_cfg = (0
 773                      | SDRAM_CFG_MEM_EN         /* DDR enable */
 774                      | SDRAM_CFG_SREN           /* Self refresh */
 775                      | sdram_type               /* SDRAM type */
 776                      );
 777
 778         /* sdram_cfg[3] = RD_EN - registered DIMM enable */
 779         if (spd.mod_attr & 0x02)
 780                 sdram_cfg |= SDRAM_CFG_RD_EN;
 781
 782         /* The DIMM is 32bit width */
 783         if (spd.dataw_lsb < 64) {
 784                 if (spd.mem_type == SPD_MEMTYPE_DDR)
 785                         sdram_cfg |= SDRAM_CFG_32_BE | SDRAM_CFG_8_BE;
 786                 if (spd.mem_type == SPD_MEMTYPE_DDR2)
 787                         sdram_cfg |= SDRAM_CFG_32_BE;
 788         }
 789
 790         ddrc_ecc_enable = 0;
 791
 792 #if defined(CONFIG_DDR_ECC)
 793         /* Enable ECC with sdram_cfg[2] */
 794         if (spd.config == 0x02) {
 795                 sdram_cfg |= 0x20000000;
 796                 ddrc_ecc_enable = 1;
 797                 /* disable error detection */
 798                 ddr->err_disable = ~ECC_ERROR_ENABLE;
 799                 /* set single bit error threshold to maximum value,
 800                  * reset counter to zero */
 801                 ddr->err_sbe = (255 << ECC_ERROR_MAN_SBET_SHIFT) |
 802                                 (0 << ECC_ERROR_MAN_SBEC_SHIFT);
 803         }
 804
 805         debug("DDR:err_disable=0x%08x\n", ddr->err_disable);
 806         debug("DDR:err_sbe=0x%08x\n", ddr->err_sbe);
 807 #endif
 808         debug("   DDRC ECC mode: %s\n", ddrc_ecc_enable ? "ON":"OFF");
 809
 810 #if defined(CONFIG_DDR_2T_TIMING)
 811         /*
 812          * Enable 2T timing by setting sdram_cfg[16].
 813          */
 814         sdram_cfg |= SDRAM_CFG_2T_EN;
 815 #endif
 816         /* Enable controller, and GO! */
 817         ddr->sdram_cfg = sdram_cfg;
 818         asm("sync;isync");
 819         udelay(500);
 820
 821         debug("DDR:sdram_cfg=0x%08x\n", ddr->sdram_cfg);
 822         return memsize; /*in MBytes*/
 823 }
 824 #endif /* CONFIG_SPD_EEPROM */
 825
 826 #if defined(CONFIG_DDR_ECC) && !defined(CONFIG_ECC_INIT_VIA_DDRCONTROLLER)
 827 /*
 828  * Use timebase counter, get_timer() is not availabe
 829  * at this point of initialization yet.
 830  */
 831 static __inline__ unsigned long get_tbms (void)
 832 {
 833         unsigned long tbl;
 834         unsigned long tbu1, tbu2;
 835         unsigned long ms;
 836         unsigned long long tmp;
 837
 838         ulong tbclk = get_tbclk();
 839
 840         /* get the timebase ticks */
 841         do {
 842                 asm volatile ("mftbu %0":"=r" (tbu1):);
 843                 asm volatile ("mftb %0":"=r" (tbl):);
 844                 asm volatile ("mftbu %0":"=r" (tbu2):);
 845         } while (tbu1 != tbu2);
 846
 847         /* convert ticks to ms */
 848         tmp = (unsigned long long)(tbu1);
 849         tmp = (tmp << 32);
 850         tmp += (unsigned long long)(tbl);
 851         ms = tmp/(tbclk/1000);
 852
 853         return ms;
 854 }
 855
 856 /*
 857  * Initialize all of memory for ECC, then enable errors.
 858  */
 859 void ddr_enable_ecc(unsigned int dram_size)
 860 {
 861         volatile immap_t *immap = (immap_t *)CONFIG_SYS_IMMR;
 862         volatile ddr83xx_t *ddr= &immap->ddr;
 863         unsigned long t_start, t_end;
 864         register u64 *p;
 865         register uint size;
 866         unsigned int pattern[2];
 867
 868         icache_enable();
 869         t_start = get_tbms();
 870         pattern[0] = 0xdeadbeef;
 871         pattern[1] = 0xdeadbeef;
 872
 873 #if defined(CONFIG_DDR_ECC_INIT_VIA_DMA)
 874         dma_meminit(pattern[0], dram_size);
 875 #else
 876         debug("ddr init: CPU FP write method\n");
 877         size = dram_size;
 878         for (p = 0; p < (u64*)(size); p++) {
 879                 ppcDWstore((u32*)p, pattern);
 880         }
 881         __asm__ __volatile__ ("sync");
 882 #endif
 883
 884         t_end = get_tbms();
 885         icache_disable();
 886
 887         debug("\nREADY!!\n");
 888         debug("ddr init duration: %ld ms\n", t_end - t_start);
 889
 890         /* Clear All ECC Errors */
 891         if ((ddr->err_detect & ECC_ERROR_DETECT_MME) == ECC_ERROR_DETECT_MME)
 892                 ddr->err_detect |= ECC_ERROR_DETECT_MME;
 893         if ((ddr->err_detect & ECC_ERROR_DETECT_MBE) == ECC_ERROR_DETECT_MBE)
 894                 ddr->err_detect |= ECC_ERROR_DETECT_MBE;
 895         if ((ddr->err_detect & ECC_ERROR_DETECT_SBE) == ECC_ERROR_DETECT_SBE)
 896                 ddr->err_detect |= ECC_ERROR_DETECT_SBE;
 897         if ((ddr->err_detect & ECC_ERROR_DETECT_MSE) == ECC_ERROR_DETECT_MSE)
 898                 ddr->err_detect |= ECC_ERROR_DETECT_MSE;
 899
 900         /* Disable ECC-Interrupts */
 901         ddr->err_int_en &= ECC_ERR_INT_DISABLE;
 902
 903         /* Enable errors for ECC */
 904         ddr->err_disable &= ECC_ERROR_ENABLE;
 905
 906         __asm__ __volatile__ ("sync");
 907         __asm__ __volatile__ ("isync");
 908 }
 909 #endif  /* CONFIG_DDR_ECC */