drivers/eepro100.c

   1 /*
   2  * (C) Copyright 2002
   3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 #include <common.h>
  25 #include <malloc.h>
  26 #include <net.h>
  27 #include <asm/io.h>
  28 #include <pci.h>
  29
  30 #undef DEBUG
  31
  32 #if (CONFIG_COMMANDS & CFG_CMD_NET) && defined(CONFIG_NET_MULTI) && \
  33         defined(CONFIG_EEPRO100)
  34
  35         /* Ethernet chip registers.
  36          */
  37 #define SCBStatus               0       /* Rx/Command Unit Status *Word* */
  38 #define SCBIntAckByte           1       /* Rx/Command Unit STAT/ACK byte */
  39 #define SCBCmd                  2       /* Rx/Command Unit Command *Word* */
  40 #define SCBIntrCtlByte          3       /* Rx/Command Unit Intr.Control Byte */
  41 #define SCBPointer              4       /* General purpose pointer. */
  42 #define SCBPort                 8       /* Misc. commands and operands. */
  43 #define SCBflash                12      /* Flash memory control. */
  44 #define SCBeeprom               14      /* EEPROM memory control. */
  45 #define SCBCtrlMDI              16      /* MDI interface control. */
  46 #define SCBEarlyRx              20      /* Early receive byte count. */
  47 #define SCBGenControl           28      /* 82559 General Control Register */
  48 #define SCBGenStatus            29      /* 82559 General Status register */
  49
  50         /* 82559 SCB status word defnitions
  51          */
  52 #define SCB_STATUS_CX           0x8000  /* CU finished command (transmit) */
  53 #define SCB_STATUS_FR           0x4000  /* frame received */
  54 #define SCB_STATUS_CNA          0x2000  /* CU left active state */
  55 #define SCB_STATUS_RNR          0x1000  /* receiver left ready state */
  56 #define SCB_STATUS_MDI          0x0800  /* MDI read/write cycle done */
  57 #define SCB_STATUS_SWI          0x0400  /* software generated interrupt */
  58 #define SCB_STATUS_FCP          0x0100  /* flow control pause interrupt */
  59
  60 #define SCB_INTACK_MASK         0xFD00  /* all the above */
  61
  62 #define SCB_INTACK_TX           (SCB_STATUS_CX | SCB_STATUS_CNA)
  63 #define SCB_INTACK_RX           (SCB_STATUS_FR | SCB_STATUS_RNR)
  64
  65         /* System control block commands
  66          */
  67 /* CU Commands */
  68 #define CU_NOP                  0x0000
  69 #define CU_START                0x0010
  70 #define CU_RESUME               0x0020
  71 #define CU_STATSADDR            0x0040  /* Load Dump Statistics ctrs addr */
  72 #define CU_SHOWSTATS            0x0050  /* Dump statistics counters. */
  73 #define CU_ADDR_LOAD            0x0060  /* Base address to add to CU commands */
  74 #define CU_DUMPSTATS            0x0070  /* Dump then reset stats counters. */
  75
  76 /* RUC Commands */
  77 #define RUC_NOP                 0x0000
  78 #define RUC_START               0x0001
  79 #define RUC_RESUME              0x0002
  80 #define RUC_ABORT               0x0004
  81 #define RUC_ADDR_LOAD           0x0006  /* (seems not to clear on acceptance) */
  82 #define RUC_RESUMENR            0x0007
  83
  84 #define CU_CMD_MASK             0x00f0
  85 #define RU_CMD_MASK             0x0007
  86
  87 #define SCB_M                   0x0100  /* 0 = enable interrupt, 1 = disable */
  88 #define SCB_SWI                 0x0200  /* 1 - cause device to interrupt */
  89
  90 #define CU_STATUS_MASK          0x00C0
  91 #define RU_STATUS_MASK          0x003C
  92
  93 #define RU_STATUS_IDLE          (0<<2)
  94 #define RU_STATUS_SUS           (1<<2)
  95 #define RU_STATUS_NORES         (2<<2)
  96 #define RU_STATUS_READY         (4<<2)
  97 #define RU_STATUS_NO_RBDS_SUS   ((1<<2)|(8<<2))
  98 #define RU_STATUS_NO_RBDS_NORES ((2<<2)|(8<<2))
  99 #define RU_STATUS_NO_RBDS_READY ((4<<2)|(8<<2))
 100
 101         /* 82559 Port interface commands.
 102          */
 103 #define I82559_RESET            0x00000000      /* Software reset */
 104 #define I82559_SELFTEST         0x00000001      /* 82559 Selftest command */
 105 #define I82559_SELECTIVE_RESET  0x00000002
 106 #define I82559_DUMP             0x00000003
 107 #define I82559_DUMP_WAKEUP      0x00000007
 108
 109         /* 82559 Eeprom interface.
 110          */
 111 #define EE_SHIFT_CLK            0x01    /* EEPROM shift clock. */
 112 #define EE_CS                   0x02    /* EEPROM chip select. */
 113 #define EE_DATA_WRITE           0x04    /* EEPROM chip data in. */
 114 #define EE_WRITE_0              0x01
 115 #define EE_WRITE_1              0x05
 116 #define EE_DATA_READ            0x08    /* EEPROM chip data out. */
 117 #define EE_ENB                  (0x4800 | EE_CS)
 118 #define EE_CMD_BITS             3
 119 #define EE_DATA_BITS            16
 120
 121         /* The EEPROM commands include the alway-set leading bit.
 122          */
 123 #define EE_EWENB_CMD            (4 << addr_len)
 124 #define EE_WRITE_CMD            (5 << addr_len)
 125 #define EE_READ_CMD             (6 << addr_len)
 126 #define EE_ERASE_CMD            (7 << addr_len)
 127
 128         /* Receive frame descriptors.
 129          */
 130 struct RxFD {
 131         volatile u16 status;
 132         volatile u16 control;
 133         volatile u32 link;              /* struct RxFD * */
 134         volatile u32 rx_buf_addr;       /* void * */
 135         volatile u32 count;
 136
 137         volatile u8 data[PKTSIZE_ALIGN];
 138 };
 139
 140 #define RFD_STATUS_C            0x8000  /* completion of received frame */
 141 #define RFD_STATUS_OK           0x2000  /* frame received with no errors */
 142
 143 #define RFD_CONTROL_EL          0x8000  /* 1=last RFD in RFA */
 144 #define RFD_CONTROL_S           0x4000  /* 1=suspend RU after receiving frame */
 145 #define RFD_CONTROL_H           0x0010  /* 1=RFD is a header RFD */
 146 #define RFD_CONTROL_SF          0x0008  /* 0=simplified, 1=flexible mode */
 147
 148 #define RFD_COUNT_MASK          0x3fff
 149 #define RFD_COUNT_F             0x4000
 150 #define RFD_COUNT_EOF           0x8000
 151
 152 #define RFD_RX_CRC              0x0800  /* crc error */
 153 #define RFD_RX_ALIGNMENT        0x0400  /* alignment error */
 154 #define RFD_RX_RESOURCE         0x0200  /* out of space, no resources */
 155 #define RFD_RX_DMA_OVER         0x0100  /* DMA overrun */
 156 #define RFD_RX_SHORT            0x0080  /* short frame error */
 157 #define RFD_RX_LENGTH           0x0020
 158 #define RFD_RX_ERROR            0x0010  /* receive error */
 159 #define RFD_RX_NO_ADR_MATCH     0x0004  /* no address match */
 160 #define RFD_RX_IA_MATCH         0x0002  /* individual address does not match */
 161 #define RFD_RX_TCO              0x0001  /* TCO indication */
 162
 163         /* Transmit frame descriptors
 164          */
 165 struct TxFD {                           /* Transmit frame descriptor set. */
 166         volatile u16 status;
 167         volatile u16 command;
 168         volatile u32 link;              /* void * */
 169         volatile u32 tx_desc_addr;      /* Always points to the tx_buf_addr element. */
 170         volatile s32 count;
 171
 172         volatile u32 tx_buf_addr0;      /* void *, frame to be transmitted.  */
 173         volatile s32 tx_buf_size0;      /* Length of Tx frame. */
 174         volatile u32 tx_buf_addr1;      /* void *, frame to be transmitted.  */
 175         volatile s32 tx_buf_size1;      /* Length of Tx frame. */
 176 };
 177
 178 #define TxCB_CMD_TRANSMIT       0x0004  /* transmit command */
 179 #define TxCB_CMD_SF             0x0008  /* 0=simplified, 1=flexible mode */
 180 #define TxCB_CMD_NC             0x0010  /* 0=CRC insert by controller */
 181 #define TxCB_CMD_I              0x2000  /* generate interrupt on completion */
 182 #define TxCB_CMD_S              0x4000  /* suspend on completion */
 183 #define TxCB_CMD_EL             0x8000  /* last command block in CBL */
 184
 185 #define TxCB_COUNT_MASK         0x3fff
 186 #define TxCB_COUNT_EOF          0x8000
 187
 188         /* The Speedo3 Rx and Tx frame/buffer descriptors.
 189          */
 190 struct descriptor {                     /* A generic descriptor. */
 191         volatile u16 status;
 192         volatile u16 command;
 193         volatile u32 link;              /* struct descriptor *  */
 194
 195         unsigned char params[0];
 196 };
 197
 198 #define CFG_CMD_EL              0x8000
 199 #define CFG_CMD_SUSPEND         0x4000
 200 #define CFG_CMD_INT             0x2000
 201 #define CFG_CMD_IAS             0x0001  /* individual address setup */
 202 #define CFG_CMD_CONFIGURE       0x0002  /* configure */
 203
 204 #define CFG_STATUS_C            0x8000
 205 #define CFG_STATUS_OK           0x2000
 206
 207         /* Misc.
 208          */
 209 #define NUM_RX_DESC             PKTBUFSRX
 210 #define NUM_TX_DESC             1       /* Number of TX descriptors   */
 211
 212 #define TOUT_LOOP               1000000
 213
 214 #define ETH_ALEN                6
 215
 216 static struct RxFD rx_ring[NUM_RX_DESC];        /* RX descriptor ring         */
 217 static struct TxFD tx_ring[NUM_TX_DESC];        /* TX descriptor ring         */
 218 static int rx_next;                     /* RX descriptor ring pointer */
 219 static int tx_next;                     /* TX descriptor ring pointer */
 220 static int tx_threshold;
 221
 222 /*
 223  * The parameters for a CmdConfigure operation.
 224  * There are so many options that it would be difficult to document
 225  * each bit. We mostly use the default or recommended settings.
 226  */
 227 static const char i82557_config_cmd[] = {
 228         22, 0x08, 0, 0, 0, 0, 0x32, 0x03, 1,    /* 1=Use MII  0=Use AUI */
 229         0, 0x2E, 0, 0x60, 0,
 230         0xf2, 0x48, 0, 0x40, 0xf2, 0x80,        /* 0x40=Force full-duplex */
 231         0x3f, 0x05,
 232 };
 233 static const char i82558_config_cmd[] = {
 234         22, 0x08, 0, 1, 0, 0, 0x22, 0x03, 1,    /* 1=Use MII  0=Use AUI */
 235         0, 0x2E, 0, 0x60, 0x08, 0x88,
 236         0x68, 0, 0x40, 0xf2, 0x84,              /* Disable FC */
 237         0x31, 0x05,
 238 };
 239
 240 static void init_rx_ring (struct eth_device *dev);
 241 static void purge_tx_ring (struct eth_device *dev);
 242
 243 static void read_hw_addr (struct eth_device *dev, bd_t * bis);
 244
 245 static int eepro100_init (struct eth_device *dev, bd_t * bis);
 246 static int eepro100_send (struct eth_device *dev, volatile void *packet,
 247                                                   int length);
 248 static int eepro100_recv (struct eth_device *dev);
 249 static void eepro100_halt (struct eth_device *dev);
 250
 251 #define bus_to_phys(a)  pci_mem_to_phys((pci_dev_t)dev->priv, a)
 252 #define phys_to_bus(a)  pci_phys_to_mem((pci_dev_t)dev->priv, a)
 253
 254 static inline int INW (struct eth_device *dev, u_long addr)
 255 {
 256         return le16_to_cpu (*(volatile u16 *) (addr + dev->iobase));
 257 }
 258
 259 static inline void OUTW (struct eth_device *dev, int command, u_long addr)
 260 {
 261         *(volatile u16 *) ((addr + dev->iobase)) = cpu_to_le16 (command);
 262 }
 263
 264 static inline void OUTL (struct eth_device *dev, int command, u_long addr)
 265 {
 266         *(volatile u32 *) ((addr + dev->iobase)) = cpu_to_le32 (command);
 267 }
 268
 269         /* Wait for the chip get the command.
 270          */
 271 static int wait_for_eepro100 (struct eth_device *dev)
 272 {
 273         int i;
 274
 275         for (i = 0; INW (dev, SCBCmd) & (CU_CMD_MASK | RU_CMD_MASK); i++) {
 276                 if (i >= TOUT_LOOP) {
 277                         return 0;
 278                 }
 279         }
 280
 281         return 1;
 282 }
 283
 284 static struct pci_device_id supported[] = {
 285         {PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82557},
 286         {PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82559},
 287         {PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82559ER},
 288         {}
 289 };
 290
 291 int eepro100_initialize (bd_t * bis)
 292 {
 293         pci_dev_t devno;
 294         int card_number = 0;
 295         struct eth_device *dev;
 296         u32 iobase, status;
 297         int idx = 0;
 298
 299         while (1) {
 300                 /* Find PCI device
 301                  */
 302                 if ((devno = pci_find_devices (supported, idx++)) < 0) {
 303                         break;
 304                 }
 305
 306                 pci_read_config_dword (devno, PCI_BASE_ADDRESS_0, &iobase);
 307                 iobase &= ~0xf;
 308
 309 #ifdef DEBUG
 310                 printf ("eepro100: Intel i82559 PCI EtherExpressPro @0x%x\n",
 311                                 iobase);
 312 #endif
 313
 314                 pci_write_config_dword (devno,
 315                                         PCI_COMMAND,
 316                                         PCI_COMMAND_MEMORY | PCI_COMMAND_MASTER);
 317
 318                 /* Check if I/O accesses and Bus Mastering are enabled.
 319                  */
 320                 pci_read_config_dword (devno, PCI_COMMAND, &status);
 321                 if (!(status & PCI_COMMAND_MEMORY)) {
 322                         printf ("Error: Can not enable MEM access.\n");
 323                         continue;
 324                 }
 325
 326                 if (!(status & PCI_COMMAND_MASTER)) {
 327                         printf ("Error: Can not enable Bus Mastering.\n");
 328                         continue;
 329                 }
 330
 331                 dev = (struct eth_device *) malloc (sizeof *dev);
 332
 333                 sprintf (dev->name, "i82559#%d", card_number);
 334                 dev->iobase = bus_to_phys (iobase);
 335                 dev->priv = (void *) devno;
 336                 dev->init = eepro100_init;
 337                 dev->halt = eepro100_halt;
 338                 dev->send = eepro100_send;
 339                 dev->recv = eepro100_recv;
 340
 341                 eth_register (dev);
 342
 343                 card_number++;
 344
 345                 /* Set the latency timer for value.
 346                  */
 347                 pci_write_config_byte (devno, PCI_LATENCY_TIMER, 0x20);
 348
 349                 udelay (10 * 1000);
 350
 351                 read_hw_addr (dev, bis);
 352         }
 353
 354         return card_number;
 355 }
 356
 357
 358 static int eepro100_init (struct eth_device *dev, bd_t * bis)
 359 {
 360         int i, status = 0;
 361         int tx_cur;
 362         struct descriptor *ias_cmd, *cfg_cmd;
 363
 364         /* Reset the ethernet controller
 365          */
 366         OUTL (dev, I82559_SELECTIVE_RESET, SCBPort);
 367         udelay (20);
 368
 369         OUTL (dev, I82559_RESET, SCBPort);
 370         udelay (20);
 371
 372         if (!wait_for_eepro100 (dev)) {
 373                 printf ("Error: Can not reset ethernet controller.\n");
 374                 goto Done;
 375         }
 376         OUTL (dev, 0, SCBPointer);
 377         OUTW (dev, SCB_M | RUC_ADDR_LOAD, SCBCmd);
 378
 379         if (!wait_for_eepro100 (dev)) {
 380                 printf ("Error: Can not reset ethernet controller.\n");
 381                 goto Done;
 382         }
 383         OUTL (dev, 0, SCBPointer);
 384         OUTW (dev, SCB_M | CU_ADDR_LOAD, SCBCmd);
 385
 386         /* Initialize Rx and Tx rings.
 387          */
 388         init_rx_ring (dev);
 389         purge_tx_ring (dev);
 390
 391         /* Tell the adapter where the RX ring is located.
 392          */
 393         if (!wait_for_eepro100 (dev)) {
 394                 printf ("Error: Can not reset ethernet controller.\n");
 395                 goto Done;
 396         }
 397
 398         OUTL (dev, phys_to_bus ((u32) & rx_ring[rx_next]), SCBPointer);
 399         OUTW (dev, SCB_M | RUC_START, SCBCmd);
 400
 401         /* Send the Configure frame */
 402         tx_cur = tx_next;
 403         tx_next = ((tx_next + 1) % NUM_TX_DESC);
 404
 405         cfg_cmd = (struct descriptor *) &tx_ring[tx_cur];
 406         cfg_cmd->command = cpu_to_le16 ((CFG_CMD_SUSPEND | CFG_CMD_CONFIGURE));
 407         cfg_cmd->status = 0;
 408         cfg_cmd->link = cpu_to_le32 (phys_to_bus ((u32) & tx_ring[tx_next]));
 409
 410         memcpy (cfg_cmd->params, i82558_config_cmd,
 411                         sizeof (i82558_config_cmd));
 412
 413         if (!wait_for_eepro100 (dev)) {
 414                 printf ("Error---CFG_CMD_CONFIGURE: Can not reset ethernet controller.\n");
 415                 goto Done;
 416         }
 417
 418         OUTL (dev, phys_to_bus ((u32) & tx_ring[tx_cur]), SCBPointer);
 419         OUTW (dev, SCB_M | CU_START, SCBCmd);
 420
 421         for (i = 0;
 422              !(le16_to_cpu (tx_ring[tx_cur].status) & CFG_STATUS_C);
 423              i++) {
 424                 if (i >= TOUT_LOOP) {
 425                         printf ("%s: Tx error buffer not ready\n", dev->name);
 426                         goto Done;
 427                 }
 428         }
 429
 430         if (!(le16_to_cpu (tx_ring[tx_cur].status) & CFG_STATUS_OK)) {
 431                 printf ("TX error status = 0x%08X\n",
 432                         le16_to_cpu (tx_ring[tx_cur].status));
 433                 goto Done;
 434         }
 435
 436         /* Send the Individual Address Setup frame
 437          */
 438         tx_cur = tx_next;
 439         tx_next = ((tx_next + 1) % NUM_TX_DESC);
 440
 441         ias_cmd = (struct descriptor *) &tx_ring[tx_cur];
 442         ias_cmd->command = cpu_to_le16 ((CFG_CMD_SUSPEND | CFG_CMD_IAS));
 443         ias_cmd->status = 0;
 444         ias_cmd->link = cpu_to_le32 (phys_to_bus ((u32) & tx_ring[tx_next]));
 445
 446         memcpy (ias_cmd->params, dev->enetaddr, 6);
 447
 448         /* Tell the adapter where the TX ring is located.
 449          */
 450         if (!wait_for_eepro100 (dev)) {
 451                 printf ("Error: Can not reset ethernet controller.\n");
 452                 goto Done;
 453         }
 454
 455         OUTL (dev, phys_to_bus ((u32) & tx_ring[tx_cur]), SCBPointer);
 456         OUTW (dev, SCB_M | CU_START, SCBCmd);
 457
 458         for (i = 0; !(le16_to_cpu (tx_ring[tx_cur].status) & CFG_STATUS_C);
 459                  i++) {
 460                 if (i >= TOUT_LOOP) {
 461                         printf ("%s: Tx error buffer not ready\n",
 462                                 dev->name);
 463                         goto Done;
 464                 }
 465         }
 466
 467         if (!(le16_to_cpu (tx_ring[tx_cur].status) & CFG_STATUS_OK)) {
 468                 printf ("TX error status = 0x%08X\n",
 469                         le16_to_cpu (tx_ring[tx_cur].status));
 470                 goto Done;
 471         }
 472
 473         status = 1;
 474
 475   Done:
 476         return status;
 477 }
 478
 479 static int eepro100_send (struct eth_device *dev, volatile void *packet, int length)
 480 {
 481         int i, status = -1;
 482         int tx_cur;
 483
 484         if (length <= 0) {
 485                 printf ("%s: bad packet size: %d\n", dev->name, length);
 486                 goto Done;
 487         }
 488
 489         tx_cur = tx_next;
 490         tx_next = (tx_next + 1) % NUM_TX_DESC;
 491
 492         tx_ring[tx_cur].command = cpu_to_le16 ( TxCB_CMD_TRANSMIT |
 493                                                 TxCB_CMD_SF     |
 494                                                 TxCB_CMD_S      |
 495                                                 TxCB_CMD_EL );
 496         tx_ring[tx_cur].status = 0;
 497         tx_ring[tx_cur].count = cpu_to_le32 (tx_threshold);
 498         tx_ring[tx_cur].link =
 499                 cpu_to_le32 (phys_to_bus ((u32) & tx_ring[tx_next]));
 500         tx_ring[tx_cur].tx_desc_addr =
 501                 cpu_to_le32 (phys_to_bus ((u32) & tx_ring[tx_cur].tx_buf_addr0));
 502         tx_ring[tx_cur].tx_buf_addr0 =
 503                 cpu_to_le32 (phys_to_bus ((u_long) packet));
 504         tx_ring[tx_cur].tx_buf_size0 = cpu_to_le32 (length);
 505
 506         if (!wait_for_eepro100 (dev)) {
 507                 printf ("%s: Tx error ethernet controller not ready.\n",
 508                                 dev->name);
 509                 goto Done;
 510         }
 511
 512         /* Send the packet.
 513          */
 514         OUTL (dev, phys_to_bus ((u32) & tx_ring[tx_cur]), SCBPointer);
 515         OUTW (dev, SCB_M | CU_START, SCBCmd);
 516
 517         for (i = 0; !(le16_to_cpu (tx_ring[tx_cur].status) & CFG_STATUS_C);
 518                  i++) {
 519                 if (i >= TOUT_LOOP) {
 520                         printf ("%s: Tx error buffer not ready\n", dev->name);
 521                         goto Done;
 522                 }
 523         }
 524
 525         if (!(le16_to_cpu (tx_ring[tx_cur].status) & CFG_STATUS_OK)) {
 526                 printf ("TX error status = 0x%08X\n",
 527                         le16_to_cpu (tx_ring[tx_cur].status));
 528                 goto Done;
 529         }
 530
 531         status = length;
 532
 533   Done:
 534         return status;
 535 }
 536
 537 static int eepro100_recv (struct eth_device *dev)
 538 {
 539         u16 status, stat;
 540         int rx_prev, length = 0;
 541
 542         stat = INW (dev, SCBStatus);
 543         OUTW (dev, stat & SCB_STATUS_RNR, SCBStatus);
 544
 545         for (;;) {
 546                 status = le16_to_cpu (rx_ring[rx_next].status);
 547
 548                 if (!(status & RFD_STATUS_C)) {
 549                         break;
 550                 }
 551
 552                 /* Valid frame status.
 553                  */
 554                 if ((status & RFD_STATUS_OK)) {
 555                         /* A valid frame received.
 556                          */
 557                         length = le32_to_cpu (rx_ring[rx_next].count) & 0x3fff;
 558
 559                         /* Pass the packet up to the protocol
 560                          * layers.
 561                          */
 562                         NetReceive (rx_ring[rx_next].data, length);
 563                 } else {
 564                         /* There was an error.
 565                          */
 566                         printf ("RX error status = 0x%08X\n", status);
 567                 }
 568
 569                 rx_ring[rx_next].control = cpu_to_le16 (RFD_CONTROL_S);
 570                 rx_ring[rx_next].status = 0;
 571                 rx_ring[rx_next].count = cpu_to_le32 (PKTSIZE_ALIGN << 16);
 572
 573                 rx_prev = (rx_next + NUM_RX_DESC - 1) % NUM_RX_DESC;
 574                 rx_ring[rx_prev].control = 0;
 575
 576                 /* Update entry information.
 577                  */
 578                 rx_next = (rx_next + 1) % NUM_RX_DESC;
 579         }
 580
 581         if (stat & SCB_STATUS_RNR) {
 582
 583                 printf ("%s: Receiver is not ready, restart it !\n", dev->name);
 584
 585                 /* Reinitialize Rx ring.
 586                  */
 587                 init_rx_ring (dev);
 588
 589                 if (!wait_for_eepro100 (dev)) {
 590                         printf ("Error: Can not restart ethernet controller.\n");
 591                         goto Done;
 592                 }
 593
 594                 OUTL (dev, phys_to_bus ((u32) & rx_ring[rx_next]), SCBPointer);
 595                 OUTW (dev, SCB_M | RUC_START, SCBCmd);
 596         }
 597
 598   Done:
 599         return length;
 600 }
 601
 602 static void eepro100_halt (struct eth_device *dev)
 603 {
 604         /* Reset the ethernet controller
 605          */
 606         OUTL (dev, I82559_SELECTIVE_RESET, SCBPort);
 607         udelay (20);
 608
 609         OUTL (dev, I82559_RESET, SCBPort);
 610         udelay (20);
 611
 612         if (!wait_for_eepro100 (dev)) {
 613                 printf ("Error: Can not reset ethernet controller.\n");
 614                 goto Done;
 615         }
 616         OUTL (dev, 0, SCBPointer);
 617         OUTW (dev, SCB_M | RUC_ADDR_LOAD, SCBCmd);
 618
 619         if (!wait_for_eepro100 (dev)) {
 620                 printf ("Error: Can not reset ethernet controller.\n");
 621                 goto Done;
 622         }
 623         OUTL (dev, 0, SCBPointer);
 624         OUTW (dev, SCB_M | CU_ADDR_LOAD, SCBCmd);
 625
 626   Done:
 627         return;
 628 }
 629
 630         /* SROM Read.
 631          */
 632 static int read_eeprom (struct eth_device *dev, int location, int addr_len)
 633 {
 634         unsigned short retval = 0;
 635         int read_cmd = location | EE_READ_CMD;
 636         int i;
 637
 638         OUTW (dev, EE_ENB & ~EE_CS, SCBeeprom);
 639         OUTW (dev, EE_ENB, SCBeeprom);
 640
 641         /* Shift the read command bits out. */
 642         for (i = 12; i >= 0; i--) {
 643                 short dataval = (read_cmd & (1 << i)) ? EE_DATA_WRITE : 0;
 644
 645                 OUTW (dev, EE_ENB | dataval, SCBeeprom);
 646                 udelay (1);
 647                 OUTW (dev, EE_ENB | dataval | EE_SHIFT_CLK, SCBeeprom);
 648                 udelay (1);
 649         }
 650         OUTW (dev, EE_ENB, SCBeeprom);
 651
 652         for (i = 15; i >= 0; i--) {
 653                 OUTW (dev, EE_ENB | EE_SHIFT_CLK, SCBeeprom);
 654                 udelay (1);
 655                 retval = (retval << 1) |
 656                                 ((INW (dev, SCBeeprom) & EE_DATA_READ) ? 1 : 0);
 657                 OUTW (dev, EE_ENB, SCBeeprom);
 658                 udelay (1);
 659         }
 660
 661         /* Terminate the EEPROM access. */
 662         OUTW (dev, EE_ENB & ~EE_CS, SCBeeprom);
 663         return retval;
 664 }
 665
 666 #ifdef CONFIG_EEPRO100_SROM_WRITE
 667 int eepro100_write_eeprom (struct eth_device* dev, int location, int addr_len, unsigned short data)
 668 {
 669     unsigned short dataval;
 670     int enable_cmd = 0x3f | EE_EWENB_CMD;
 671     int write_cmd  = location | EE_WRITE_CMD;
 672     int i;
 673     unsigned long datalong, tmplong;
 674
 675     OUTW(dev, EE_ENB & ~EE_CS, SCBeeprom);
 676     udelay(1);
 677     OUTW(dev, EE_ENB, SCBeeprom);
 678
 679     /* Shift the enable command bits out. */
 680     for (i = (addr_len+EE_CMD_BITS-1); i >= 0; i--)
 681     {
 682         dataval = (enable_cmd & (1 << i)) ? EE_DATA_WRITE : 0;
 683         OUTW(dev, EE_ENB | dataval, SCBeeprom);
 684         udelay(1);
 685         OUTW(dev, EE_ENB | dataval | EE_SHIFT_CLK, SCBeeprom);
 686         udelay(1);
 687     }
 688
 689     OUTW(dev, EE_ENB, SCBeeprom);
 690     udelay(1);
 691     OUTW(dev, EE_ENB & ~EE_CS, SCBeeprom);
 692     udelay(1);
 693     OUTW(dev, EE_ENB, SCBeeprom);
 694
 695
 696     /* Shift the write command bits out. */
 697     for (i = (addr_len+EE_CMD_BITS-1); i >= 0; i--)
 698     {
 699         dataval = (write_cmd & (1 << i)) ? EE_DATA_WRITE : 0;
 700         OUTW(dev, EE_ENB | dataval, SCBeeprom);
 701         udelay(1);
 702         OUTW(dev, EE_ENB | dataval | EE_SHIFT_CLK, SCBeeprom);
 703         udelay(1);
 704     }
 705
 706     /* Write the data */
 707     datalong= (unsigned long) ((((data) & 0x00ff) << 8) | ( (data) >> 8));
 708
 709     for (i = 0; i< EE_DATA_BITS; i++)
 710     {
 711     /* Extract and move data bit to bit DI */
 712     dataval = ((datalong & 0x8000)>>13) ? EE_DATA_WRITE : 0;
 713
 714     OUTW(dev, EE_ENB | dataval, SCBeeprom);
 715     udelay(1);
 716     OUTW(dev, EE_ENB | dataval | EE_SHIFT_CLK, SCBeeprom);
 717     udelay(1);
 718     OUTW(dev, EE_ENB | dataval, SCBeeprom);
 719     udelay(1);
 720
 721     datalong = datalong << 1; /* Adjust significant data bit*/
 722     }
 723
 724     /* Finish up command  (toggle CS) */
 725     OUTW(dev, EE_ENB & ~EE_CS, SCBeeprom);
 726     udelay(1);                /* delay for more than 250 ns */
 727     OUTW(dev, EE_ENB, SCBeeprom);
 728
 729     /* Wait for programming ready (D0 = 1) */
 730     tmplong = 10;
 731     do
 732     {
 733         dataval = INW(dev, SCBeeprom);
 734         if (dataval & EE_DATA_READ)
 735             break;
 736         udelay(10000);
 737     }
 738     while (-- tmplong);
 739
 740     if (tmplong == 0)
 741     {
 742         printf ("Write i82559 eeprom timed out (100 ms waiting for data ready.\n");
 743         return -1;
 744     }
 745
 746     /* Terminate the EEPROM access. */
 747     OUTW(dev, EE_ENB & ~EE_CS, SCBeeprom);
 748
 749     return 0;
 750 }
 751 #endif
 752
 753 static void init_rx_ring (struct eth_device *dev)
 754 {
 755         int i;
 756
 757         for (i = 0; i < NUM_RX_DESC; i++) {
 758                 rx_ring[i].status = 0;
 759                 rx_ring[i].control =
 760                                 (i == NUM_RX_DESC - 1) ? cpu_to_le16 (RFD_CONTROL_S) : 0;
 761                 rx_ring[i].link =
 762                                 cpu_to_le32 (phys_to_bus
 763                                                          ((u32) & rx_ring[(i + 1) % NUM_RX_DESC]));
 764                 rx_ring[i].rx_buf_addr = 0xffffffff;
 765                 rx_ring[i].count = cpu_to_le32 (PKTSIZE_ALIGN << 16);
 766         }
 767
 768         rx_next = 0;
 769 }
 770
 771 static void purge_tx_ring (struct eth_device *dev)
 772 {
 773         int i;
 774
 775         tx_next = 0;
 776         tx_threshold = 0x01208000;
 777
 778         for (i = 0; i < NUM_TX_DESC; i++) {
 779                 tx_ring[i].status = 0;
 780                 tx_ring[i].command = 0;
 781                 tx_ring[i].link = 0;
 782                 tx_ring[i].tx_desc_addr = 0;
 783                 tx_ring[i].count = 0;
 784
 785                 tx_ring[i].tx_buf_addr0 = 0;
 786                 tx_ring[i].tx_buf_size0 = 0;
 787                 tx_ring[i].tx_buf_addr1 = 0;
 788                 tx_ring[i].tx_buf_size1 = 0;
 789         }
 790 }
 791
 792 static void read_hw_addr (struct eth_device *dev, bd_t * bis)
 793 {
 794         u16 eeprom[0x40];
 795         u16 sum = 0;
 796         int i, j;
 797         int addr_len = read_eeprom (dev, 0, 6) == 0xffff ? 8 : 6;
 798
 799         for (j = 0, i = 0; i < 0x40; i++) {
 800                 u16 value = read_eeprom (dev, i, addr_len);
 801
 802                 eeprom[i] = value;
 803                 sum += value;
 804                 if (i < 3) {
 805                         dev->enetaddr[j++] = value;
 806                         dev->enetaddr[j++] = value >> 8;
 807                 }
 808         }
 809
 810         if (sum != 0xBABA) {
 811                 memset (dev->enetaddr, 0, ETH_ALEN);
 812 #ifdef DEBUG
 813                 printf ("%s: Invalid EEPROM checksum %#4.4x, "
 814                         "check settings before activating this device!\n",
 815                         dev->name, sum);
 816 #endif
 817         }
 818 }
 819
 820 #endif