drivers/mmc/fsl_esdhc.c

   1 /*
   2  * Copyright 2007, 2010-2011 Freescale Semiconductor, Inc
   3  * Andy Fleming
   4  *
   5  * Based vaguely on the pxa mmc code:
   6  * (C) Copyright 2003
   7  * Kyle Harris, Nexus Technologies, Inc. kharris@nexus-tech.net
   8  *
   9  * SPDX-License-Identifier:     GPL-2.0+
  10  */
  11
  12 #include <config.h>
  13 #include <common.h>
  14 #include <command.h>
  15 #include <hwconfig.h>
  16 #include <mmc.h>
  17 #include <part.h>
  18 #include <malloc.h>
  19 #include <mmc.h>
  20 #include <fsl_esdhc.h>
  21 #include <fdt_support.h>
  22 #include <asm/io.h>
  23
  24 DECLARE_GLOBAL_DATA_PTR;
  25
  26 #define SDHCI_IRQ_EN_BITS               (IRQSTATEN_CC | IRQSTATEN_TC | \
  27                                 IRQSTATEN_CINT | \
  28                                 IRQSTATEN_CTOE | IRQSTATEN_CCE | IRQSTATEN_CEBE | \
  29                                 IRQSTATEN_CIE | IRQSTATEN_DTOE | IRQSTATEN_DCE | \
  30                                 IRQSTATEN_DEBE | IRQSTATEN_BRR | IRQSTATEN_BWR | \
  31                                 IRQSTATEN_DINT)
  32
  33 struct fsl_esdhc {
  34         uint    dsaddr;         /* SDMA system address register */
  35         uint    blkattr;        /* Block attributes register */
  36         uint    cmdarg;         /* Command argument register */
  37         uint    xfertyp;        /* Transfer type register */
  38         uint    cmdrsp0;        /* Command response 0 register */
  39         uint    cmdrsp1;        /* Command response 1 register */
  40         uint    cmdrsp2;        /* Command response 2 register */
  41         uint    cmdrsp3;        /* Command response 3 register */
  42         uint    datport;        /* Buffer data port register */
  43         uint    prsstat;        /* Present state register */
  44         uint    proctl;         /* Protocol control register */
  45         uint    sysctl;         /* System Control Register */
  46         uint    irqstat;        /* Interrupt status register */
  47         uint    irqstaten;      /* Interrupt status enable register */
  48         uint    irqsigen;       /* Interrupt signal enable register */
  49         uint    autoc12err;     /* Auto CMD error status register */
  50         uint    hostcapblt;     /* Host controller capabilities register */
  51         uint    wml;            /* Watermark level register */
  52         uint    mixctrl;        /* For USDHC */
  53         char    reserved1[4];   /* reserved */
  54         uint    fevt;           /* Force event register */
  55         uint    admaes;         /* ADMA error status register */
  56         uint    adsaddr;        /* ADMA system address register */
  57         char    reserved2[160]; /* reserved */
  58         uint    hostver;        /* Host controller version register */
  59         char    reserved3[4];   /* reserved */
  60         uint    dmaerraddr;     /* DMA error address register */
  61         char    reserved4[4];   /* reserved */
  62         uint    dmaerrattr;     /* DMA error attribute register */
  63         char    reserved5[4];   /* reserved */
  64         uint    hostcapblt2;    /* Host controller capabilities register 2 */
  65         char    reserved6[8];   /* reserved */
  66         uint    tcr;            /* Tuning control register */
  67         char    reserved7[28];  /* reserved */
  68         uint    sddirctl;       /* SD direction control register */
  69         char    reserved8[712]; /* reserved */
  70         uint    scr;            /* eSDHC control register */
  71 };
  72
  73 /* Return the XFERTYP flags for a given command and data packet */
  74 static uint esdhc_xfertyp(struct mmc_cmd *cmd, struct mmc_data *data)
  75 {
  76         uint xfertyp = 0;
  77
  78         if (data) {
  79                 xfertyp |= XFERTYP_DPSEL;
  80 #ifndef CONFIG_SYS_FSL_ESDHC_USE_PIO
  81                 xfertyp |= XFERTYP_DMAEN;
  82 #endif
  83                 if (data->blocks > 1) {
  84                         xfertyp |= XFERTYP_MSBSEL;
  85                         xfertyp |= XFERTYP_BCEN;
  86 #ifdef CONFIG_SYS_FSL_ERRATUM_ESDHC111
  87                         xfertyp |= XFERTYP_AC12EN;
  88 #endif
  89                 }
  90
  91                 if (data->flags & MMC_DATA_READ)
  92                         xfertyp |= XFERTYP_DTDSEL;
  93         }
  94
  95         if (cmd->resp_type & MMC_RSP_CRC)
  96                 xfertyp |= XFERTYP_CCCEN;
  97         if (cmd->resp_type & MMC_RSP_OPCODE)
  98                 xfertyp |= XFERTYP_CICEN;
  99         if (cmd->resp_type & MMC_RSP_136)
 100                 xfertyp |= XFERTYP_RSPTYP_136;
 101         else if (cmd->resp_type & MMC_RSP_BUSY)
 102                 xfertyp |= XFERTYP_RSPTYP_48_BUSY;
 103         else if (cmd->resp_type & MMC_RSP_PRESENT)
 104                 xfertyp |= XFERTYP_RSPTYP_48;
 105
 106 #if defined(CONFIG_MX53) || defined(CONFIG_PPC_T4240) || defined(CONFIG_LS102XA)
 107         if (cmd->cmdidx == MMC_CMD_STOP_TRANSMISSION)
 108                 xfertyp |= XFERTYP_CMDTYP_ABORT;
 109 #endif
 110         return XFERTYP_CMD(cmd->cmdidx) | xfertyp;
 111 }
 112
 113 #ifdef CONFIG_SYS_FSL_ESDHC_USE_PIO
 114 /*
 115  * PIO Read/Write Mode reduce the performace as DMA is not used in this mode.
 116  */
 117 static void
 118 esdhc_pio_read_write(struct mmc *mmc, struct mmc_data *data)
 119 {
 120         struct fsl_esdhc_cfg *cfg = mmc->priv;
 121         struct fsl_esdhc *regs = cfg->esdhc_base;
 122         uint blocks;
 123         char *buffer;
 124         uint databuf;
 125         uint size;
 126         uint timeout;
 127         int wml = esdhc_read32(&regs->wml);
 128
 129         if (data->flags & MMC_DATA_READ) {
 130                 wml &= WML_RD_WML_MASK;
 131                 blocks = data->blocks;
 132                 buffer = data->dest;
 133                 while (blocks) {
 134                         timeout = PIO_TIMEOUT;
 135                         size = data->blocksize;
 136                         while (size &&
 137                                 !(esdhc_read32(&regs->irqstat) & IRQSTAT_TC)) {
 138                                 int i;
 139                                 u32 prsstat;
 140
 141                                 while (!((prsstat = esdhc_read32(&regs->prsstat)) &
 142                                                 PRSSTAT_BREN) && --timeout)
 143                                         /* NOP */;
 144                                 if (!(prsstat & PRSSTAT_BREN)) {
 145                                         printf("%s: Data Read Failed in PIO Mode\n",
 146                                                 __func__);
 147                                         return;
 148                                 }
 149                                 for (i = 0; i < wml && size; i++) {
 150                                         databuf = in_le32(&regs->datport);
 151                                         memcpy(buffer, &databuf, sizeof(databuf));
 152                                         buffer += 4;
 153                                         size -= 4;
 154                                 }
 155                         }
 156                         blocks--;
 157                 }
 158         } else {
 159                 wml = (wml & WML_WR_WML_MASK) >> 16;
 160                 blocks = data->blocks;
 161                 buffer = (char *)data->src; /* cast away 'const' */
 162                 while (blocks) {
 163                         timeout = PIO_TIMEOUT;
 164                         size = data->blocksize;
 165                         while (size &&
 166                                 !(esdhc_read32(&regs->irqstat) & IRQSTAT_TC)) {
 167                                 int i;
 168                                 u32 prsstat;
 169
 170                                 while (!((prsstat = esdhc_read32(&regs->prsstat)) &
 171                                                 PRSSTAT_BWEN) && --timeout)
 172                                         /* NOP */;
 173                                 if (!(prsstat & PRSSTAT_BWEN)) {
 174                                         printf("%s: Data Write Failed in PIO Mode\n",
 175                                                 __func__);
 176                                         return;
 177                                 }
 178                                 for (i = 0; i < wml && size; i++) {
 179                                         memcpy(&databuf, buffer, sizeof(databuf));
 180                                         out_le32(&regs->datport, databuf);
 181                                         buffer += 4;
 182                                         size -= 4;
 183                                 }
 184                         }
 185                         blocks--;
 186                 }
 187         }
 188 }
 189 #endif
 190
 191 static int esdhc_setup_data(struct mmc *mmc, struct mmc_data *data)
 192 {
 193         int timeout;
 194         struct fsl_esdhc_cfg *cfg = mmc->priv;
 195         struct fsl_esdhc *regs = cfg->esdhc_base;
 196         uint wml_value;
 197
 198         wml_value = data->blocksize / 4;
 199
 200         if (data->flags & MMC_DATA_READ) {
 201                 if (wml_value > WML_RD_WML_MAX)
 202                         wml_value = WML_RD_WML_MAX_VAL;
 203
 204                 esdhc_clrsetbits32(&regs->wml, WML_RD_WML_MASK, wml_value);
 205 #ifndef CONFIG_SYS_FSL_ESDHC_USE_PIO
 206                 esdhc_write32(&regs->dsaddr, (u32)data->dest);
 207 #endif
 208         } else {
 209 #ifndef CONFIG_SYS_FSL_ESDHC_USE_PIO
 210                 flush_dcache_range((ulong)data->src,
 211                                    (ulong)data->src+data->blocks
 212                                          *data->blocksize);
 213 #endif
 214                 if (wml_value > WML_WR_WML_MAX)
 215                         wml_value = WML_WR_WML_MAX_VAL;
 216                 if ((esdhc_read32(&regs->prsstat) & PRSSTAT_WPSPL) == 0) {
 217                         printf("The SD card is locked. Can not write to a locked card.\n");
 218                         return UNUSABLE_ERR;
 219                 }
 220
 221                 flush_dcache_range((unsigned long)data->src,
 222                                 (unsigned long)data->src + data->blocks * data->blocksize);
 223                 esdhc_clrsetbits32(&regs->wml, WML_WR_WML_MASK,
 224                                         wml_value << 16);
 225 #ifndef CONFIG_SYS_FSL_ESDHC_USE_PIO
 226                 esdhc_write32(&regs->dsaddr, (u32)data->src);
 227 #endif
 228         }
 229
 230         esdhc_write32(&regs->blkattr, (data->blocks << 16) | data->blocksize);
 231
 232         /* Calculate the timeout period for data transactions */
 233         /*
 234          * 1)Timeout period = (2^(timeout+13)) SD Clock cycles
 235          * 2)Timeout period should be minimum 0.250sec as per SD Card spec
 236          *  So, Number of SD Clock cycles for 0.25sec should be minimum
 237          *              (SD Clock/sec * 0.25 sec) SD Clock cycles
 238          *              = (mmc->clock * 1/4) SD Clock cycles
 239          * As 1) >=  2)
 240          * => (2^(timeout+13)) >= mmc->clock * 1/4
 241          * Taking log2 both the sides
 242          * => timeout + 13 >= log2(mmc->clock/4)
 243          * Rounding up to next power of 2
 244          * => timeout + 13 = log2(mmc->clock/4) + 1
 245          * => timeout + 13 = fls(mmc->clock/4)
 246          */
 247         timeout = fls(mmc->clock/4);
 248         timeout -= 13;
 249
 250         if (timeout > 14)
 251                 timeout = 14;
 252         else if (timeout < 0)
 253                 timeout = 0;
 254
 255 #ifdef CONFIG_SYS_FSL_ERRATUM_ESDHC_A001
 256         if ((timeout == 4) || (timeout == 8) || (timeout == 12))
 257                 timeout++;
 258 #endif
 259
 260 #ifdef ESDHCI_QUIRK_BROKEN_TIMEOUT_VALUE
 261         timeout = 0xE;
 262 #endif
 263         esdhc_clrsetbits32(&regs->sysctl, SYSCTL_TIMEOUT_MASK, timeout << 16);
 264
 265         return 0;
 266 }
 267
 268 #ifndef CONFIG_SYS_FSL_ESDHC_USE_PIO
 269 static void check_and_invalidate_dcache_range
 270         (struct mmc_cmd *cmd,
 271          struct mmc_data *data) {
 272         unsigned start = (unsigned)data->dest ;
 273         unsigned size = roundup(ARCH_DMA_MINALIGN,
 274                                 data->blocks*data->blocksize);
 275         unsigned end = start+size ;
 276         invalidate_dcache_range(start, end);
 277 }
 278 #endif
 279
 280 /*
 281  * Sends a command out on the bus.  Takes the mmc pointer,
 282  * a command pointer, and an optional data pointer.
 283  */
 284 static int
 285 esdhc_send_cmd(struct mmc *mmc, struct mmc_cmd *cmd, struct mmc_data *data)
 286 {
 287         int     err = 0;
 288         uint    xfertyp;
 289         uint    irqstat;
 290         struct fsl_esdhc_cfg *cfg = mmc->priv;
 291         volatile struct fsl_esdhc *regs = cfg->esdhc_base;
 292         unsigned long start;
 293
 294 #ifdef CONFIG_SYS_FSL_ERRATUM_ESDHC111
 295         if (cmd->cmdidx == MMC_CMD_STOP_TRANSMISSION)
 296                 return 0;
 297 #endif
 298         esdhc_write32(&regs->irqstat, -1);
 299
 300         sync();
 301
 302         start = get_timer_masked();
 303         /* Wait for the bus to be idle */
 304         while ((esdhc_read32(&regs->prsstat) & PRSSTAT_CICHB) ||
 305                 (esdhc_read32(&regs->prsstat) & PRSSTAT_CIDHB)) {
 306                 if (get_timer(start) > CONFIG_SYS_HZ) {
 307                         printf("%s: Timeout waiting for bus idle\n", __func__);
 308                         return TIMEOUT;
 309                 }
 310         }
 311
 312         start = get_timer_masked();
 313         while (esdhc_read32(&regs->prsstat) & PRSSTAT_DLA) {
 314                 if (get_timer(start) > CONFIG_SYS_HZ)
 315                         return TIMEOUT;
 316         }
 317
 318         /* Wait at least 8 SD clock cycles before the next command */
 319         /*
 320          * Note: This is way more than 8 cycles, but 1ms seems to
 321          * resolve timing issues with some cards
 322          */
 323         udelay(1000);
 324
 325         /* Set up for a data transfer if we have one */
 326         if (data) {
 327                 err = esdhc_setup_data(mmc, data);
 328                 if (err)
 329                         return err;
 330         }
 331
 332         /* Figure out the transfer arguments */
 333         xfertyp = esdhc_xfertyp(cmd, data);
 334
 335         /* Mask all irqs */
 336         esdhc_write32(&regs->irqsigen, 0);
 337
 338         /* Send the command */
 339         esdhc_write32(&regs->cmdarg, cmd->cmdarg);
 340 #if defined(CONFIG_FSL_USDHC)
 341         esdhc_write32(&regs->mixctrl,
 342         (esdhc_read32(&regs->mixctrl) & ~0x7f) | (xfertyp & 0x7F));
 343         esdhc_write32(&regs->xfertyp, xfertyp & 0xFFFF0000);
 344 #else
 345         esdhc_write32(&regs->xfertyp, xfertyp);
 346 #endif
 347
 348         /* Mask all irqs */
 349         esdhc_write32(&regs->irqsigen, 0);
 350
 351         start = get_timer_masked();
 352         /* Wait for the command to complete */
 353         while (!(esdhc_read32(&regs->irqstat) & (IRQSTAT_CC | IRQSTAT_CTOE))) {
 354                 if (get_timer(start) > CONFIG_SYS_HZ) {
 355                         printf("%s: Timeout waiting for cmd completion\n", __func__);
 356                         return TIMEOUT;
 357                 }
 358         }
 359
 360         if (data && (data->flags & MMC_DATA_READ))
 361                 check_and_invalidate_dcache_range(cmd, data);
 362
 363         irqstat = esdhc_read32(&regs->irqstat);
 364
 365         if (irqstat & CMD_ERR) {
 366                 err = COMM_ERR;
 367                 goto out;
 368         }
 369
 370         if (irqstat & IRQSTAT_CTOE) {
 371                 err = TIMEOUT;
 372                 goto out;
 373         }
 374
 375         /* Workaround for ESDHC errata ENGcm03648 */
 376         if (!data && (cmd->resp_type & MMC_RSP_BUSY)) {
 377                 int timeout = 2500;
 378
 379                 /* Poll on DATA0 line for cmd with busy signal for 250 ms */
 380                 while (timeout > 0 && !(esdhc_read32(&regs->prsstat) &
 381                                         PRSSTAT_DAT0)) {
 382                         udelay(100);
 383                         timeout--;
 384                 }
 385
 386                 if (timeout <= 0) {
 387                         printf("Timeout waiting for DAT0 to go high!\n");
 388                         err = TIMEOUT;
 389                         goto out;
 390                 }
 391         }
 392
 393         /* Copy the response to the response buffer */
 394         if (cmd->resp_type & MMC_RSP_136) {
 395                 u32 cmdrsp3, cmdrsp2, cmdrsp1, cmdrsp0;
 396
 397                 cmdrsp3 = esdhc_read32(&regs->cmdrsp3);
 398                 cmdrsp2 = esdhc_read32(&regs->cmdrsp2);
 399                 cmdrsp1 = esdhc_read32(&regs->cmdrsp1);
 400                 cmdrsp0 = esdhc_read32(&regs->cmdrsp0);
 401                 cmd->response[0] = (cmdrsp3 << 8) | (cmdrsp2 >> 24);
 402                 cmd->response[1] = (cmdrsp2 << 8) | (cmdrsp1 >> 24);
 403                 cmd->response[2] = (cmdrsp1 << 8) | (cmdrsp0 >> 24);
 404                 cmd->response[3] = (cmdrsp0 << 8);
 405         } else
 406                 cmd->response[0] = esdhc_read32(&regs->cmdrsp0);
 407
 408         /* Wait until all of the blocks are transferred */
 409         if (data) {
 410 #ifdef CONFIG_SYS_FSL_ESDHC_USE_PIO
 411                 esdhc_pio_read_write(mmc, data);
 412 #else
 413                 do {
 414                         irqstat = esdhc_read32(&regs->irqstat);
 415
 416                         if (irqstat & IRQSTAT_DTOE) {
 417                                 err = TIMEOUT;
 418                                 goto out;
 419                         }
 420
 421                         if (irqstat & DATA_ERR) {
 422                                 err = COMM_ERR;
 423                                 goto out;
 424                         }
 425                 } while ((irqstat & DATA_COMPLETE) != DATA_COMPLETE);
 426
 427                 if (data->flags & MMC_DATA_READ)
 428                         check_and_invalidate_dcache_range(cmd, data);
 429 #endif
 430         }
 431
 432 out:
 433         /* Reset CMD and DATA portions on error */
 434         if (err) {
 435                 esdhc_write32(&regs->sysctl, esdhc_read32(&regs->sysctl) |
 436                               SYSCTL_RSTC);
 437                 while (esdhc_read32(&regs->sysctl) & SYSCTL_RSTC)
 438                         ;
 439
 440                 if (data) {
 441                         esdhc_write32(&regs->sysctl,
 442                                       esdhc_read32(&regs->sysctl) |
 443                                       SYSCTL_RSTD);
 444                         while ((esdhc_read32(&regs->sysctl) & SYSCTL_RSTD))
 445                                 ;
 446                 }
 447         }
 448
 449         esdhc_write32(&regs->irqstat, irqstat);
 450
 451         return err;
 452 }
 453
 454 static void set_sysctl(struct mmc *mmc, uint clock)
 455 {
 456         int div, pre_div;
 457         struct fsl_esdhc_cfg *cfg = mmc->priv;
 458         volatile struct fsl_esdhc *regs = cfg->esdhc_base;
 459         int sdhc_clk = cfg->sdhc_clk;
 460         uint clk;
 461
 462         if (clock < mmc->cfg->f_min)
 463                 clock = mmc->cfg->f_min;
 464
 465         if (sdhc_clk / 16 > clock) {
 466                 for (pre_div = 2; pre_div < 256; pre_div *= 2)
 467                         if ((sdhc_clk / pre_div) <= (clock * 16))
 468                                 break;
 469         } else
 470                 pre_div = 2;
 471
 472         for (div = 1; div <= 16; div++)
 473                 if ((sdhc_clk / (div * pre_div)) <= clock)
 474                         break;
 475
 476         pre_div >>= 1;
 477         div -= 1;
 478
 479         clk = (pre_div << 8) | (div << 4);
 480
 481         esdhc_clrbits32(&regs->sysctl, SYSCTL_CKEN);
 482
 483         esdhc_clrsetbits32(&regs->sysctl, SYSCTL_CLOCK_MASK, clk);
 484
 485         udelay(10000);
 486
 487         clk = SYSCTL_PEREN | SYSCTL_CKEN;
 488
 489         esdhc_setbits32(&regs->sysctl, clk);
 490 }
 491
 492 static void esdhc_set_ios(struct mmc *mmc)
 493 {
 494         struct fsl_esdhc_cfg *cfg = mmc->priv;
 495         struct fsl_esdhc *regs = cfg->esdhc_base;
 496
 497         /* Set the clock speed */
 498         set_sysctl(mmc, mmc->clock);
 499
 500         /* Set the bus width */
 501         esdhc_clrbits32(&regs->proctl, PROCTL_DTW_4 | PROCTL_DTW_8);
 502
 503         if (mmc->bus_width == 4)
 504                 esdhc_setbits32(&regs->proctl, PROCTL_DTW_4);
 505         else if (mmc->bus_width == 8)
 506                 esdhc_setbits32(&regs->proctl, PROCTL_DTW_8);
 507
 508 }
 509
 510 static int esdhc_init(struct mmc *mmc)
 511 {
 512         struct fsl_esdhc_cfg *cfg = mmc->priv;
 513         struct fsl_esdhc *regs = cfg->esdhc_base;
 514         int timeout = 1000;
 515
 516         /* Reset the entire host controller */
 517         esdhc_setbits32(&regs->sysctl, SYSCTL_RSTA);
 518
 519         /* Wait until the controller is available */
 520         while ((esdhc_read32(&regs->sysctl) & SYSCTL_RSTA) && --timeout)
 521                 udelay(1000);
 522
 523 #ifndef ARCH_MXC
 524         /* Enable cache snooping */
 525         esdhc_write32(&regs->scr, 0x00000040);
 526 #endif
 527
 528         esdhc_setbits32(&regs->sysctl, SYSCTL_HCKEN | SYSCTL_IPGEN);
 529
 530         /* Set the initial clock speed */
 531         mmc_set_clock(mmc, 400000);
 532
 533         /* Disable the BRR and BWR bits in IRQSTAT */
 534         esdhc_clrbits32(&regs->irqstaten, IRQSTATEN_BRR | IRQSTATEN_BWR);
 535
 536         /* Put the PROCTL reg back to the default */
 537         esdhc_write32(&regs->proctl, PROCTL_INIT);
 538
 539         /* Set timout to the maximum value */
 540         esdhc_clrsetbits32(&regs->sysctl, SYSCTL_TIMEOUT_MASK, 14 << 16);
 541
 542         return 0;
 543 }
 544
 545 static int esdhc_getcd(struct mmc *mmc)
 546 {
 547         struct fsl_esdhc_cfg *cfg = mmc->priv;
 548         struct fsl_esdhc *regs = cfg->esdhc_base;
 549         int timeout = 1000;
 550
 551 #ifdef CONFIG_ESDHC_DETECT_QUIRK
 552         if (CONFIG_ESDHC_DETECT_QUIRK)
 553                 return 1;
 554 #endif
 555         while (!(esdhc_read32(&regs->prsstat) & PRSSTAT_CINS) && --timeout)
 556                 udelay(1000);
 557
 558         return timeout > 0;
 559 }
 560
 561 static void esdhc_reset(struct fsl_esdhc *regs)
 562 {
 563         unsigned long timeout = 100; /* wait max 100 ms */
 564
 565         /* reset the controller */
 566         esdhc_setbits32(&regs->sysctl, SYSCTL_RSTA);
 567
 568         /* hardware clears the bit when it is done */
 569         while ((esdhc_read32(&regs->sysctl) & SYSCTL_RSTA) && --timeout)
 570                 udelay(1000);
 571         if (!timeout)
 572                 printf("MMC/SD: Reset never completed.\n");
 573 }
 574
 575 static const struct mmc_ops esdhc_ops = {
 576         .send_cmd       = esdhc_send_cmd,
 577         .set_ios        = esdhc_set_ios,
 578         .init           = esdhc_init,
 579         .getcd          = esdhc_getcd,
 580 };
 581
 582 int fsl_esdhc_initialize(bd_t *bis, struct fsl_esdhc_cfg *cfg)
 583 {
 584         struct fsl_esdhc *regs;
 585         struct mmc *mmc;
 586         u32 caps, voltage_caps;
 587
 588         if (!cfg)
 589                 return -EINVAL;
 590
 591         regs = (struct fsl_esdhc *)cfg->esdhc_base;
 592
 593         /* First reset the eSDHC controller */
 594         esdhc_reset(regs);
 595
 596         esdhc_setbits32(&regs->sysctl, SYSCTL_PEREN | SYSCTL_HCKEN
 597                                 | SYSCTL_IPGEN | SYSCTL_CKEN);
 598
 599         writel(SDHCI_IRQ_EN_BITS, &regs->irqstaten);
 600         memset(&cfg->cfg, 0, sizeof(cfg->cfg));
 601
 602         voltage_caps = 0;
 603         caps = esdhc_read32(&regs->hostcapblt);
 604
 605 #ifdef CONFIG_SYS_FSL_ERRATUM_ESDHC135
 606         caps = caps & ~(ESDHC_HOSTCAPBLT_SRS |
 607                         ESDHC_HOSTCAPBLT_VS18 | ESDHC_HOSTCAPBLT_VS30);
 608 #endif
 609
 610 /* T4240 host controller capabilities register should have VS33 bit */
 611 #ifdef CONFIG_SYS_FSL_MMC_HAS_CAPBLT_VS33
 612         caps = caps | ESDHC_HOSTCAPBLT_VS33;
 613 #endif
 614
 615         if (caps & ESDHC_HOSTCAPBLT_VS18)
 616                 voltage_caps |= MMC_VDD_165_195;
 617         if (caps & ESDHC_HOSTCAPBLT_VS30)
 618                 voltage_caps |= MMC_VDD_29_30 | MMC_VDD_30_31;
 619         if (caps & ESDHC_HOSTCAPBLT_VS33)
 620                 voltage_caps |= MMC_VDD_32_33 | MMC_VDD_33_34;
 621
 622         cfg->cfg.name = "FSL_SDHC";
 623         cfg->cfg.ops = &esdhc_ops;
 624 #ifdef CONFIG_SYS_SD_VOLTAGE
 625         cfg->cfg.voltages = CONFIG_SYS_SD_VOLTAGE;
 626 #else
 627         cfg->cfg.voltages = MMC_VDD_32_33 | MMC_VDD_33_34;
 628 #endif
 629         if ((cfg->cfg.voltages & voltage_caps) == 0) {
 630                 printf("voltage not supported by controller\n");
 631                 return -EINVAL;
 632         }
 633
 634         cfg->cfg.host_caps = MMC_MODE_4BIT | MMC_MODE_8BIT | MMC_MODE_HC;
 635
 636         if (cfg->max_bus_width > 0) {
 637                 if (cfg->max_bus_width < 8)
 638                         cfg->cfg.host_caps &= ~MMC_MODE_8BIT;
 639                 if (cfg->max_bus_width < 4)
 640                         cfg->cfg.host_caps &= ~MMC_MODE_4BIT;
 641         }
 642
 643         if (caps & ESDHC_HOSTCAPBLT_HSS)
 644                 cfg->cfg.host_caps |= MMC_MODE_HS_52MHz | MMC_MODE_HS;
 645
 646 #ifdef CONFIG_ESDHC_DETECT_8_BIT_QUIRK
 647         if (CONFIG_ESDHC_DETECT_8_BIT_QUIRK)
 648                 cfg->cfg.host_caps &= ~MMC_MODE_8BIT;
 649 #endif
 650
 651         cfg->cfg.f_min = 400000;
 652         cfg->cfg.f_max = min(cfg->sdhc_clk, (u32)52000000);
 653
 654         cfg->cfg.b_max = CONFIG_SYS_MMC_MAX_BLK_COUNT;
 655
 656         mmc = mmc_create(&cfg->cfg, cfg);
 657         if (mmc == NULL)
 658                 return -1;
 659
 660         return 0;
 661 }
 662
 663 int fsl_esdhc_mmc_init(bd_t *bis)
 664 {
 665         struct fsl_esdhc_cfg *cfg;
 666
 667         cfg = kzalloc(sizeof(struct fsl_esdhc_cfg), GFP_KERNEL);
 668         if (!cfg)
 669                 return -ENOMEM;
 670         cfg->esdhc_base = (void __iomem *)CONFIG_SYS_FSL_ESDHC_ADDR;
 671         cfg->sdhc_clk = gd->arch.sdhc_clk;
 672         return fsl_esdhc_initialize(bis, cfg);
 673 }
 674
 675 #ifdef CONFIG_OF_LIBFDT
 676 void fdt_fixup_esdhc(void *blob, bd_t *bd)
 677 {
 678         const char *compat = "fsl,esdhc";
 679
 680 #ifdef CONFIG_FSL_ESDHC_PIN_MUX
 681         if (!hwconfig("esdhc")) {
 682                 do_fixup_by_compat(blob, compat, "status", "disabled",
 683                                 8 + 1, 1);
 684                 return;
 685         }
 686 #endif
 687
 688         do_fixup_by_compat_u32(blob, compat, "clock-frequency",
 689                                gd->arch.sdhc_clk, 1);
 690
 691         do_fixup_by_compat(blob, compat, "status", "okay",
 692                            4 + 1, 1);
 693 }
 694 #endif