drivers/mtd/nand/mxs_nand.c

   1 /*
   2  * Freescale i.MX28 NAND flash driver
   3  *
   4  * Copyright (C) 2011 Marek Vasut <marek.vasut@gmail.com>
   5  * on behalf of DENX Software Engineering GmbH
   6  *
   7  * Based on code from LTIB:
   8  * Freescale GPMI NFC NAND Flash Driver
   9  *
  10  * Copyright (C) 2010 Freescale Semiconductor, Inc.
  11  * Copyright (C) 2008 Embedded Alley Solutions, Inc.
  12  *
  13  * This program is free software; you can redistribute it and/or modify
  14  * it under the terms of the GNU General Public License as published by
  15  * the Free Software Foundation; either version 2 of the License, or
  16  * (at your option) any later version.
  17  *
  18  * This program is distributed in the hope that it will be useful,
  19  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  20  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  21  * GNU General Public License for more details.
  22  *
  23  * You should have received a copy of the GNU General Public License along
  24  * with this program; if not, write to the Free Software Foundation, Inc.,
  25  * 51 Franklin Street, Fifth Floor, Boston, MA 02110-1301 USA.
  26  */
  27 //#define DEBUG
  28
  29 #include <common.h>
  30 #include <linux/mtd/mtd.h>
  31 #include <linux/mtd/nand.h>
  32 #include <linux/types.h>
  33 #include <malloc.h>
  34 #include <asm/errno.h>
  35 #include <asm/io.h>
  36 #include <asm/arch/clock.h>
  37 #include <asm/arch/imx-regs.h>
  38 #include <asm/arch/regs-bch.h>
  39 #include <asm/arch/regs-gpmi.h>
  40 #include <asm/arch/sys_proto.h>
  41 #include <asm/arch/dma.h>
  42
  43 #define MXS_NAND_DMA_DESCRIPTOR_COUNT           4
  44
  45 #ifndef CONFIG_MX6
  46 #define MXS_NAND_CHUNK_DATA_CHUNK_SIZE          512
  47 #else
  48 #define MXS_NAND_CHUNK_DATA_CHUNK_SIZE          (512 / 4)
  49 #endif
  50
  51 #define MXS_NAND_METADATA_SIZE                  10
  52
  53 #define MXS_NAND_COMMAND_BUFFER_SIZE            32
  54
  55 /* BCH timeout in microseconds */
  56 #define MXS_NAND_BCH_TIMEOUT                    10000
  57
  58 static struct bch_regs *bch_regs = (void *)BCH_BASE_ADDRESS;
  59 static struct gpmi_regs *gpmi_regs = (void *)GPMI_BASE_ADDRESS;
  60 struct mxs_nand_info {
  61         int             cur_chip;
  62
  63         uint32_t        cmd_queue_len;
  64         uint32_t        data_buf_size;
  65
  66         uint8_t         *cmd_buf;
  67         uint8_t         *data_buf;
  68         uint8_t         *oob_buf;
  69
  70         uint8_t         marking_block_bad;
  71         uint8_t         raw_oob_mode;
  72
  73         /* Functions with altered behaviour */
  74         int             (*hooked_read_oob)(struct mtd_info *mtd,
  75                                 loff_t from, struct mtd_oob_ops *ops);
  76         int             (*hooked_write_oob)(struct mtd_info *mtd,
  77                                 loff_t to, struct mtd_oob_ops *ops);
  78         int             (*hooked_block_markbad)(struct mtd_info *mtd,
  79                                 loff_t ofs);
  80
  81         /* DMA descriptors */
  82         struct mxs_dma_desc     **desc;
  83         uint32_t                desc_index;
  84 };
  85
  86 #ifdef DEBUG
  87 #define dump_reg(b, r)  __dump_reg(&b->r, #r)
  88 static inline void __dump_reg(void *addr, const char *name)
  89 {
  90         printf("%16s[%p]=%08x\n", name, addr, readl(addr));
  91 }
  92
  93 #define dump_bch_reg(n) __dump_reg(&bch_regs->hw_bch_##n, #n)
  94 #define dump_gpmi_reg(n) __dump_reg(&gpmi_regs->hw_gpmi_##n, #n)
  95 static inline void dump_regs(void)
  96 {
  97         printf("BCH:\n");
  98         dump_bch_reg(ctrl);
  99         dump_bch_reg(status0);
 100         dump_bch_reg(mode);
 101         dump_bch_reg(debug0);
 102         dump_bch_reg(dbgkesread);
 103         dump_bch_reg(dbgcsferead);
 104         dump_bch_reg(dbgsyndegread);
 105         dump_bch_reg(dbgahbmread);
 106         dump_bch_reg(blockname);
 107         dump_bch_reg(version);
 108
 109         printf("\nGPMI:\n");
 110         dump_gpmi_reg(ctrl0);
 111         dump_gpmi_reg(eccctrl);
 112         dump_gpmi_reg(ecccount);
 113         dump_gpmi_reg(payload);
 114         dump_gpmi_reg(auxiliary);
 115         dump_gpmi_reg(ctrl1);
 116         dump_gpmi_reg(data);
 117         dump_gpmi_reg(stat);
 118         dump_gpmi_reg(debug);
 119         dump_gpmi_reg(version);
 120         dump_gpmi_reg(debug2);
 121         dump_gpmi_reg(debug3);
 122 }
 123
 124 static inline int dbg_addr(void *addr)
 125 {
 126         if (((unsigned long)addr & ~0xfff) == BCH_BASE_ADDRESS)
 127                 return 1;
 128         return 1;
 129 }
 130
 131 static inline u32 mxs_readl(void *addr,
 132                         const char *fn, int ln)
 133 {
 134         u32 val = readl(addr);
 135         static void *last_addr;
 136         static u32 last_val;
 137
 138         if (!dbg_addr(addr))
 139                 return val;
 140
 141         if (addr != last_addr || last_val != val) {
 142                 printf("%s@%d: Read %08x from %p\n", fn, ln, val, addr);
 143                 last_addr = addr;
 144                 last_val = val;
 145         }
 146         return val;
 147 }
 148
 149 static inline void mxs_writel(u32 val, void *addr,
 150                         const char *fn, int ln)
 151 {
 152         if (dbg_addr(addr))
 153                 printf("%s@%d: Writing %08x to %p...", fn, ln, val, addr);
 154         writel(val, addr);
 155         if (dbg_addr(addr))
 156                 printf(" result: %08x\n", readl(addr));
 157 }
 158
 159 #undef readl
 160 #define readl(a) mxs_readl(a, __func__, __LINE__)
 161
 162 #undef writel
 163 #define writel(v, a) mxs_writel(v, a, __func__, __LINE__)
 164 static inline void memdump(const void *addr, size_t len)
 165 {
 166         const char *buf = addr;
 167         int i;
 168
 169         for (i = 0; i < len; i++) {
 170                 if (i % 16 == 0) {
 171                         if (i > 0)
 172                                 printf("\n");
 173                         printf("%p:", &buf[i]);
 174                 }
 175                 printf(" %02x", buf[i]);
 176         }
 177         printf("\n");
 178 }
 179 #else
 180 static inline void memdump(void *addr, size_t len)
 181 {
 182 }
 183
 184 static inline void dump_regs(void)
 185 {
 186 }
 187 #endif
 188
 189 struct nand_ecclayout fake_ecc_layout;
 190
 191 /*
 192  * Cache management functions
 193  */
 194 #ifndef CONFIG_SYS_DCACHE_OFF
 195 static void mxs_nand_flush_data_buf(struct mxs_nand_info *info)
 196 {
 197         uint32_t addr = (uint32_t)info->data_buf;
 198
 199         flush_dcache_range(addr, addr + info->data_buf_size);
 200 }
 201
 202 static void mxs_nand_inval_data_buf(struct mxs_nand_info *info)
 203 {
 204         uint32_t addr = (uint32_t)info->data_buf;
 205
 206         invalidate_dcache_range(addr, addr + info->data_buf_size);
 207 }
 208
 209 static void mxs_nand_flush_cmd_buf(struct mxs_nand_info *info)
 210 {
 211         uint32_t addr = (uint32_t)info->cmd_buf;
 212
 213         flush_dcache_range(addr, addr + MXS_NAND_COMMAND_BUFFER_SIZE);
 214 }
 215 #else
 216 static inline void mxs_nand_flush_data_buf(struct mxs_nand_info *info) {}
 217 static inline void mxs_nand_inval_data_buf(struct mxs_nand_info *info) {}
 218 static inline void mxs_nand_flush_cmd_buf(struct mxs_nand_info *info) {}
 219 #endif
 220
 221 static struct mxs_dma_desc *mxs_nand_get_dma_desc(struct mxs_nand_info *info)
 222 {
 223         struct mxs_dma_desc *desc;
 224
 225         if (info->desc_index >= MXS_NAND_DMA_DESCRIPTOR_COUNT) {
 226                 printf("MXS NAND: Too many DMA descriptors requested\n");
 227                 return NULL;
 228         }
 229
 230         desc = info->desc[info->desc_index];
 231         info->desc_index++;
 232
 233         return desc;
 234 }
 235
 236 static void mxs_nand_return_dma_descs(struct mxs_nand_info *info)
 237 {
 238         int i;
 239         struct mxs_dma_desc *desc;
 240
 241         for (i = 0; i < info->desc_index; i++) {
 242                 desc = info->desc[i];
 243                 memset(desc, 0, sizeof(struct mxs_dma_desc));
 244                 desc->address = (dma_addr_t)desc;
 245         }
 246
 247         info->desc_index = 0;
 248 }
 249
 250 static uint32_t mxs_nand_ecc_chunk_cnt(struct mtd_info *mtd)
 251 {
 252         struct nand_chip *nand = mtd->priv;
 253         return mtd->writesize / nand->ecc.size;
 254 }
 255
 256 static inline uint32_t mxs_nand_ecc_size_in_bits(uint32_t ecc_strength)
 257 {
 258         return ecc_strength * 13;
 259 }
 260
 261 static uint32_t mxs_nand_aux_status_offset(void)
 262 {
 263         return (MXS_NAND_METADATA_SIZE + 0x3) & ~0x3;
 264 }
 265
 266 static int mxs_nand_gpmi_init(void)
 267 {
 268         int ret;
 269
 270         /* Reset the GPMI block. */
 271         ret = mxs_reset_block(&gpmi_regs->hw_gpmi_ctrl0_reg);
 272         if (ret)
 273                 return ret;
 274
 275         /*
 276          * Choose NAND mode, set IRQ polarity, disable write protection and
 277          * select BCH ECC.
 278          */
 279         clrsetbits_le32(&gpmi_regs->hw_gpmi_ctrl1,
 280                         GPMI_CTRL1_GPMI_MODE,
 281                         GPMI_CTRL1_ATA_IRQRDY_POLARITY | GPMI_CTRL1_DEV_RESET |
 282                         GPMI_CTRL1_BCH_MODE);
 283         writel(0x500 << 16, &gpmi_regs->hw_gpmi_timing1);
 284         return 0;
 285 }
 286
 287 static inline uint32_t mxs_nand_get_ecc_strength(uint32_t page_data_size,
 288                                                 uint32_t page_oob_size)
 289 {
 290         if (page_data_size == 2048)
 291                 return 8;
 292
 293         if (page_data_size == 4096) {
 294                 if (page_oob_size == 128)
 295                         return 8;
 296
 297                 if (page_oob_size == 218)
 298                         return 16;
 299         }
 300
 301         return 0;
 302 }
 303
 304 static inline uint32_t mxs_nand_get_mark_offset(uint32_t page_data_size,
 305                                                 uint32_t ecc_strength)
 306 {
 307         uint32_t chunk_data_size_in_bits;
 308         uint32_t chunk_ecc_size_in_bits;
 309         uint32_t chunk_total_size_in_bits;
 310         uint32_t block_mark_chunk_number;
 311         uint32_t block_mark_chunk_bit_offset;
 312         uint32_t block_mark_bit_offset;
 313
 314         chunk_data_size_in_bits = MXS_NAND_CHUNK_DATA_CHUNK_SIZE * 8;
 315         chunk_ecc_size_in_bits  = mxs_nand_ecc_size_in_bits(ecc_strength);
 316
 317         chunk_total_size_in_bits =
 318                         chunk_data_size_in_bits + chunk_ecc_size_in_bits;
 319
 320         /* Compute the bit offset of the block mark within the physical page. */
 321         block_mark_bit_offset = page_data_size * 8;
 322
 323         /* Subtract the metadata bits. */
 324         block_mark_bit_offset -= MXS_NAND_METADATA_SIZE * 8;
 325
 326         /*
 327          * Compute the chunk number (starting at zero) in which the block mark
 328          * appears.
 329          */
 330         block_mark_chunk_number =
 331                         block_mark_bit_offset / chunk_total_size_in_bits;
 332
 333         /*
 334          * Compute the bit offset of the block mark within its chunk, and
 335          * validate it.
 336          */
 337         block_mark_chunk_bit_offset = block_mark_bit_offset -
 338                         (block_mark_chunk_number * chunk_total_size_in_bits);
 339
 340         if (block_mark_chunk_bit_offset > chunk_data_size_in_bits)
 341                 return 1;
 342
 343         /*
 344          * Now that we know the chunk number in which the block mark appears,
 345          * we can subtract all the ECC bits that appear before it.
 346          */
 347         block_mark_bit_offset -=
 348                 block_mark_chunk_number * chunk_ecc_size_in_bits;
 349
 350         return block_mark_bit_offset;
 351 }
 352
 353 static inline uint32_t mxs_nand_mark_byte_offset(struct mtd_info *mtd)
 354 {
 355         uint32_t ecc_strength;
 356         ecc_strength = mxs_nand_get_ecc_strength(mtd->writesize, mtd->oobsize);
 357         return mxs_nand_get_mark_offset(mtd->writesize, ecc_strength) >> 3;
 358 }
 359
 360 static inline uint32_t mxs_nand_mark_bit_offset(struct mtd_info *mtd)
 361 {
 362         uint32_t ecc_strength;
 363         ecc_strength = mxs_nand_get_ecc_strength(mtd->writesize, mtd->oobsize);
 364         return mxs_nand_get_mark_offset(mtd->writesize, ecc_strength) & 0x7;
 365 }
 366
 367 /*
 368  * Wait for BCH complete IRQ and clear the IRQ
 369  */
 370 static int mxs_nand_wait_for_bch_complete(void)
 371 {
 372         int timeout = MXS_NAND_BCH_TIMEOUT;
 373         int ret;
 374
 375         ret = mxs_wait_mask_set(&bch_regs->hw_bch_ctrl_reg,
 376                 BCH_CTRL_COMPLETE_IRQ, timeout);
 377         if (ret) {
 378                 debug("%s@%d: %d\n", __func__, __LINE__, ret);
 379                 mxs_nand_gpmi_init();
 380         }
 381
 382         writel(BCH_CTRL_COMPLETE_IRQ, &bch_regs->hw_bch_ctrl_clr);
 383
 384         return ret;
 385 }
 386
 387 /*
 388  * This is the function that we install in the cmd_ctrl function pointer of the
 389  * owning struct nand_chip. The only functions in the reference implementation
 390  * that use these functions pointers are cmdfunc and select_chip.
 391  *
 392  * In this driver, we implement our own select_chip, so this function will only
 393  * be called by the reference implementation's cmdfunc. For this reason, we can
 394  * ignore the chip enable bit and concentrate only on sending bytes to the NAND
 395  * Flash.
 396  */
 397 static void mxs_nand_cmd_ctrl(struct mtd_info *mtd, int data, unsigned int ctrl)
 398 {
 399         struct nand_chip *nand = mtd->priv;
 400         struct mxs_nand_info *nand_info = nand->priv;
 401         struct mxs_dma_desc *d;
 402         uint32_t channel = MXS_DMA_CHANNEL_AHB_APBH_GPMI0 + nand_info->cur_chip;
 403         int ret;
 404
 405         /*
 406          * If this condition is true, something is _VERY_ wrong in MTD
 407          * subsystem!
 408          */
 409         if (nand_info->cmd_queue_len == MXS_NAND_COMMAND_BUFFER_SIZE) {
 410                 printf("MXS NAND: Command queue too long\n");
 411                 return;
 412         }
 413
 414         /*
 415          * Every operation begins with a command byte and a series of zero or
 416          * more address bytes. These are distinguished by either the Address
 417          * Latch Enable (ALE) or Command Latch Enable (CLE) signals being
 418          * asserted. When MTD is ready to execute the command, it will
 419          * deasert both latch enables.
 420          *
 421          * Rather than run a separate DMA operation for every single byte, we
 422          * queue them up and run a single DMA operation for the entire series
 423          * of command and data bytes.
 424          */
 425         if (ctrl & (NAND_ALE | NAND_CLE)) {
 426                 if (data != NAND_CMD_NONE)
 427                         nand_info->cmd_buf[nand_info->cmd_queue_len++] = data;
 428                 return;
 429         }
 430
 431         /*
 432          * If control arrives here, MTD has deasserted both the ALE and CLE,
 433          * which means it's ready to run an operation. Check if we have any
 434          * bytes to send.
 435          */
 436         if (nand_info->cmd_queue_len == 0)
 437                 return;
 438
 439         /* Compile the DMA descriptor -- a descriptor that sends command. */
 440         d = mxs_nand_get_dma_desc(nand_info);
 441         d->cmd.data =
 442                 MXS_DMA_DESC_COMMAND_DMA_READ | MXS_DMA_DESC_IRQ |
 443                 MXS_DMA_DESC_CHAIN | MXS_DMA_DESC_DEC_SEM |
 444                 MXS_DMA_DESC_WAIT4END | (3 << MXS_DMA_DESC_PIO_WORDS_OFFSET) |
 445                 (nand_info->cmd_queue_len << MXS_DMA_DESC_BYTES_OFFSET);
 446
 447         d->cmd.address = (dma_addr_t)nand_info->cmd_buf;
 448
 449         d->cmd.pio_words[0] =
 450                 GPMI_CTRL0_COMMAND_MODE_WRITE |
 451                 GPMI_CTRL0_WORD_LENGTH |
 452                 (nand_info->cur_chip << GPMI_CTRL0_CS_OFFSET) |
 453                 GPMI_CTRL0_ADDRESS_NAND_CLE |
 454                 GPMI_CTRL0_ADDRESS_INCREMENT |
 455                 nand_info->cmd_queue_len;
 456
 457         mxs_dma_desc_append(channel, d);
 458
 459         /* Flush caches */
 460         mxs_nand_flush_cmd_buf(nand_info);
 461
 462         /* Execute the DMA chain. */
 463         ret = mxs_dma_go(channel);
 464         if (ret) {
 465                 int i;
 466
 467                 printf("MXS NAND: Error sending command %08lx\n", d->cmd.pio_words[0]);
 468                 for (i = 0; i < nand_info->cmd_queue_len; i++) {
 469                         printf("%02x ", nand_info->cmd_buf[i]);
 470                 }
 471                 printf("\n");
 472         }
 473
 474         mxs_nand_return_dma_descs(nand_info);
 475
 476         /* Reset the command queue. */
 477         nand_info->cmd_queue_len = 0;
 478 }
 479
 480 /*
 481  * Test if the NAND flash is ready.
 482  */
 483 static int mxs_nand_device_ready(struct mtd_info *mtd)
 484 {
 485         struct nand_chip *chip = mtd->priv;
 486         struct mxs_nand_info *nand_info = chip->priv;
 487         uint32_t tmp;
 488
 489         tmp = readl(&gpmi_regs->hw_gpmi_stat);
 490         tmp >>= (GPMI_STAT_READY_BUSY_OFFSET + nand_info->cur_chip);
 491
 492         return tmp & 1;
 493 }
 494
 495 /*
 496  * Select the NAND chip.
 497  */
 498 static void mxs_nand_select_chip(struct mtd_info *mtd, int chip)
 499 {
 500         struct nand_chip *nand = mtd->priv;
 501         struct mxs_nand_info *nand_info = nand->priv;
 502
 503         nand_info->cur_chip = chip;
 504 }
 505
 506 /*
 507  * Handle block mark swapping.
 508  *
 509  * Note that, when this function is called, it doesn't know whether it's
 510  * swapping the block mark, or swapping it *back* -- but it doesn't matter
 511  * because the the operation is the same.
 512  */
 513 #ifndef CONFIG_NAND_MXS_NO_BBM_SWAP
 514 static void mxs_nand_swap_block_mark(struct mtd_info *mtd,
 515                                         uint8_t *data_buf, uint8_t *oob_buf)
 516 {
 517         uint32_t bit_offset;
 518         uint32_t buf_offset;
 519
 520         uint32_t src;
 521         uint32_t dst;
 522
 523         bit_offset = mxs_nand_mark_bit_offset(mtd);
 524         buf_offset = mxs_nand_mark_byte_offset(mtd);
 525
 526         /*
 527          * Get the byte from the data area that overlays the block mark. Since
 528          * the ECC engine applies its own view to the bits in the page, the
 529          * physical block mark won't (in general) appear on a byte boundary in
 530          * the data.
 531          */
 532         src = data_buf[buf_offset] >> bit_offset;
 533         src |= data_buf[buf_offset + 1] << (8 - bit_offset);
 534
 535         dst = oob_buf[0];
 536
 537         debug("Swapping byte %02x @ %03x.%d with %02x @ %03x\n",
 538                 src & 0xff, buf_offset, bit_offset, dst & 0xff, 0);
 539
 540         oob_buf[0] = src;
 541
 542         data_buf[buf_offset] &= ~(0xff << bit_offset);
 543         data_buf[buf_offset + 1] &= 0xff << bit_offset;
 544
 545         data_buf[buf_offset] |= dst << bit_offset;
 546         data_buf[buf_offset + 1] |= dst >> (8 - bit_offset);
 547 }
 548 #else
 549 static inline void mxs_nand_swap_block_mark(struct mtd_info *mtd,
 550                                         uint8_t *data_buf, uint8_t *oob_buf)
 551 {
 552 }
 553 #endif
 554
 555 /*
 556  * Read data from NAND.
 557  */
 558 static void mxs_nand_read_buf(struct mtd_info *mtd, uint8_t *buf, int length)
 559 {
 560         struct nand_chip *nand = mtd->priv;
 561         struct mxs_nand_info *nand_info = nand->priv;
 562         struct mxs_dma_desc *d;
 563         uint32_t channel = MXS_DMA_CHANNEL_AHB_APBH_GPMI0 + nand_info->cur_chip;
 564         int ret;
 565
 566         if (length > NAND_MAX_PAGESIZE) {
 567                 printf("MXS NAND: DMA buffer too big\n");
 568                 return;
 569         }
 570
 571         if (!buf) {
 572                 printf("MXS NAND: DMA buffer is NULL\n");
 573                 return;
 574         }
 575
 576         memset(buf, 0xee, length);
 577
 578         /* Compile the DMA descriptor - a descriptor that reads data. */
 579         d = mxs_nand_get_dma_desc(nand_info);
 580         d->cmd.data =
 581                 MXS_DMA_DESC_COMMAND_DMA_WRITE | MXS_DMA_DESC_IRQ |
 582                 MXS_DMA_DESC_DEC_SEM | MXS_DMA_DESC_WAIT4END |
 583                 (1 << MXS_DMA_DESC_PIO_WORDS_OFFSET) |
 584                 (length << MXS_DMA_DESC_BYTES_OFFSET);
 585
 586         d->cmd.address = (dma_addr_t)nand_info->data_buf;
 587
 588         d->cmd.pio_words[0] =
 589                 GPMI_CTRL0_COMMAND_MODE_READ |
 590                 GPMI_CTRL0_WORD_LENGTH |
 591                 (nand_info->cur_chip << GPMI_CTRL0_CS_OFFSET) |
 592                 GPMI_CTRL0_ADDRESS_NAND_DATA |
 593                 length;
 594
 595         mxs_dma_desc_append(channel, d);
 596 #ifndef CONFIG_MX6Q
 597         /*
 598          * A DMA descriptor that waits for the command to end and the chip to
 599          * become ready.
 600          *
 601          * I think we actually should *not* be waiting for the chip to become
 602          * ready because, after all, we don't care. I think the original code
 603          * did that and no one has re-thought it yet.
 604          */
 605         d = mxs_nand_get_dma_desc(nand_info);
 606         d->cmd.data =
 607                 MXS_DMA_DESC_COMMAND_NO_DMAXFER | MXS_DMA_DESC_IRQ |
 608                 MXS_DMA_DESC_NAND_WAIT_4_READY | MXS_DMA_DESC_DEC_SEM |
 609                 MXS_DMA_DESC_WAIT4END | (4 << MXS_DMA_DESC_PIO_WORDS_OFFSET);
 610
 611         d->cmd.address = 0;
 612
 613         d->cmd.pio_words[0] =
 614                 GPMI_CTRL0_COMMAND_MODE_WAIT_FOR_READY |
 615                 GPMI_CTRL0_WORD_LENGTH |
 616                 (nand_info->cur_chip << GPMI_CTRL0_CS_OFFSET) |
 617                 GPMI_CTRL0_ADDRESS_NAND_DATA;
 618
 619         mxs_dma_desc_append(channel, d);
 620 #endif
 621         /* Execute the DMA chain. */
 622         ret = mxs_dma_go(channel);
 623         if (ret) {
 624                 printf("%s: DMA read error\n", __func__);
 625                 goto rtn;
 626         }
 627
 628         /* Invalidate caches */
 629         mxs_nand_inval_data_buf(nand_info);
 630
 631         memcpy(buf, nand_info->data_buf, length);
 632
 633 rtn:
 634         mxs_nand_return_dma_descs(nand_info);
 635 }
 636
 637 /*
 638  * Write data to NAND.
 639  */
 640 static void mxs_nand_write_buf(struct mtd_info *mtd, const uint8_t *buf,
 641                                 int length)
 642 {
 643         struct nand_chip *nand = mtd->priv;
 644         struct mxs_nand_info *nand_info = nand->priv;
 645         struct mxs_dma_desc *d;
 646         uint32_t channel = MXS_DMA_CHANNEL_AHB_APBH_GPMI0 + nand_info->cur_chip;
 647         int ret;
 648
 649         if (length > NAND_MAX_PAGESIZE) {
 650                 printf("MXS NAND: DMA buffer too big\n");
 651                 return;
 652         }
 653
 654         if (!buf) {
 655                 printf("MXS NAND: DMA buffer is NULL\n");
 656                 return;
 657         }
 658
 659         memcpy(nand_info->data_buf, buf, length);
 660
 661         /* Compile the DMA descriptor - a descriptor that writes data. */
 662         d = mxs_nand_get_dma_desc(nand_info);
 663         d->cmd.data =
 664                 MXS_DMA_DESC_COMMAND_DMA_READ | MXS_DMA_DESC_IRQ |
 665                 MXS_DMA_DESC_DEC_SEM | MXS_DMA_DESC_WAIT4END |
 666                 (4 << MXS_DMA_DESC_PIO_WORDS_OFFSET) |
 667                 (length << MXS_DMA_DESC_BYTES_OFFSET);
 668
 669         d->cmd.address = (dma_addr_t)nand_info->data_buf;
 670
 671         d->cmd.pio_words[0] =
 672                 GPMI_CTRL0_COMMAND_MODE_WRITE |
 673                 GPMI_CTRL0_WORD_LENGTH |
 674                 (nand_info->cur_chip << GPMI_CTRL0_CS_OFFSET) |
 675                 GPMI_CTRL0_ADDRESS_NAND_DATA |
 676                 length;
 677
 678         mxs_dma_desc_append(channel, d);
 679
 680         /* Flush caches */
 681         mxs_nand_flush_data_buf(nand_info);
 682
 683         /* Execute the DMA chain. */
 684         ret = mxs_dma_go(channel);
 685         if (ret)
 686                 printf("%s: DMA write error\n", __func__);
 687
 688         mxs_nand_return_dma_descs(nand_info);
 689 }
 690
 691 /*
 692  * Read a single byte from NAND.
 693  */
 694 static uint8_t mxs_nand_read_byte(struct mtd_info *mtd)
 695 {
 696         uint8_t buf;
 697         mxs_nand_read_buf(mtd, &buf, 1);
 698         return buf;
 699 }
 700
 701 static void flush_buffers(struct mtd_info *mtd, struct mxs_nand_info *nand_info)
 702 {
 703         flush_dcache_range((unsigned long)nand_info->data_buf,
 704                         (unsigned long)nand_info->data_buf +
 705                         mtd->writesize);
 706         flush_dcache_range((unsigned long)nand_info->oob_buf,
 707                         (unsigned long)nand_info->oob_buf +
 708                         mtd->oobsize);
 709 }
 710
 711 /*
 712  * Read a page from NAND.
 713  */
 714 static int mxs_nand_ecc_read_page(struct mtd_info *mtd, struct nand_chip *nand,
 715                                         uint8_t *buf, int page)
 716 {
 717         struct mxs_nand_info *nand_info = nand->priv;
 718         struct mxs_dma_desc *d;
 719         uint32_t channel = MXS_DMA_CHANNEL_AHB_APBH_GPMI0 + nand_info->cur_chip;
 720         uint32_t corrected = 0, failed = 0;
 721         uint8_t *status;
 722         int i, ret;
 723
 724         /* Compile the DMA descriptor - wait for ready. */
 725         d = mxs_nand_get_dma_desc(nand_info);
 726         d->cmd.data =
 727                 MXS_DMA_DESC_COMMAND_NO_DMAXFER | MXS_DMA_DESC_CHAIN |
 728                 MXS_DMA_DESC_NAND_WAIT_4_READY | MXS_DMA_DESC_WAIT4END |
 729                 (1 << MXS_DMA_DESC_PIO_WORDS_OFFSET);
 730
 731         d->cmd.address = 0;
 732
 733         d->cmd.pio_words[0] =
 734                 GPMI_CTRL0_COMMAND_MODE_WAIT_FOR_READY |
 735                 GPMI_CTRL0_WORD_LENGTH |
 736                 (nand_info->cur_chip << GPMI_CTRL0_CS_OFFSET) |
 737                 GPMI_CTRL0_ADDRESS_NAND_DATA;
 738
 739         mxs_dma_desc_append(channel, d);
 740
 741         /* Compile the DMA descriptor - enable the BCH block and read. */
 742         d = mxs_nand_get_dma_desc(nand_info);
 743         d->cmd.data =
 744                 MXS_DMA_DESC_COMMAND_NO_DMAXFER | MXS_DMA_DESC_CHAIN |
 745                 MXS_DMA_DESC_WAIT4END | (6 << MXS_DMA_DESC_PIO_WORDS_OFFSET);
 746
 747         d->cmd.address = 0;
 748
 749         d->cmd.pio_words[0] =
 750                 GPMI_CTRL0_COMMAND_MODE_READ |
 751                 GPMI_CTRL0_WORD_LENGTH |
 752                 (nand_info->cur_chip << GPMI_CTRL0_CS_OFFSET) |
 753                 GPMI_CTRL0_ADDRESS_NAND_DATA |
 754                 (mtd->writesize + mtd->oobsize);
 755         d->cmd.pio_words[1] = 0;
 756         d->cmd.pio_words[2] =
 757                 GPMI_ECCCTRL_ENABLE_ECC |
 758                 GPMI_ECCCTRL_ECC_CMD_DECODE |
 759                 GPMI_ECCCTRL_BUFFER_MASK_BCH_PAGE;
 760         d->cmd.pio_words[3] = mtd->writesize + mtd->oobsize;
 761         d->cmd.pio_words[4] = (dma_addr_t)nand_info->data_buf;
 762         d->cmd.pio_words[5] = (dma_addr_t)nand_info->oob_buf;
 763
 764         flush_buffers(mtd, nand_info);
 765
 766         mxs_dma_desc_append(channel, d);
 767
 768         /* Compile the DMA descriptor - disable the BCH block. */
 769         d = mxs_nand_get_dma_desc(nand_info);
 770         d->cmd.data =
 771                 MXS_DMA_DESC_COMMAND_NO_DMAXFER | MXS_DMA_DESC_CHAIN |
 772                 MXS_DMA_DESC_NAND_WAIT_4_READY | MXS_DMA_DESC_WAIT4END |
 773                 (3 << MXS_DMA_DESC_PIO_WORDS_OFFSET);
 774
 775         d->cmd.address = 0;
 776
 777         d->cmd.pio_words[0] =
 778                 GPMI_CTRL0_COMMAND_MODE_WAIT_FOR_READY |
 779                 GPMI_CTRL0_WORD_LENGTH |
 780                 (nand_info->cur_chip << GPMI_CTRL0_CS_OFFSET) |
 781                 GPMI_CTRL0_ADDRESS_NAND_DATA |
 782                 (mtd->writesize + mtd->oobsize);
 783         d->cmd.pio_words[1] = 0;
 784         d->cmd.pio_words[2] = 0;
 785
 786         mxs_dma_desc_append(channel, d);
 787
 788         /* Compile the DMA descriptor - deassert the NAND lock and interrupt. */
 789         d = mxs_nand_get_dma_desc(nand_info);
 790         d->cmd.data =
 791                 MXS_DMA_DESC_COMMAND_NO_DMAXFER | MXS_DMA_DESC_IRQ |
 792                 MXS_DMA_DESC_DEC_SEM;
 793
 794         d->cmd.address = 0;
 795
 796         mxs_dma_desc_append(channel, d);
 797
 798         /* Execute the DMA chain. */
 799         ret = mxs_dma_go(channel);
 800         if (ret) {
 801                 printf("%s: DMA read error\n", __func__);
 802                 goto rtn;
 803         }
 804
 805         ret = mxs_nand_wait_for_bch_complete();
 806         if (ret) {
 807                 printf("MXS NAND: BCH read timeout\n");
 808                 goto rtn;
 809         }
 810
 811         /* Invalidate caches */
 812         mxs_nand_inval_data_buf(nand_info);
 813
 814         /* Read DMA completed, now do the mark swapping. */
 815         mxs_nand_swap_block_mark(mtd, nand_info->data_buf, nand_info->oob_buf);
 816
 817         /* Loop over status bytes, accumulating ECC status. */
 818         status = nand_info->oob_buf + mxs_nand_aux_status_offset();
 819         for (i = 0; i < mxs_nand_ecc_chunk_cnt(mtd); i++) {
 820                 if (status[i] == 0x00)
 821                         continue;
 822
 823                 if (status[i] == 0xff)
 824                         continue;
 825
 826                 if (status[i] == 0xfe) {
 827                         failed++;
 828                         continue;
 829                 }
 830
 831                 corrected += status[i];
 832         }
 833
 834         /* Propagate ECC status to the owning MTD. */
 835         mtd->ecc_stats.failed += failed;
 836         mtd->ecc_stats.corrected += corrected;
 837
 838         /*
 839          * It's time to deliver the OOB bytes. See mxs_nand_ecc_read_oob() for
 840          * details about our policy for delivering the OOB.
 841          *
 842          * We fill the caller's buffer with set bits, and then copy the block
 843          * mark to the caller's buffer. Note that, if block mark swapping was
 844          * necessary, it has already been done, so we can rely on the first
 845          * byte of the auxiliary buffer to contain the block mark.
 846          */
 847         memset(nand->oob_poi, 0xff, mtd->oobsize);
 848
 849         nand->oob_poi[0] = nand_info->oob_buf[0];
 850
 851         memcpy(buf, nand_info->data_buf, mtd->writesize);
 852
 853 rtn:
 854         mxs_nand_return_dma_descs(nand_info);
 855
 856         return ret;
 857 }
 858
 859 /*
 860  * Write a page to NAND.
 861  */
 862 static void mxs_nand_ecc_write_page(struct mtd_info *mtd,
 863                                 struct nand_chip *nand, const uint8_t *buf)
 864 {
 865         struct mxs_nand_info *nand_info = nand->priv;
 866         struct mxs_dma_desc *d;
 867         uint32_t channel = MXS_DMA_CHANNEL_AHB_APBH_GPMI0 + nand_info->cur_chip;
 868         int ret;
 869
 870         memcpy(nand_info->data_buf, buf, mtd->writesize);
 871         memcpy(nand_info->oob_buf, nand->oob_poi, mtd->oobsize);
 872
 873         /* Handle block mark swapping. */
 874         mxs_nand_swap_block_mark(mtd, nand_info->data_buf, nand_info->oob_buf);
 875
 876         /* Compile the DMA descriptor - write data. */
 877         d = mxs_nand_get_dma_desc(nand_info);
 878         d->cmd.data =
 879                 MXS_DMA_DESC_COMMAND_NO_DMAXFER | MXS_DMA_DESC_IRQ |
 880                 MXS_DMA_DESC_DEC_SEM | MXS_DMA_DESC_WAIT4END |
 881                 (6 << MXS_DMA_DESC_PIO_WORDS_OFFSET);
 882
 883         d->cmd.address = 0;
 884
 885         d->cmd.pio_words[0] =
 886                 GPMI_CTRL0_COMMAND_MODE_WRITE |
 887                 GPMI_CTRL0_WORD_LENGTH |
 888                 (nand_info->cur_chip << GPMI_CTRL0_CS_OFFSET) |
 889                 GPMI_CTRL0_ADDRESS_NAND_DATA;
 890         d->cmd.pio_words[1] = 0;
 891         d->cmd.pio_words[2] =
 892                 GPMI_ECCCTRL_ENABLE_ECC |
 893                 GPMI_ECCCTRL_ECC_CMD_ENCODE |
 894                 GPMI_ECCCTRL_BUFFER_MASK_BCH_PAGE;
 895         d->cmd.pio_words[3] = mtd->writesize + mtd->oobsize;
 896         d->cmd.pio_words[4] = (dma_addr_t)nand_info->data_buf;
 897         d->cmd.pio_words[5] = (dma_addr_t)nand_info->oob_buf;
 898
 899         flush_buffers(mtd, nand_info);
 900
 901         mxs_dma_desc_append(channel, d);
 902
 903         /* Flush caches */
 904         mxs_nand_flush_data_buf(nand_info);
 905
 906         /* Execute the DMA chain. */
 907         ret = mxs_dma_go(channel);
 908         if (ret) {
 909                 printf("%s: DMA write error\n", __func__);
 910                 goto rtn;
 911         }
 912
 913         ret = mxs_nand_wait_for_bch_complete();
 914         if (ret) {
 915                 printf("%s: BCH write timeout\n", __func__);
 916                 goto rtn;
 917         }
 918
 919 rtn:
 920         mxs_nand_return_dma_descs(nand_info);
 921 }
 922
 923 /*
 924  * Read OOB from NAND.
 925  *
 926  * This function is a veneer that replaces the function originally installed by
 927  * the NAND Flash MTD code.
 928  */
 929 static int mxs_nand_hook_read_oob(struct mtd_info *mtd, loff_t from,
 930                                         struct mtd_oob_ops *ops)
 931 {
 932         struct nand_chip *chip = mtd->priv;
 933         struct mxs_nand_info *nand_info = chip->priv;
 934         int ret;
 935
 936         if (ops->mode == MTD_OOB_RAW)
 937                 nand_info->raw_oob_mode = 1;
 938         else
 939                 nand_info->raw_oob_mode = 0;
 940
 941         ret = nand_info->hooked_read_oob(mtd, from, ops);
 942
 943         nand_info->raw_oob_mode = 0;
 944
 945         return ret;
 946 }
 947
 948 /*
 949  * Write OOB to NAND.
 950  *
 951  * This function is a veneer that replaces the function originally installed by
 952  * the NAND Flash MTD code.
 953  */
 954 static int mxs_nand_hook_write_oob(struct mtd_info *mtd, loff_t to,
 955                                         struct mtd_oob_ops *ops)
 956 {
 957         struct nand_chip *chip = mtd->priv;
 958         struct mxs_nand_info *nand_info = chip->priv;
 959         int ret;
 960
 961         if (ops->mode == MTD_OOB_RAW)
 962                 nand_info->raw_oob_mode = 1;
 963         else
 964                 nand_info->raw_oob_mode = 0;
 965
 966         ret = nand_info->hooked_write_oob(mtd, to, ops);
 967
 968         nand_info->raw_oob_mode = 0;
 969
 970         return ret;
 971 }
 972
 973 /*
 974  * Mark a block bad in NAND.
 975  *
 976  * This function is a veneer that replaces the function originally installed by
 977  * the NAND Flash MTD code.
 978  */
 979 static int mxs_nand_hook_block_markbad(struct mtd_info *mtd, loff_t ofs)
 980 {
 981         struct nand_chip *chip = mtd->priv;
 982         struct mxs_nand_info *nand_info = chip->priv;
 983         int ret;
 984
 985         nand_info->marking_block_bad = 1;
 986
 987         ret = nand_info->hooked_block_markbad(mtd, ofs);
 988
 989         nand_info->marking_block_bad = 0;
 990
 991         return ret;
 992 }
 993
 994 /*
 995  * There are several places in this driver where we have to handle the OOB and
 996  * block marks. This is the function where things are the most complicated, so
 997  * this is where we try to explain it all. All the other places refer back to
 998  * here.
 999  *
1000  * These are the rules, in order of decreasing importance:
1001  *
1002  * 1) Nothing the caller does can be allowed to imperil the block mark, so all
1003  *    write operations take measures to protect it.
1004  *
1005  * 2) In read operations, the first byte of the OOB we return must reflect the
1006  *    true state of the block mark, no matter where that block mark appears in
1007  *    the physical page.
1008  *
1009  * 3) ECC-based read operations return an OOB full of set bits (since we never
1010  *    allow ECC-based writes to the OOB, it doesn't matter what ECC-based reads
1011  *    return).
1012  *
1013  * 4) "Raw" read operations return a direct view of the physical bytes in the
1014  *    page, using the conventional definition of which bytes are data and which
1015  *    are OOB. This gives the caller a way to see the actual, physical bytes
1016  *    in the page, without the distortions applied by our ECC engine.
1017  *
1018  * What we do for this specific read operation depends on whether we're doing
1019  * "raw" read, or an ECC-based read.
1020  *
1021  * It turns out that knowing whether we want an "ECC-based" or "raw" read is not
1022  * easy. When reading a page, for example, the NAND Flash MTD code calls our
1023  * ecc.read_page or ecc.read_page_raw function. Thus, the fact that MTD wants an
1024  * ECC-based or raw view of the page is implicit in which function it calls
1025  * (there is a similar pair of ECC-based/raw functions for writing).
1026  *
1027  * Since MTD assumes the OOB is not covered by ECC, there is no pair of
1028  * ECC-based/raw functions for reading or or writing the OOB. The fact that the
1029  * caller wants an ECC-based or raw view of the page is not propagated down to
1030  * this driver.
1031  *
1032  * Since our OOB *is* covered by ECC, we need this information. So, we hook the
1033  * ecc.read_oob and ecc.write_oob function pointers in the owning
1034  * struct mtd_info with our own functions. These hook functions set the
1035  * raw_oob_mode field so that, when control finally arrives here, we'll know
1036  * what to do.
1037  */
1038 static int mxs_nand_ecc_read_oob(struct mtd_info *mtd, struct nand_chip *nand,
1039                                 int page, int cmd)
1040 {
1041         struct mxs_nand_info *nand_info = nand->priv;
1042
1043         /*
1044          * First, fill in the OOB buffer. If we're doing a raw read, we need to
1045          * get the bytes from the physical page. If we're not doing a raw read,
1046          * we need to fill the buffer with set bits.
1047          */
1048         if (nand_info->raw_oob_mode) {
1049                 /*
1050                  * If control arrives here, we're doing a "raw" read. Send the
1051                  * command to read the conventional OOB and read it.
1052                  */
1053                 nand->cmdfunc(mtd, NAND_CMD_READ0, mtd->writesize, page);
1054                 nand->read_buf(mtd, nand->oob_poi, mtd->oobsize);
1055         } else {
1056                 /*
1057                  * If control arrives here, we're not doing a "raw" read. Fill
1058                  * the OOB buffer with set bits and correct the block mark.
1059                  */
1060                 memset(nand->oob_poi, 0xff, mtd->oobsize);
1061
1062                 nand->cmdfunc(mtd, NAND_CMD_READ0, mtd->writesize, page);
1063                 mxs_nand_read_buf(mtd, nand->oob_poi, 1);
1064         }
1065
1066         return 0;
1067
1068 }
1069
1070 /*
1071  * Write OOB data to NAND.
1072  */
1073 static int mxs_nand_ecc_write_oob(struct mtd_info *mtd, struct nand_chip *nand,
1074                                         int page)
1075 {
1076         struct mxs_nand_info *nand_info = nand->priv;
1077         uint8_t block_mark = 0;
1078
1079         /*
1080          * There are fundamental incompatibilities between the i.MX GPMI NFC and
1081          * the NAND Flash MTD model that make it essentially impossible to write
1082          * the out-of-band bytes.
1083          *
1084          * We permit *ONE* exception. If the *intent* of writing the OOB is to
1085          * mark a block bad, we can do that.
1086          */
1087
1088         if (!nand_info->marking_block_bad) {
1089                 printf("NXS NAND: Writing OOB isn't supported\n");
1090                 return -EIO;
1091         }
1092
1093         /* Write the block mark. */
1094         nand->cmdfunc(mtd, NAND_CMD_SEQIN, mtd->writesize, page);
1095         nand->write_buf(mtd, &block_mark, 1);
1096         nand->cmdfunc(mtd, NAND_CMD_PAGEPROG, -1, -1);
1097
1098         /* Check if it worked. */
1099         if (nand->waitfunc(mtd, nand) & NAND_STATUS_FAIL)
1100                 return -EIO;
1101
1102         return 0;
1103 }
1104
1105 /*
1106  * Claims all blocks are good.
1107  *
1108  * In principle, this function is *only* called when the NAND Flash MTD system
1109  * isn't allowed to keep an in-memory bad block table, so it is forced to ask
1110  * the driver for bad block information.
1111  *
1112  * In fact, we permit the NAND Flash MTD system to have an in-memory BBT, so
1113  * this function is *only* called when we take it away.
1114  *
1115  * Thus, this function is only called when we want *all* blocks to look good,
1116  * so it *always* return success.
1117  */
1118 static int mxs_nand_block_bad(struct mtd_info *mtd, loff_t ofs, int getchip)
1119 {
1120         return 0;
1121 }
1122
1123 /*
1124  * Nominally, the purpose of this function is to look for or create the bad
1125  * block table. In fact, since the we call this function at the very end of
1126  * the initialization process started by nand_scan(), and we don't have a
1127  * more formal mechanism, we "hook" this function to continue init process.
1128  *
1129  * At this point, the physical NAND Flash chips have been identified and
1130  * counted, so we know the physical geometry. This enables us to make some
1131  * important configuration decisions.
1132  *
1133  * The return value of this function propogates directly back to this driver's
1134  * call to nand_scan(). Anything other than zero will cause this driver to
1135  * tear everything down and declare failure.
1136  */
1137 static int mxs_nand_scan_bbt(struct mtd_info *mtd)
1138 {
1139         struct nand_chip *nand = mtd->priv;
1140         struct mxs_nand_info *nand_info = nand->priv;
1141         uint32_t tmp;
1142
1143         /* Configure BCH and set NFC geometry */
1144         if (readl(&bch_regs->hw_bch_ctrl_reg) &
1145                 (BCH_CTRL_SFTRST | BCH_CTRL_CLKGATE))
1146                 /* When booting from NAND the BCH engine will already
1147                  * be operational and obviously does not like being reset here.
1148                  * There will be occasional read errors upon boot when this
1149                  * reset is done.
1150                  */
1151                 mxs_reset_block(&bch_regs->hw_bch_ctrl_reg);
1152         readl(&bch_regs->hw_bch_ctrl_reg);
1153
1154         debug("mtd->writesize=%d\n", mtd->writesize);
1155         debug("mtd->oobsize=%d\n", mtd->oobsize);
1156         debug("ecc_strength=%d\n", mxs_nand_get_ecc_strength(mtd->writesize, mtd->oobsize));
1157
1158         /* Configure layout 0 */
1159         tmp = (mxs_nand_ecc_chunk_cnt(mtd) - 1)
1160                 << BCH_FLASHLAYOUT0_NBLOCKS_OFFSET;
1161         tmp |= MXS_NAND_METADATA_SIZE << BCH_FLASHLAYOUT0_META_SIZE_OFFSET;
1162         tmp |= (mxs_nand_get_ecc_strength(mtd->writesize, mtd->oobsize) >> 1)
1163                 << BCH_FLASHLAYOUT0_ECC0_OFFSET;
1164         tmp |= MXS_NAND_CHUNK_DATA_CHUNK_SIZE;
1165         writel(tmp, &bch_regs->hw_bch_flash0layout0);
1166
1167         tmp = (mtd->writesize + mtd->oobsize)
1168                 << BCH_FLASHLAYOUT1_PAGE_SIZE_OFFSET;
1169         tmp |= (mxs_nand_get_ecc_strength(mtd->writesize, mtd->oobsize) >> 1)
1170                 << BCH_FLASHLAYOUT1_ECCN_OFFSET;
1171         tmp |= MXS_NAND_CHUNK_DATA_CHUNK_SIZE;
1172         writel(tmp, &bch_regs->hw_bch_flash0layout1);
1173
1174         /* Set *all* chip selects to use layout 0 */
1175         writel(0, &bch_regs->hw_bch_layoutselect);
1176
1177         /* Enable BCH complete interrupt */
1178         writel(BCH_CTRL_COMPLETE_IRQ_EN, &bch_regs->hw_bch_ctrl_set);
1179
1180         /* Hook some operations at the MTD level. */
1181         if (mtd->read_oob != mxs_nand_hook_read_oob) {
1182                 nand_info->hooked_read_oob = mtd->read_oob;
1183                 mtd->read_oob = mxs_nand_hook_read_oob;
1184         }
1185
1186         if (mtd->write_oob != mxs_nand_hook_write_oob) {
1187                 nand_info->hooked_write_oob = mtd->write_oob;
1188                 mtd->write_oob = mxs_nand_hook_write_oob;
1189         }
1190
1191         if (mtd->block_markbad != mxs_nand_hook_block_markbad) {
1192                 nand_info->hooked_block_markbad = mtd->block_markbad;
1193                 mtd->block_markbad = mxs_nand_hook_block_markbad;
1194         }
1195
1196         /* We use the reference implementation for bad block management. */
1197         return nand_default_bbt(mtd);
1198 }
1199
1200 /*
1201  * Allocate DMA buffers
1202  */
1203 int mxs_nand_alloc_buffers(struct mxs_nand_info *nand_info)
1204 {
1205         uint8_t *buf;
1206         const int size = NAND_MAX_PAGESIZE + NAND_MAX_OOBSIZE;
1207
1208         nand_info->data_buf_size = roundup(size, MXS_DMA_ALIGNMENT);
1209
1210         /* DMA buffers */
1211         buf = memalign(MXS_DMA_ALIGNMENT, nand_info->data_buf_size);
1212         if (!buf) {
1213                 printf("%s: Error allocating DMA buffers\n", __func__);
1214                 return -ENOMEM;
1215         }
1216
1217         memset(buf, 0, nand_info->data_buf_size);
1218
1219         nand_info->data_buf = buf;
1220         nand_info->oob_buf = buf + NAND_MAX_PAGESIZE;
1221         /* Command buffers */
1222         nand_info->cmd_buf = memalign(MXS_DMA_ALIGNMENT,
1223                                 MXS_NAND_COMMAND_BUFFER_SIZE);
1224         if (!nand_info->cmd_buf) {
1225                 free(buf);
1226                 printf("MXS NAND: Error allocating command buffers\n");
1227                 return -ENOMEM;
1228         }
1229         memset(nand_info->cmd_buf, 0, MXS_NAND_COMMAND_BUFFER_SIZE);
1230         nand_info->cmd_queue_len = 0;
1231
1232         return 0;
1233 }
1234
1235 /*
1236  * Initializes the NFC hardware.
1237  */
1238 int mxs_nand_init(struct mxs_nand_info *info)
1239 {
1240         int ret;
1241         int i;
1242
1243         info->desc = malloc(sizeof(struct mxs_dma_desc *) *
1244                                 MXS_NAND_DMA_DESCRIPTOR_COUNT);
1245         if (!info->desc) {
1246                 printf("MXS NAND: Unable to allocate DMA descriptor table\n");
1247                 ret = -ENOMEM;
1248                 goto err1;
1249         }
1250
1251         mxs_dma_init();
1252
1253         /* Allocate the DMA descriptors. */
1254         for (i = 0; i < MXS_NAND_DMA_DESCRIPTOR_COUNT; i++) {
1255                 info->desc[i] = mxs_dma_desc_alloc();
1256                 if (!info->desc[i]) {
1257                         printf("MXS NAND: Unable to allocate DMA descriptors\n");
1258                         ret = -ENOMEM;
1259                         goto err2;
1260                 }
1261         }
1262
1263         /* Init the DMA controller. */
1264         for (i = 0; i < CONFIG_SYS_NAND_MAX_CHIPS; i++) {
1265                 const int chan = MXS_DMA_CHANNEL_AHB_APBH_GPMI0 + i;
1266
1267                 ret = mxs_dma_init_channel(chan);
1268                 if (ret) {
1269                         printf("Failed to initialize DMA channel %d\n", chan);
1270                         goto err3;
1271                 }
1272         }
1273
1274         ret = mxs_nand_gpmi_init();
1275         if (ret)
1276                 goto err3;
1277
1278         return 0;
1279
1280 err3:
1281         for (--i; i >= 0; i--)
1282                 mxs_dma_release(i + MXS_DMA_CHANNEL_AHB_APBH_GPMI0);
1283         i = MXS_NAND_DMA_DESCRIPTOR_COUNT - 1;
1284 err2:
1285         free(info->desc);
1286         for (--i; i >= 0; i--)
1287                 mxs_dma_desc_free(info->desc[i]);
1288 err1:
1289         return ret;
1290 }
1291
1292 /*!
1293  * This function is called during the driver binding process.
1294  *
1295  * @param   pdev  the device structure used to store device specific
1296  *                information that is used by the suspend, resume and
1297  *                remove functions
1298  *
1299  * @return  The function always returns 0.
1300  */
1301 int board_nand_init(struct nand_chip *nand)
1302 {
1303         struct mxs_nand_info *nand_info;
1304         int err;
1305
1306         nand_info = malloc(sizeof(struct mxs_nand_info));
1307         if (!nand_info) {
1308                 printf("MXS NAND: Failed to allocate private data\n");
1309                 return -ENOMEM;
1310         }
1311         memset(nand_info, 0, sizeof(struct mxs_nand_info));
1312
1313         err = mxs_nand_alloc_buffers(nand_info);
1314         if (err)
1315                 goto err1;
1316
1317         err = mxs_nand_init(nand_info);
1318         if (err)
1319                 goto err2;
1320
1321         memset(&fake_ecc_layout, 0, sizeof(fake_ecc_layout));
1322
1323         nand->priv = nand_info;
1324         nand->options |= NAND_NO_SUBPAGE_WRITE;
1325 #ifdef CONFIG_SYS_NAND_USE_FLASH_BBT
1326         nand->options |= NAND_USE_FLASH_BBT | NAND_USE_FLASH_BBT_NO_OOB;
1327 #endif
1328         nand->cmd_ctrl          = mxs_nand_cmd_ctrl;
1329
1330         nand->dev_ready         = mxs_nand_device_ready;
1331         nand->select_chip       = mxs_nand_select_chip;
1332         nand->block_bad         = mxs_nand_block_bad;
1333         nand->scan_bbt          = mxs_nand_scan_bbt;
1334
1335         nand->read_byte         = mxs_nand_read_byte;
1336
1337         nand->read_buf          = mxs_nand_read_buf;
1338         nand->write_buf         = mxs_nand_write_buf;
1339
1340         nand->ecc.read_page     = mxs_nand_ecc_read_page;
1341         nand->ecc.write_page    = mxs_nand_ecc_write_page;
1342         nand->ecc.read_oob      = mxs_nand_ecc_read_oob;
1343         nand->ecc.write_oob     = mxs_nand_ecc_write_oob;
1344
1345         nand->ecc.layout        = &fake_ecc_layout;
1346         nand->ecc.mode          = NAND_ECC_HW;
1347         nand->ecc.bytes         = 9;
1348         nand->ecc.size          = 512;
1349
1350         return 0;
1351
1352 err2:
1353         free(nand_info->data_buf);
1354         free(nand_info->cmd_buf);
1355 err1:
1356         free(nand_info);
1357         return err;
1358 }