drivers/mtd/nand/mxs_nand.c

   1 /*
   2  * Freescale i.MX28 NAND flash driver
   3  *
   4  * Copyright (C) 2011 Marek Vasut <marek.vasut@gmail.com>
   5  * on behalf of DENX Software Engineering GmbH
   6  *
   7  * Based on code from LTIB:
   8  * Freescale GPMI NFC NAND Flash Driver
   9  *
  10  * Copyright (C) 2010 Freescale Semiconductor, Inc.
  11  * Copyright (C) 2008 Embedded Alley Solutions, Inc.
  12  *
  13  * SPDX-License-Identifier:     GPL-2.0+
  14  */
  15 //#define DEBUG
  16
  17 #include <common.h>
  18 #include <linux/mtd/mtd.h>
  19 #include <linux/mtd/nand.h>
  20 #include <linux/types.h>
  21 #include <malloc.h>
  22 #include <asm/errno.h>
  23 #include <asm/io.h>
  24 #include <asm/arch/clock.h>
  25 #include <asm/arch/imx-regs.h>
  26 #include <asm/imx-common/regs-bch.h>
  27 #include <asm/imx-common/regs-gpmi.h>
  28 #include <asm/arch/sys_proto.h>
  29 #include <asm/imx-common/dma.h>
  30
  31 #define MXS_NAND_DMA_DESCRIPTOR_COUNT           4
  32
  33 #define MXS_NAND_CHUNK_DATA_CHUNK_SIZE          512
  34 #if defined(CONFIG_ARCH_MX6)
  35 #define MXS_NAND_CHUNK_DATA_CHUNK_SIZE_SHIFT    2
  36 #else
  37 #define MXS_NAND_CHUNK_DATA_CHUNK_SIZE_SHIFT    0
  38 #endif
  39 #define MXS_NAND_METADATA_SIZE                  10
  40 #define MXS_NAND_BITS_PER_ECC_LEVEL             13
  41 #define MXS_NAND_COMMAND_BUFFER_SIZE            32
  42
  43 /* BCH timeout in microseconds */
  44 #define MXS_NAND_BCH_TIMEOUT                    10000
  45
  46 static struct bch_regs *bch_regs = (void *)BCH_BASE_ADDRESS;
  47 static struct gpmi_regs *gpmi_regs = (void *)GPMI_BASE_ADDRESS;
  48 struct mxs_nand_info {
  49         int             cur_chip;
  50
  51         uint32_t        cmd_queue_len;
  52         uint32_t        data_buf_size;
  53
  54         uint8_t         *cmd_buf;
  55         uint8_t         *data_buf;
  56         uint8_t         *oob_buf;
  57
  58         uint8_t         marking_block_bad;
  59         uint8_t         raw_oob_mode;
  60
  61         /* Functions with altered behaviour */
  62         int             (*hooked_read_oob)(struct mtd_info *mtd,
  63                                 loff_t from, struct mtd_oob_ops *ops);
  64         int             (*hooked_write_oob)(struct mtd_info *mtd,
  65                                 loff_t to, struct mtd_oob_ops *ops);
  66         int             (*hooked_block_markbad)(struct mtd_info *mtd,
  67                                 loff_t ofs);
  68
  69         /* DMA descriptors */
  70         struct mxs_dma_desc     **desc;
  71         uint32_t                desc_index;
  72 };
  73
  74 #ifdef DEBUG
  75 #define dump_reg(b, r)  __dump_reg(&b->r, #r)
  76 static inline void __dump_reg(void *addr, const char *name)
  77 {
  78         printf("%16s[%p]=%08x\n", name, addr, readl(addr));
  79 }
  80
  81 #define dump_bch_reg(n) __dump_reg(&bch_regs->hw_bch_##n, #n)
  82 #define dump_gpmi_reg(n) __dump_reg(&gpmi_regs->hw_gpmi_##n, #n)
  83 static inline void dump_regs(void)
  84 {
  85         printf("BCH:\n");
  86         dump_bch_reg(ctrl);
  87         dump_bch_reg(status0);
  88         dump_bch_reg(mode);
  89         dump_bch_reg(debug0);
  90         dump_bch_reg(dbgkesread);
  91         dump_bch_reg(dbgcsferead);
  92         dump_bch_reg(dbgsyndegread);
  93         dump_bch_reg(dbgahbmread);
  94         dump_bch_reg(blockname);
  95         dump_bch_reg(version);
  96
  97         printf("\nGPMI:\n");
  98         dump_gpmi_reg(ctrl0);
  99         dump_gpmi_reg(eccctrl);
 100         dump_gpmi_reg(ecccount);
 101         dump_gpmi_reg(payload);
 102         dump_gpmi_reg(auxiliary);
 103         dump_gpmi_reg(ctrl1);
 104         dump_gpmi_reg(data);
 105         dump_gpmi_reg(stat);
 106         dump_gpmi_reg(debug);
 107         dump_gpmi_reg(version);
 108         dump_gpmi_reg(debug2);
 109         dump_gpmi_reg(debug3);
 110 }
 111
 112 static inline int dbg_addr(void *addr)
 113 {
 114         if (((unsigned long)addr & ~0xfff) == BCH_BASE_ADDRESS)
 115                 return 1;
 116         return 1;
 117 }
 118
 119 static inline u32 mxs_readl(void *addr,
 120                         const char *fn, int ln)
 121 {
 122         u32 val = readl(addr);
 123         static void *last_addr;
 124         static u32 last_val;
 125
 126         if (!dbg_addr(addr))
 127                 return val;
 128
 129         if (addr != last_addr || last_val != val) {
 130                 printf("%s@%d: Read %08x from %p\n", fn, ln, val, addr);
 131                 last_addr = addr;
 132                 last_val = val;
 133         }
 134         return val;
 135 }
 136
 137 static inline void mxs_writel(u32 val, void *addr,
 138                         const char *fn, int ln)
 139 {
 140         if (dbg_addr(addr))
 141                 printf("%s@%d: Writing %08x to %p...", fn, ln, val, addr);
 142         writel(val, addr);
 143         if (dbg_addr(addr))
 144                 printf(" result: %08x\n", readl(addr));
 145 }
 146
 147 #undef readl
 148 #define readl(a) mxs_readl(a, __func__, __LINE__)
 149
 150 #undef writel
 151 #define writel(v, a) mxs_writel(v, a, __func__, __LINE__)
 152 static inline void memdump(const void *addr, size_t len)
 153 {
 154         const char *buf = addr;
 155         int i;
 156
 157         for (i = 0; i < len; i++) {
 158                 if (i % 16 == 0) {
 159                         if (i > 0)
 160                                 printf("\n");
 161                         printf("%p:", &buf[i]);
 162                 }
 163                 printf(" %02x", buf[i]);
 164         }
 165         printf("\n");
 166 }
 167 #else
 168 static inline void memdump(void *addr, size_t len)
 169 {
 170 }
 171
 172 static inline void dump_regs(void)
 173 {
 174 }
 175 #endif
 176
 177 struct nand_ecclayout fake_ecc_layout;
 178 static int chunk_data_size = MXS_NAND_CHUNK_DATA_CHUNK_SIZE;
 179 static int galois_field = 13;
 180
 181 /*
 182  * Cache management functions
 183  */
 184 #ifndef CONFIG_SYS_DCACHE_OFF
 185 static void mxs_nand_flush_data_buf(struct mxs_nand_info *info)
 186 {
 187         uint32_t addr = (uint32_t)info->data_buf;
 188
 189         flush_dcache_range(addr, addr + info->data_buf_size);
 190 }
 191
 192 static void mxs_nand_inval_data_buf(struct mxs_nand_info *info)
 193 {
 194         uint32_t addr = (uint32_t)info->data_buf;
 195
 196         invalidate_dcache_range(addr, addr + info->data_buf_size);
 197 }
 198
 199 static void mxs_nand_flush_cmd_buf(struct mxs_nand_info *info)
 200 {
 201         uint32_t addr = (uint32_t)info->cmd_buf;
 202
 203         flush_dcache_range(addr, addr + MXS_NAND_COMMAND_BUFFER_SIZE);
 204 }
 205 #else
 206 static inline void mxs_nand_flush_data_buf(struct mxs_nand_info *info) {}
 207 static inline void mxs_nand_inval_data_buf(struct mxs_nand_info *info) {}
 208 static inline void mxs_nand_flush_cmd_buf(struct mxs_nand_info *info) {}
 209 #endif
 210
 211 static struct mxs_dma_desc *mxs_nand_get_dma_desc(struct mxs_nand_info *info)
 212 {
 213         struct mxs_dma_desc *desc;
 214
 215         if (info->desc_index >= MXS_NAND_DMA_DESCRIPTOR_COUNT) {
 216                 printf("MXS NAND: Too many DMA descriptors requested\n");
 217                 return NULL;
 218         }
 219
 220         desc = info->desc[info->desc_index];
 221         info->desc_index++;
 222
 223         return desc;
 224 }
 225
 226 static void mxs_nand_return_dma_descs(struct mxs_nand_info *info)
 227 {
 228         int i;
 229         struct mxs_dma_desc *desc;
 230
 231         for (i = 0; i < info->desc_index; i++) {
 232                 desc = info->desc[i];
 233                 memset(desc, 0, sizeof(struct mxs_dma_desc));
 234                 desc->address = (dma_addr_t)desc;
 235         }
 236
 237         info->desc_index = 0;
 238 }
 239
 240 static uint32_t mxs_nand_ecc_chunk_cnt(uint32_t page_data_size)
 241 {
 242         return page_data_size / chunk_data_size;
 243 }
 244
 245 static uint32_t mxs_nand_ecc_size_in_bits(uint32_t ecc_strength)
 246 {
 247         return ecc_strength * galois_field;
 248 }
 249
 250 static uint32_t mxs_nand_aux_status_offset(void)
 251 {
 252         return (MXS_NAND_METADATA_SIZE + 0x3) & ~0x3;
 253 }
 254
 255 static int mxs_nand_gpmi_init(void)
 256 {
 257         int ret;
 258
 259         /* Reset the GPMI block. */
 260         ret = mxs_reset_block(&gpmi_regs->hw_gpmi_ctrl0_reg);
 261         if (ret) {
 262                 printf("Failed to reset GPMI block\n");
 263                 return ret;
 264         }
 265
 266         ret = mxs_reset_block(&bch_regs->hw_bch_ctrl_reg);
 267         if (ret) {
 268                 printf("Failed to reset BCH block\n");
 269                 return ret;
 270         }
 271
 272         /*
 273          * Choose NAND mode, set IRQ polarity, disable write protection and
 274          * select BCH ECC.
 275          */
 276         clrsetbits_le32(&gpmi_regs->hw_gpmi_ctrl1,
 277                         GPMI_CTRL1_GPMI_MODE,
 278                         GPMI_CTRL1_ATA_IRQRDY_POLARITY | GPMI_CTRL1_DEV_RESET |
 279                         GPMI_CTRL1_BCH_MODE);
 280         writel(0x500 << 16, &gpmi_regs->hw_gpmi_timing1);
 281         return 0;
 282 }
 283
 284 static inline uint32_t mxs_nand_get_ecc_strength(uint32_t page_data_size,
 285                                                 uint32_t page_oob_size)
 286 {
 287         int ecc_strength;
 288
 289         /*
 290          * Determine the ECC layout with the formula:
 291          *      ECC bits per chunk = (total page spare data bits) /
 292          *              (bits per ECC level) / (chunks per page)
 293          * where:
 294          *      total page spare data bits =
 295          *              (page oob size - meta data size) * (bits per byte)
 296          */
 297         ecc_strength = ((page_oob_size - MXS_NAND_METADATA_SIZE) * 8)
 298                         / (galois_field *
 299                            mxs_nand_ecc_chunk_cnt(page_data_size));
 300
 301         return round_down(ecc_strength, 2);
 302 }
 303
 304 static inline uint32_t mxs_nand_get_mark_offset(uint32_t page_data_size,
 305                                                 uint32_t ecc_strength)
 306 {
 307         uint32_t chunk_data_size_in_bits;
 308         uint32_t chunk_ecc_size_in_bits;
 309         uint32_t chunk_total_size_in_bits;
 310         uint32_t block_mark_chunk_number;
 311         uint32_t block_mark_chunk_bit_offset;
 312         uint32_t block_mark_bit_offset;
 313
 314         chunk_data_size_in_bits = chunk_data_size * 8;
 315         chunk_ecc_size_in_bits  = mxs_nand_ecc_size_in_bits(ecc_strength);
 316
 317         chunk_total_size_in_bits =
 318                         chunk_data_size_in_bits + chunk_ecc_size_in_bits;
 319
 320         /* Compute the bit offset of the block mark within the physical page. */
 321         block_mark_bit_offset = page_data_size * 8;
 322
 323         /* Subtract the metadata bits. */
 324         block_mark_bit_offset -= MXS_NAND_METADATA_SIZE * 8;
 325
 326         /*
 327          * Compute the chunk number (starting at zero) in which the block mark
 328          * appears.
 329          */
 330         block_mark_chunk_number =
 331                         block_mark_bit_offset / chunk_total_size_in_bits;
 332
 333         /*
 334          * Compute the bit offset of the block mark within its chunk, and
 335          * validate it.
 336          */
 337         block_mark_chunk_bit_offset = block_mark_bit_offset -
 338                         (block_mark_chunk_number * chunk_total_size_in_bits);
 339
 340         if (block_mark_chunk_bit_offset > chunk_data_size_in_bits)
 341                 return 1;
 342
 343         /*
 344          * Now that we know the chunk number in which the block mark appears,
 345          * we can subtract all the ECC bits that appear before it.
 346          */
 347         block_mark_bit_offset -=
 348                 block_mark_chunk_number * chunk_ecc_size_in_bits;
 349
 350         return block_mark_bit_offset;
 351 }
 352
 353 static inline uint32_t mxs_nand_mark_byte_offset(struct mtd_info *mtd)
 354 {
 355         uint32_t ecc_strength;
 356         ecc_strength = mxs_nand_get_ecc_strength(mtd->writesize, mtd->oobsize);
 357         return mxs_nand_get_mark_offset(mtd->writesize, ecc_strength) >> 3;
 358 }
 359
 360 static inline uint32_t mxs_nand_mark_bit_offset(struct mtd_info *mtd)
 361 {
 362         uint32_t ecc_strength;
 363         ecc_strength = mxs_nand_get_ecc_strength(mtd->writesize, mtd->oobsize);
 364         return mxs_nand_get_mark_offset(mtd->writesize, ecc_strength) & 0x7;
 365 }
 366
 367 /*
 368  * Wait for BCH complete IRQ and clear the IRQ
 369  */
 370 static int mxs_nand_wait_for_bch_complete(void)
 371 {
 372         int timeout = MXS_NAND_BCH_TIMEOUT;
 373         int ret;
 374
 375         ret = mxs_wait_mask_set(&bch_regs->hw_bch_ctrl_reg,
 376                 BCH_CTRL_COMPLETE_IRQ, timeout);
 377         if (ret) {
 378                 debug("%s@%d: %d\n", __func__, __LINE__, ret);
 379                 mxs_nand_gpmi_init();
 380         }
 381
 382         writel(BCH_CTRL_COMPLETE_IRQ, &bch_regs->hw_bch_ctrl_clr);
 383
 384         return ret;
 385 }
 386
 387 /*
 388  * This is the function that we install in the cmd_ctrl function pointer of the
 389  * owning struct nand_chip. The only functions in the reference implementation
 390  * that use these functions pointers are cmdfunc and select_chip.
 391  *
 392  * In this driver, we implement our own select_chip, so this function will only
 393  * be called by the reference implementation's cmdfunc. For this reason, we can
 394  * ignore the chip enable bit and concentrate only on sending bytes to the NAND
 395  * Flash.
 396  */
 397 static void mxs_nand_cmd_ctrl(struct mtd_info *mtd, int data, unsigned int ctrl)
 398 {
 399         struct nand_chip *nand = mtd->priv;
 400         struct mxs_nand_info *nand_info = nand->priv;
 401         struct mxs_dma_desc *d;
 402         uint32_t channel = MXS_DMA_CHANNEL_AHB_APBH_GPMI0 + nand_info->cur_chip;
 403         int ret;
 404
 405         /*
 406          * If this condition is true, something is _VERY_ wrong in MTD
 407          * subsystem!
 408          */
 409         if (nand_info->cmd_queue_len == MXS_NAND_COMMAND_BUFFER_SIZE) {
 410                 printf("MXS NAND: Command queue too long\n");
 411                 return;
 412         }
 413
 414         /*
 415          * Every operation begins with a command byte and a series of zero or
 416          * more address bytes. These are distinguished by either the Address
 417          * Latch Enable (ALE) or Command Latch Enable (CLE) signals being
 418          * asserted. When MTD is ready to execute the command, it will
 419          * deasert both latch enables.
 420          *
 421          * Rather than run a separate DMA operation for every single byte, we
 422          * queue them up and run a single DMA operation for the entire series
 423          * of command and data bytes.
 424          */
 425         if (ctrl & (NAND_ALE | NAND_CLE)) {
 426                 if (data != NAND_CMD_NONE)
 427                         nand_info->cmd_buf[nand_info->cmd_queue_len++] = data;
 428                 return;
 429         }
 430
 431         /*
 432          * If control arrives here, MTD has deasserted both the ALE and CLE,
 433          * which means it's ready to run an operation. Check if we have any
 434          * bytes to send.
 435          */
 436         if (nand_info->cmd_queue_len == 0)
 437                 return;
 438
 439         /* Compile the DMA descriptor -- a descriptor that sends command. */
 440         d = mxs_nand_get_dma_desc(nand_info);
 441         d->cmd.data =
 442                 MXS_DMA_DESC_COMMAND_DMA_READ | MXS_DMA_DESC_IRQ |
 443                 MXS_DMA_DESC_CHAIN | MXS_DMA_DESC_DEC_SEM |
 444                 MXS_DMA_DESC_WAIT4END | (3 << MXS_DMA_DESC_PIO_WORDS_OFFSET) |
 445                 (nand_info->cmd_queue_len << MXS_DMA_DESC_BYTES_OFFSET);
 446
 447         d->cmd.address = (dma_addr_t)nand_info->cmd_buf;
 448
 449         d->cmd.pio_words[0] =
 450                 GPMI_CTRL0_COMMAND_MODE_WRITE |
 451                 GPMI_CTRL0_WORD_LENGTH |
 452                 (nand_info->cur_chip << GPMI_CTRL0_CS_OFFSET) |
 453                 GPMI_CTRL0_ADDRESS_NAND_CLE |
 454                 GPMI_CTRL0_ADDRESS_INCREMENT |
 455                 nand_info->cmd_queue_len;
 456
 457         mxs_dma_desc_append(channel, d);
 458
 459         /* Flush caches */
 460         mxs_nand_flush_cmd_buf(nand_info);
 461
 462         /* Execute the DMA chain. */
 463         ret = mxs_dma_go(channel);
 464         if (ret) {
 465                 int i;
 466
 467                 printf("MXS NAND: Error sending command %08lx\n", d->cmd.pio_words[0]);
 468                 for (i = 0; i < nand_info->cmd_queue_len; i++) {
 469                         printf("%02x ", nand_info->cmd_buf[i]);
 470                 }
 471                 printf("\n");
 472         }
 473
 474         mxs_nand_return_dma_descs(nand_info);
 475
 476         /* Reset the command queue. */
 477         nand_info->cmd_queue_len = 0;
 478 }
 479
 480 /*
 481  * Test if the NAND flash is ready.
 482  */
 483 static int mxs_nand_device_ready(struct mtd_info *mtd)
 484 {
 485         struct nand_chip *chip = mtd->priv;
 486         struct mxs_nand_info *nand_info = chip->priv;
 487         uint32_t tmp;
 488
 489         tmp = readl(&gpmi_regs->hw_gpmi_stat);
 490         tmp >>= (GPMI_STAT_READY_BUSY_OFFSET + nand_info->cur_chip);
 491
 492         return tmp & 1;
 493 }
 494
 495 /*
 496  * Select the NAND chip.
 497  */
 498 static void mxs_nand_select_chip(struct mtd_info *mtd, int chip)
 499 {
 500         struct nand_chip *nand = mtd->priv;
 501         struct mxs_nand_info *nand_info = nand->priv;
 502
 503         nand_info->cur_chip = chip;
 504 }
 505
 506 /*
 507  * Handle block mark swapping.
 508  *
 509  * Note that, when this function is called, it doesn't know whether it's
 510  * swapping the block mark, or swapping it *back* -- but it doesn't matter
 511  * because the the operation is the same.
 512  */
 513 #ifndef CONFIG_NAND_MXS_NO_BBM_SWAP
 514 static void mxs_nand_swap_block_mark(struct mtd_info *mtd,
 515                                         uint8_t *data_buf, uint8_t *oob_buf)
 516 {
 517         uint32_t bit_offset;
 518         uint32_t buf_offset;
 519
 520         uint32_t src;
 521         uint32_t dst;
 522
 523         bit_offset = mxs_nand_mark_bit_offset(mtd);
 524         buf_offset = mxs_nand_mark_byte_offset(mtd);
 525
 526         /*
 527          * Get the byte from the data area that overlays the block mark. Since
 528          * the ECC engine applies its own view to the bits in the page, the
 529          * physical block mark won't (in general) appear on a byte boundary in
 530          * the data.
 531          */
 532         src = data_buf[buf_offset] >> bit_offset;
 533         src |= data_buf[buf_offset + 1] << (8 - bit_offset);
 534
 535         dst = oob_buf[0];
 536
 537         debug("Swapping byte %02x @ %03x.%d with %02x @ %03x\n",
 538                 src & 0xff, buf_offset, bit_offset, dst & 0xff, 0);
 539
 540         oob_buf[0] = src;
 541
 542         data_buf[buf_offset] &= ~(0xff << bit_offset);
 543         data_buf[buf_offset + 1] &= 0xff << bit_offset;
 544
 545         data_buf[buf_offset] |= dst << bit_offset;
 546         data_buf[buf_offset + 1] |= dst >> (8 - bit_offset);
 547 }
 548 #else
 549 static inline void mxs_nand_swap_block_mark(struct mtd_info *mtd,
 550                                         uint8_t *data_buf, uint8_t *oob_buf)
 551 {
 552 }
 553 #endif
 554
 555 /*
 556  * Read data from NAND.
 557  */
 558 static void mxs_nand_read_buf(struct mtd_info *mtd, uint8_t *buf, int length)
 559 {
 560         struct nand_chip *nand = mtd->priv;
 561         struct mxs_nand_info *nand_info = nand->priv;
 562         struct mxs_dma_desc *d;
 563         uint32_t channel = MXS_DMA_CHANNEL_AHB_APBH_GPMI0 + nand_info->cur_chip;
 564         int ret;
 565
 566         if (length > NAND_MAX_PAGESIZE) {
 567                 printf("MXS NAND: DMA buffer too big\n");
 568                 return;
 569         }
 570
 571         if (!buf) {
 572                 printf("MXS NAND: DMA buffer is NULL\n");
 573                 return;
 574         }
 575
 576         /* Compile the DMA descriptor - a descriptor that reads data. */
 577         d = mxs_nand_get_dma_desc(nand_info);
 578         d->cmd.data =
 579                 MXS_DMA_DESC_COMMAND_DMA_WRITE | MXS_DMA_DESC_IRQ |
 580                 MXS_DMA_DESC_DEC_SEM | MXS_DMA_DESC_WAIT4END |
 581                 (1 << MXS_DMA_DESC_PIO_WORDS_OFFSET) |
 582                 (length << MXS_DMA_DESC_BYTES_OFFSET);
 583
 584         d->cmd.address = (dma_addr_t)nand_info->data_buf;
 585
 586         d->cmd.pio_words[0] =
 587                 GPMI_CTRL0_COMMAND_MODE_READ |
 588                 GPMI_CTRL0_WORD_LENGTH |
 589                 (nand_info->cur_chip << GPMI_CTRL0_CS_OFFSET) |
 590                 GPMI_CTRL0_ADDRESS_NAND_DATA |
 591                 length;
 592
 593         mxs_dma_desc_append(channel, d);
 594
 595 #ifndef CONFIG_ARCH_MX6
 596         /*
 597          * A DMA descriptor that waits for the command to end and the chip to
 598          * become ready.
 599          *
 600          * I think we actually should *not* be waiting for the chip to become
 601          * ready because, after all, we don't care. I think the original code
 602          * did that and no one has re-thought it yet.
 603          */
 604         d = mxs_nand_get_dma_desc(nand_info);
 605         d->cmd.data =
 606                 MXS_DMA_DESC_COMMAND_NO_DMAXFER | MXS_DMA_DESC_IRQ |
 607                 MXS_DMA_DESC_NAND_WAIT_4_READY | MXS_DMA_DESC_DEC_SEM |
 608                 MXS_DMA_DESC_WAIT4END | (1 << MXS_DMA_DESC_PIO_WORDS_OFFSET);
 609
 610         d->cmd.address = 0;
 611
 612         d->cmd.pio_words[0] =
 613                 GPMI_CTRL0_COMMAND_MODE_WAIT_FOR_READY |
 614                 GPMI_CTRL0_WORD_LENGTH |
 615                 (nand_info->cur_chip << GPMI_CTRL0_CS_OFFSET) |
 616                 GPMI_CTRL0_ADDRESS_NAND_DATA;
 617
 618         mxs_dma_desc_append(channel, d);
 619 #endif
 620
 621         /* Invalidate caches */
 622         mxs_nand_inval_data_buf(nand_info);
 623
 624         /* Execute the DMA chain. */
 625         ret = mxs_dma_go(channel);
 626         if (ret) {
 627                 printf("%s: DMA read error\n", __func__);
 628                 goto rtn;
 629         }
 630
 631         /* Invalidate caches */
 632         mxs_nand_inval_data_buf(nand_info);
 633
 634         memcpy(buf, nand_info->data_buf, length);
 635
 636 rtn:
 637         mxs_nand_return_dma_descs(nand_info);
 638 }
 639
 640 /*
 641  * Write data to NAND.
 642  */
 643 static void mxs_nand_write_buf(struct mtd_info *mtd, const uint8_t *buf,
 644                                 int length)
 645 {
 646         struct nand_chip *nand = mtd->priv;
 647         struct mxs_nand_info *nand_info = nand->priv;
 648         struct mxs_dma_desc *d;
 649         uint32_t channel = MXS_DMA_CHANNEL_AHB_APBH_GPMI0 + nand_info->cur_chip;
 650         int ret;
 651
 652         if (length > NAND_MAX_PAGESIZE) {
 653                 printf("MXS NAND: DMA buffer too big\n");
 654                 return;
 655         }
 656
 657         if (!buf) {
 658                 printf("MXS NAND: DMA buffer is NULL\n");
 659                 return;
 660         }
 661
 662         memcpy(nand_info->data_buf, buf, length);
 663
 664         /* Compile the DMA descriptor - a descriptor that writes data. */
 665         d = mxs_nand_get_dma_desc(nand_info);
 666         d->cmd.data =
 667                 MXS_DMA_DESC_COMMAND_DMA_READ | MXS_DMA_DESC_IRQ |
 668                 MXS_DMA_DESC_DEC_SEM | MXS_DMA_DESC_WAIT4END |
 669                 (1 << MXS_DMA_DESC_PIO_WORDS_OFFSET) |
 670                 (length << MXS_DMA_DESC_BYTES_OFFSET);
 671
 672         d->cmd.address = (dma_addr_t)nand_info->data_buf;
 673
 674         d->cmd.pio_words[0] =
 675                 GPMI_CTRL0_COMMAND_MODE_WRITE |
 676                 GPMI_CTRL0_WORD_LENGTH |
 677                 (nand_info->cur_chip << GPMI_CTRL0_CS_OFFSET) |
 678                 GPMI_CTRL0_ADDRESS_NAND_DATA |
 679                 length;
 680
 681         mxs_dma_desc_append(channel, d);
 682
 683         /* Flush caches */
 684         mxs_nand_flush_data_buf(nand_info);
 685
 686         /* Execute the DMA chain. */
 687         ret = mxs_dma_go(channel);
 688         if (ret)
 689                 printf("%s: DMA write error\n", __func__);
 690
 691         mxs_nand_return_dma_descs(nand_info);
 692 }
 693
 694 /*
 695  * Read a single byte from NAND.
 696  */
 697 static uint8_t mxs_nand_read_byte(struct mtd_info *mtd)
 698 {
 699         uint8_t buf;
 700         mxs_nand_read_buf(mtd, &buf, 1);
 701         return buf;
 702 }
 703
 704 static void flush_buffers(struct mtd_info *mtd, struct mxs_nand_info *nand_info)
 705 {
 706         flush_dcache_range((unsigned long)nand_info->data_buf,
 707                         (unsigned long)nand_info->data_buf +
 708                         mtd->writesize);
 709         flush_dcache_range((unsigned long)nand_info->oob_buf,
 710                         (unsigned long)nand_info->oob_buf +
 711                         mtd->oobsize);
 712 }
 713
 714 /*
 715  * Read a page from NAND.
 716  */
 717 static int mxs_nand_ecc_read_page(struct mtd_info *mtd, struct nand_chip *nand,
 718                                         uint8_t *buf, int oob_required,
 719                                         int page)
 720 {
 721         struct mxs_nand_info *nand_info = nand->priv;
 722         struct mxs_dma_desc *d;
 723         uint32_t channel = MXS_DMA_CHANNEL_AHB_APBH_GPMI0 + nand_info->cur_chip;
 724         uint32_t corrected = 0, failed = 0;
 725         uint8_t *status;
 726         int i, ret;
 727
 728         /* Compile the DMA descriptor - wait for ready. */
 729         d = mxs_nand_get_dma_desc(nand_info);
 730         d->cmd.data =
 731                 MXS_DMA_DESC_COMMAND_NO_DMAXFER | MXS_DMA_DESC_CHAIN |
 732                 MXS_DMA_DESC_NAND_WAIT_4_READY | MXS_DMA_DESC_WAIT4END |
 733                 (1 << MXS_DMA_DESC_PIO_WORDS_OFFSET);
 734
 735         d->cmd.address = 0;
 736
 737         d->cmd.pio_words[0] =
 738                 GPMI_CTRL0_COMMAND_MODE_WAIT_FOR_READY |
 739                 GPMI_CTRL0_WORD_LENGTH |
 740                 (nand_info->cur_chip << GPMI_CTRL0_CS_OFFSET) |
 741                 GPMI_CTRL0_ADDRESS_NAND_DATA;
 742
 743         mxs_dma_desc_append(channel, d);
 744
 745         /* Compile the DMA descriptor - enable the BCH block and read. */
 746         d = mxs_nand_get_dma_desc(nand_info);
 747         d->cmd.data =
 748                 MXS_DMA_DESC_COMMAND_NO_DMAXFER | MXS_DMA_DESC_CHAIN |
 749                 MXS_DMA_DESC_WAIT4END | (6 << MXS_DMA_DESC_PIO_WORDS_OFFSET);
 750
 751         d->cmd.address = 0;
 752
 753         d->cmd.pio_words[0] =
 754                 GPMI_CTRL0_COMMAND_MODE_READ |
 755                 GPMI_CTRL0_WORD_LENGTH |
 756                 (nand_info->cur_chip << GPMI_CTRL0_CS_OFFSET) |
 757                 GPMI_CTRL0_ADDRESS_NAND_DATA |
 758                 (mtd->writesize + mtd->oobsize);
 759         d->cmd.pio_words[1] = 0;
 760         d->cmd.pio_words[2] =
 761                 GPMI_ECCCTRL_ENABLE_ECC |
 762                 GPMI_ECCCTRL_ECC_CMD_DECODE |
 763                 GPMI_ECCCTRL_BUFFER_MASK_BCH_PAGE;
 764         d->cmd.pio_words[3] = mtd->writesize + mtd->oobsize;
 765         d->cmd.pio_words[4] = (dma_addr_t)nand_info->data_buf;
 766         d->cmd.pio_words[5] = (dma_addr_t)nand_info->oob_buf;
 767
 768         flush_buffers(mtd, nand_info);
 769
 770         mxs_dma_desc_append(channel, d);
 771
 772         /* Compile the DMA descriptor - disable the BCH block. */
 773         d = mxs_nand_get_dma_desc(nand_info);
 774         d->cmd.data =
 775                 MXS_DMA_DESC_COMMAND_NO_DMAXFER | MXS_DMA_DESC_CHAIN |
 776                 MXS_DMA_DESC_NAND_WAIT_4_READY | MXS_DMA_DESC_WAIT4END |
 777                 (3 << MXS_DMA_DESC_PIO_WORDS_OFFSET);
 778
 779         d->cmd.address = 0;
 780
 781         d->cmd.pio_words[0] =
 782                 GPMI_CTRL0_COMMAND_MODE_WAIT_FOR_READY |
 783                 GPMI_CTRL0_WORD_LENGTH |
 784                 (nand_info->cur_chip << GPMI_CTRL0_CS_OFFSET) |
 785                 GPMI_CTRL0_ADDRESS_NAND_DATA |
 786                 (mtd->writesize + mtd->oobsize);
 787         d->cmd.pio_words[1] = 0;
 788         d->cmd.pio_words[2] = 0;
 789
 790         mxs_dma_desc_append(channel, d);
 791
 792         /* Compile the DMA descriptor - deassert the NAND lock and interrupt. */
 793         d = mxs_nand_get_dma_desc(nand_info);
 794         d->cmd.data =
 795                 MXS_DMA_DESC_COMMAND_NO_DMAXFER | MXS_DMA_DESC_IRQ |
 796                 MXS_DMA_DESC_DEC_SEM;
 797
 798         d->cmd.address = 0;
 799
 800         mxs_dma_desc_append(channel, d);
 801
 802         /* Invalidate caches */
 803         mxs_nand_inval_data_buf(nand_info);
 804
 805         /* Execute the DMA chain. */
 806         ret = mxs_dma_go(channel);
 807         if (ret) {
 808                 printf("%s: DMA read error\n", __func__);
 809                 goto rtn;
 810         }
 811
 812         ret = mxs_nand_wait_for_bch_complete();
 813         if (ret) {
 814                 printf("MXS NAND: BCH read timeout\n");
 815                 goto rtn;
 816         }
 817
 818         /* Invalidate caches */
 819         mxs_nand_inval_data_buf(nand_info);
 820
 821         /* Read DMA completed, now do the mark swapping. */
 822         mxs_nand_swap_block_mark(mtd, nand_info->data_buf, nand_info->oob_buf);
 823
 824         /* Loop over status bytes, accumulating ECC status. */
 825         status = nand_info->oob_buf + mxs_nand_aux_status_offset();
 826         for (i = 0; i < mxs_nand_ecc_chunk_cnt(mtd->writesize); i++) {
 827                 if (status[i] == 0x00)
 828                         continue;
 829
 830                 if (status[i] == 0xff)
 831                         continue;
 832
 833                 if (status[i] == 0xfe) {
 834                         failed++;
 835                         continue;
 836                 }
 837
 838                 corrected += status[i];
 839         }
 840
 841         /* Propagate ECC status to the owning MTD. */
 842         mtd->ecc_stats.failed += failed;
 843         mtd->ecc_stats.corrected += corrected;
 844
 845         /*
 846          * It's time to deliver the OOB bytes. See mxs_nand_ecc_read_oob() for
 847          * details about our policy for delivering the OOB.
 848          *
 849          * We fill the caller's buffer with set bits, and then copy the block
 850          * mark to the caller's buffer. Note that, if block mark swapping was
 851          * necessary, it has already been done, so we can rely on the first
 852          * byte of the auxiliary buffer to contain the block mark.
 853          */
 854         memset(nand->oob_poi, 0xff, mtd->oobsize);
 855
 856         nand->oob_poi[0] = nand_info->oob_buf[0];
 857
 858         memcpy(buf, nand_info->data_buf, mtd->writesize);
 859
 860 rtn:
 861         mxs_nand_return_dma_descs(nand_info);
 862
 863         return ret;
 864 }
 865
 866 /*
 867  * Write a page to NAND.
 868  */
 869 static int mxs_nand_ecc_write_page(struct mtd_info *mtd,
 870                                 struct nand_chip *nand, const uint8_t *buf,
 871                                 int oob_required)
 872 {
 873         struct mxs_nand_info *nand_info = nand->priv;
 874         struct mxs_dma_desc *d;
 875         uint32_t channel = MXS_DMA_CHANNEL_AHB_APBH_GPMI0 + nand_info->cur_chip;
 876         int ret;
 877
 878         memcpy(nand_info->data_buf, buf, mtd->writesize);
 879         memcpy(nand_info->oob_buf, nand->oob_poi, mtd->oobsize);
 880
 881         /* Handle block mark swapping. */
 882         mxs_nand_swap_block_mark(mtd, nand_info->data_buf, nand_info->oob_buf);
 883
 884         /* Compile the DMA descriptor - write data. */
 885         d = mxs_nand_get_dma_desc(nand_info);
 886         d->cmd.data =
 887                 MXS_DMA_DESC_COMMAND_NO_DMAXFER | MXS_DMA_DESC_IRQ |
 888                 MXS_DMA_DESC_DEC_SEM | MXS_DMA_DESC_WAIT4END |
 889                 (6 << MXS_DMA_DESC_PIO_WORDS_OFFSET);
 890
 891         d->cmd.address = 0;
 892
 893         d->cmd.pio_words[0] =
 894                 GPMI_CTRL0_COMMAND_MODE_WRITE |
 895                 GPMI_CTRL0_WORD_LENGTH |
 896                 (nand_info->cur_chip << GPMI_CTRL0_CS_OFFSET) |
 897                 GPMI_CTRL0_ADDRESS_NAND_DATA;
 898         d->cmd.pio_words[1] = 0;
 899         d->cmd.pio_words[2] =
 900                 GPMI_ECCCTRL_ENABLE_ECC |
 901                 GPMI_ECCCTRL_ECC_CMD_ENCODE |
 902                 GPMI_ECCCTRL_BUFFER_MASK_BCH_PAGE;
 903         d->cmd.pio_words[3] = mtd->writesize + mtd->oobsize;
 904         d->cmd.pio_words[4] = (dma_addr_t)nand_info->data_buf;
 905         d->cmd.pio_words[5] = (dma_addr_t)nand_info->oob_buf;
 906
 907         flush_buffers(mtd, nand_info);
 908
 909         mxs_dma_desc_append(channel, d);
 910
 911         /* Flush caches */
 912         mxs_nand_flush_data_buf(nand_info);
 913
 914         /* Execute the DMA chain. */
 915         ret = mxs_dma_go(channel);
 916         if (ret) {
 917                 printf("%s: DMA write error\n", __func__);
 918                 goto rtn;
 919         }
 920
 921         ret = mxs_nand_wait_for_bch_complete();
 922         if (ret) {
 923                 printf("%s: BCH write timeout\n", __func__);
 924                 goto rtn;
 925         }
 926
 927 rtn:
 928         mxs_nand_return_dma_descs(nand_info);
 929         return 0;
 930 }
 931
 932 /*
 933  * Read OOB from NAND.
 934  *
 935  * This function is a veneer that replaces the function originally installed by
 936  * the NAND Flash MTD code.
 937  */
 938 static int mxs_nand_hook_read_oob(struct mtd_info *mtd, loff_t from,
 939                                         struct mtd_oob_ops *ops)
 940 {
 941         struct nand_chip *chip = mtd->priv;
 942         struct mxs_nand_info *nand_info = chip->priv;
 943         int ret;
 944
 945         if (ops->mode == MTD_OPS_RAW)
 946                 nand_info->raw_oob_mode = 1;
 947         else
 948                 nand_info->raw_oob_mode = 0;
 949
 950         ret = nand_info->hooked_read_oob(mtd, from, ops);
 951
 952         nand_info->raw_oob_mode = 0;
 953
 954         return ret;
 955 }
 956
 957 /*
 958  * Write OOB to NAND.
 959  *
 960  * This function is a veneer that replaces the function originally installed by
 961  * the NAND Flash MTD code.
 962  */
 963 static int mxs_nand_hook_write_oob(struct mtd_info *mtd, loff_t to,
 964                                         struct mtd_oob_ops *ops)
 965 {
 966         struct nand_chip *chip = mtd->priv;
 967         struct mxs_nand_info *nand_info = chip->priv;
 968         int ret;
 969
 970         if (ops->mode == MTD_OPS_RAW)
 971                 nand_info->raw_oob_mode = 1;
 972         else
 973                 nand_info->raw_oob_mode = 0;
 974
 975         ret = nand_info->hooked_write_oob(mtd, to, ops);
 976
 977         nand_info->raw_oob_mode = 0;
 978
 979         return ret;
 980 }
 981
 982 /*
 983  * Mark a block bad in NAND.
 984  *
 985  * This function is a veneer that replaces the function originally installed by
 986  * the NAND Flash MTD code.
 987  */
 988 static int mxs_nand_hook_block_markbad(struct mtd_info *mtd, loff_t ofs)
 989 {
 990         struct nand_chip *chip = mtd->priv;
 991         struct mxs_nand_info *nand_info = chip->priv;
 992         int ret;
 993
 994         nand_info->marking_block_bad = 1;
 995
 996         ret = nand_info->hooked_block_markbad(mtd, ofs);
 997
 998         nand_info->marking_block_bad = 0;
 999
1000         return ret;
1001 }
1002
1003 /*
1004  * There are several places in this driver where we have to handle the OOB and
1005  * block marks. This is the function where things are the most complicated, so
1006  * this is where we try to explain it all. All the other places refer back to
1007  * here.
1008  *
1009  * These are the rules, in order of decreasing importance:
1010  *
1011  * 1) Nothing the caller does can be allowed to imperil the block mark, so all
1012  *    write operations take measures to protect it.
1013  *
1014  * 2) In read operations, the first byte of the OOB we return must reflect the
1015  *    true state of the block mark, no matter where that block mark appears in
1016  *    the physical page.
1017  *
1018  * 3) ECC-based read operations return an OOB full of set bits (since we never
1019  *    allow ECC-based writes to the OOB, it doesn't matter what ECC-based reads
1020  *    return).
1021  *
1022  * 4) "Raw" read operations return a direct view of the physical bytes in the
1023  *    page, using the conventional definition of which bytes are data and which
1024  *    are OOB. This gives the caller a way to see the actual, physical bytes
1025  *    in the page, without the distortions applied by our ECC engine.
1026  *
1027  * What we do for this specific read operation depends on whether we're doing
1028  * "raw" read, or an ECC-based read.
1029  *
1030  * It turns out that knowing whether we want an "ECC-based" or "raw" read is not
1031  * easy. When reading a page, for example, the NAND Flash MTD code calls our
1032  * ecc.read_page or ecc.read_page_raw function. Thus, the fact that MTD wants an
1033  * ECC-based or raw view of the page is implicit in which function it calls
1034  * (there is a similar pair of ECC-based/raw functions for writing).
1035  *
1036  * Since MTD assumes the OOB is not covered by ECC, there is no pair of
1037  * ECC-based/raw functions for reading or or writing the OOB. The fact that the
1038  * caller wants an ECC-based or raw view of the page is not propagated down to
1039  * this driver.
1040  *
1041  * Since our OOB *is* covered by ECC, we need this information. So, we hook the
1042  * ecc.read_oob and ecc.write_oob function pointers in the owning
1043  * struct mtd_info with our own functions. These hook functions set the
1044  * raw_oob_mode field so that, when control finally arrives here, we'll know
1045  * what to do.
1046  */
1047 static int mxs_nand_ecc_read_oob(struct mtd_info *mtd, struct nand_chip *nand,
1048                                 int page)
1049 {
1050         struct mxs_nand_info *nand_info = nand->priv;
1051
1052         /*
1053          * First, fill in the OOB buffer. If we're doing a raw read, we need to
1054          * get the bytes from the physical page. If we're not doing a raw read,
1055          * we need to fill the buffer with set bits.
1056          */
1057         if (nand_info->raw_oob_mode) {
1058                 /*
1059                  * If control arrives here, we're doing a "raw" read. Send the
1060                  * command to read the conventional OOB and read it.
1061                  */
1062                 nand->cmdfunc(mtd, NAND_CMD_READ0, mtd->writesize, page);
1063                 nand->read_buf(mtd, nand->oob_poi, mtd->oobsize);
1064         } else {
1065                 /*
1066                  * If control arrives here, we're not doing a "raw" read. Fill
1067                  * the OOB buffer with set bits and correct the block mark.
1068                  */
1069                 memset(nand->oob_poi, 0xff, mtd->oobsize);
1070
1071                 nand->cmdfunc(mtd, NAND_CMD_READ0, mtd->writesize, page);
1072                 mxs_nand_read_buf(mtd, nand->oob_poi, 1);
1073         }
1074
1075         return 0;
1076
1077 }
1078
1079 /*
1080  * Write OOB data to NAND.
1081  */
1082 static int mxs_nand_ecc_write_oob(struct mtd_info *mtd, struct nand_chip *nand,
1083                                         int page)
1084 {
1085         struct mxs_nand_info *nand_info = nand->priv;
1086         uint8_t block_mark = 0;
1087
1088         /*
1089          * There are fundamental incompatibilities between the i.MX GPMI NFC and
1090          * the NAND Flash MTD model that make it essentially impossible to write
1091          * the out-of-band bytes.
1092          *
1093          * We permit *ONE* exception. If the *intent* of writing the OOB is to
1094          * mark a block bad, we can do that.
1095          */
1096
1097         if (!nand_info->marking_block_bad) {
1098                 printf("NXS NAND: Writing OOB isn't supported\n");
1099                 return -EIO;
1100         }
1101
1102         /* Write the block mark. */
1103         nand->cmdfunc(mtd, NAND_CMD_SEQIN, mtd->writesize, page);
1104         nand->write_buf(mtd, &block_mark, 1);
1105         nand->cmdfunc(mtd, NAND_CMD_PAGEPROG, -1, -1);
1106
1107         /* Check if it worked. */
1108         if (nand->waitfunc(mtd, nand) & NAND_STATUS_FAIL)
1109                 return -EIO;
1110
1111         return 0;
1112 }
1113
1114 /*
1115  * Claims all blocks are good.
1116  *
1117  * In principle, this function is *only* called when the NAND Flash MTD system
1118  * isn't allowed to keep an in-memory bad block table, so it is forced to ask
1119  * the driver for bad block information.
1120  *
1121  * In fact, we permit the NAND Flash MTD system to have an in-memory BBT, so
1122  * this function is *only* called when we take it away.
1123  *
1124  * Thus, this function is only called when we want *all* blocks to look good,
1125  * so it *always* return success.
1126  */
1127 static int mxs_nand_block_bad(struct mtd_info *mtd, loff_t ofs, int getchip)
1128 {
1129         return 0;
1130 }
1131
1132 /*
1133  * Nominally, the purpose of this function is to look for or create the bad
1134  * block table. In fact, since the we call this function at the very end of
1135  * the initialization process started by nand_scan(), and we don't have a
1136  * more formal mechanism, we "hook" this function to continue init process.
1137  *
1138  * At this point, the physical NAND Flash chips have been identified and
1139  * counted, so we know the physical geometry. This enables us to make some
1140  * important configuration decisions.
1141  *
1142  * The return value of this function propogates directly back to this driver's
1143  * call to nand_scan(). Anything other than zero will cause this driver to
1144  * tear everything down and declare failure.
1145  */
1146 static int mxs_nand_scan_bbt(struct mtd_info *mtd)
1147 {
1148         struct nand_chip *nand = mtd->priv;
1149         struct mxs_nand_info *nand_info = nand->priv;
1150         uint32_t tmp;
1151
1152         if (mtd->oobsize > MXS_NAND_CHUNK_DATA_CHUNK_SIZE) {
1153                 galois_field = 14;
1154                 chunk_data_size = MXS_NAND_CHUNK_DATA_CHUNK_SIZE * 2;
1155         }
1156
1157         if (mtd->oobsize > chunk_data_size) {
1158                 printf("OOB size of chip (%u bytes) is larger than max. supported size (%u bytes)\n",
1159                         mtd->oobsize, chunk_data_size);
1160                 return -EINVAL;
1161         }
1162
1163         /* Configure BCH and set NFC geometry */
1164         mxs_reset_block(&bch_regs->hw_bch_ctrl_reg);
1165
1166         debug("mtd->writesize=%d\n", mtd->writesize);
1167         debug("mtd->oobsize=%d\n", mtd->oobsize);
1168         debug("ecc_strength=%d\n", mxs_nand_get_ecc_strength(mtd->writesize, mtd->oobsize));
1169
1170         /* Configure layout 0 */
1171         tmp = (mxs_nand_ecc_chunk_cnt(mtd->writesize) - 1)
1172                 << BCH_FLASHLAYOUT0_NBLOCKS_OFFSET;
1173         tmp |= MXS_NAND_METADATA_SIZE << BCH_FLASHLAYOUT0_META_SIZE_OFFSET;
1174         tmp |= (mxs_nand_get_ecc_strength(mtd->writesize, mtd->oobsize) >> 1)
1175                 << BCH_FLASHLAYOUT0_ECC0_OFFSET;
1176         tmp |= chunk_data_size >> MXS_NAND_CHUNK_DATA_CHUNK_SIZE_SHIFT;
1177         tmp |= (14 == galois_field ? 1 : 0) <<
1178                 BCH_FLASHLAYOUT0_GF13_0_GF14_1_OFFSET;
1179         writel(tmp, &bch_regs->hw_bch_flash0layout0);
1180
1181         tmp = (mtd->writesize + mtd->oobsize)
1182                 << BCH_FLASHLAYOUT1_PAGE_SIZE_OFFSET;
1183         tmp |= (mxs_nand_get_ecc_strength(mtd->writesize, mtd->oobsize) >> 1)
1184                 << BCH_FLASHLAYOUT1_ECCN_OFFSET;
1185         tmp |= chunk_data_size >> MXS_NAND_CHUNK_DATA_CHUNK_SIZE_SHIFT;
1186         tmp |= (14 == galois_field ? 1 : 0) <<
1187                 BCH_FLASHLAYOUT1_GF13_0_GF14_1_OFFSET;
1188         writel(tmp, &bch_regs->hw_bch_flash0layout1);
1189
1190         /* Set *all* chip selects to use layout 0 */
1191         writel(0, &bch_regs->hw_bch_layoutselect);
1192
1193         /* Enable BCH complete interrupt */
1194         writel(BCH_CTRL_COMPLETE_IRQ_EN, &bch_regs->hw_bch_ctrl_set);
1195
1196         /* Hook some operations at the MTD level. */
1197         if (mtd->_read_oob != mxs_nand_hook_read_oob) {
1198                 nand_info->hooked_read_oob = mtd->_read_oob;
1199                 mtd->_read_oob = mxs_nand_hook_read_oob;
1200         }
1201
1202         if (mtd->_write_oob != mxs_nand_hook_write_oob) {
1203                 nand_info->hooked_write_oob = mtd->_write_oob;
1204                 mtd->_write_oob = mxs_nand_hook_write_oob;
1205         }
1206
1207         if (mtd->_block_markbad != mxs_nand_hook_block_markbad) {
1208                 nand_info->hooked_block_markbad = mtd->_block_markbad;
1209                 mtd->_block_markbad = mxs_nand_hook_block_markbad;
1210         }
1211
1212         /* We use the reference implementation for bad block management. */
1213         return nand_default_bbt(mtd);
1214 }
1215
1216 /*
1217  * Allocate DMA buffers
1218  */
1219 int mxs_nand_alloc_buffers(struct mxs_nand_info *nand_info)
1220 {
1221         uint8_t *buf;
1222         const int size = NAND_MAX_PAGESIZE + NAND_MAX_OOBSIZE;
1223
1224         nand_info->data_buf_size = roundup(size, MXS_DMA_ALIGNMENT);
1225
1226         /* DMA buffers */
1227         buf = memalign(MXS_DMA_ALIGNMENT, nand_info->data_buf_size);
1228         if (!buf) {
1229                 printf("%s: Error allocating DMA buffers\n", __func__);
1230                 return -ENOMEM;
1231         }
1232
1233         memset(buf, 0, nand_info->data_buf_size);
1234
1235         nand_info->data_buf = buf;
1236         nand_info->oob_buf = buf + NAND_MAX_PAGESIZE;
1237         /* Command buffers */
1238         nand_info->cmd_buf = memalign(MXS_DMA_ALIGNMENT,
1239                                 MXS_NAND_COMMAND_BUFFER_SIZE);
1240         if (!nand_info->cmd_buf) {
1241                 free(buf);
1242                 printf("MXS NAND: Error allocating command buffers\n");
1243                 return -ENOMEM;
1244         }
1245         memset(nand_info->cmd_buf, 0, MXS_NAND_COMMAND_BUFFER_SIZE);
1246         nand_info->cmd_queue_len = 0;
1247
1248         return 0;
1249 }
1250
1251 /*
1252  * Initializes the NFC hardware.
1253  */
1254 int mxs_nand_init(struct mxs_nand_info *info)
1255 {
1256         int ret;
1257         int i;
1258
1259         info->desc = calloc(MXS_NAND_DMA_DESCRIPTOR_COUNT,
1260                         sizeof(struct mxs_dma_desc *));
1261
1262         if (!info->desc) {
1263                 printf("MXS NAND: Unable to allocate DMA descriptor table\n");
1264                 ret = -ENOMEM;
1265                 goto err1;
1266         }
1267
1268         mxs_dma_init();
1269
1270         /* Allocate the DMA descriptors. */
1271         for (i = 0; i < MXS_NAND_DMA_DESCRIPTOR_COUNT; i++) {
1272                 info->desc[i] = mxs_dma_desc_alloc();
1273                 if (!info->desc[i]) {
1274                         printf("MXS NAND: Unable to allocate DMA descriptors\n");
1275                         ret = -ENOMEM;
1276                         goto err2;
1277                 }
1278         }
1279
1280         /* Init the DMA controller. */
1281         for (i = 0; i < CONFIG_SYS_NAND_MAX_CHIPS; i++) {
1282                 const int chan = MXS_DMA_CHANNEL_AHB_APBH_GPMI0 + i;
1283
1284                 ret = mxs_dma_init_channel(chan);
1285                 if (ret) {
1286                         printf("Failed to initialize DMA channel %d\n", chan);
1287                         goto err3;
1288                 }
1289         }
1290
1291         ret = mxs_nand_gpmi_init();
1292         if (ret)
1293                 goto err3;
1294
1295         return 0;
1296
1297 err3:
1298         for (--i; i >= 0; i--)
1299                 mxs_dma_release(i + MXS_DMA_CHANNEL_AHB_APBH_GPMI0);
1300         i = MXS_NAND_DMA_DESCRIPTOR_COUNT - 1;
1301 err2:
1302         free(info->desc);
1303         for (--i; i >= 0; i--)
1304                 mxs_dma_desc_free(info->desc[i]);
1305 err1:
1306         return ret;
1307 }
1308
1309 /*!
1310  * This function is called during the driver binding process.
1311  *
1312  * @param   pdev  the device structure used to store device specific
1313  *                information that is used by the suspend, resume and
1314  *                remove functions
1315  *
1316  * @return  0 for success; errno value in case of error
1317  */
1318 int board_nand_init(struct nand_chip *nand)
1319 {
1320         struct mxs_nand_info *nand_info;
1321         int err;
1322
1323         nand_info = kzalloc(sizeof(struct mxs_nand_info), 0);
1324         if (!nand_info) {
1325                 printf("MXS NAND: Failed to allocate private data\n");
1326                 return -ENOMEM;
1327         }
1328
1329         err = mxs_nand_alloc_buffers(nand_info);
1330         if (err)
1331                 goto err1;
1332
1333         err = mxs_nand_init(nand_info);
1334         if (err)
1335                 goto err2;
1336
1337         memset(&fake_ecc_layout, 0, sizeof(fake_ecc_layout));
1338
1339         nand->priv = nand_info;
1340         nand->options |= NAND_NO_SUBPAGE_WRITE;
1341 #ifdef CONFIG_SYS_NAND_USE_FLASH_BBT
1342         nand->bbt_options |= NAND_BBT_USE_FLASH | NAND_BBT_NO_OOB;
1343 #endif
1344         nand->cmd_ctrl          = mxs_nand_cmd_ctrl;
1345
1346         nand->dev_ready         = mxs_nand_device_ready;
1347         nand->select_chip       = mxs_nand_select_chip;
1348         nand->block_bad         = mxs_nand_block_bad;
1349         nand->scan_bbt          = mxs_nand_scan_bbt;
1350
1351         nand->read_byte         = mxs_nand_read_byte;
1352
1353         nand->read_buf          = mxs_nand_read_buf;
1354         nand->write_buf         = mxs_nand_write_buf;
1355
1356         nand->ecc.read_page     = mxs_nand_ecc_read_page;
1357         nand->ecc.write_page    = mxs_nand_ecc_write_page;
1358         nand->ecc.read_oob      = mxs_nand_ecc_read_oob;
1359         nand->ecc.write_oob     = mxs_nand_ecc_write_oob;
1360
1361         nand->ecc.layout        = &fake_ecc_layout;
1362         nand->ecc.mode          = NAND_ECC_HW;
1363         nand->ecc.bytes         = 9;
1364         nand->ecc.size          = 512;
1365         nand->ecc.strength      = 8;
1366
1367         return 0;
1368
1369 err2:
1370         free(nand_info->data_buf);
1371         free(nand_info->cmd_buf);
1372 err1:
1373         free(nand_info);
1374         return err;
1375 }