net: fec_mxc: don't try to clear read-only registers
[karo-tx-uboot.git] / drivers / net / fec_mxc.c
1 /*
2  * (C) Copyright 2009 Ilya Yanok, Emcraft Systems Ltd <yanok@emcraft.com>
3  * (C) Copyright 2008,2009 Eric Jarrige <eric.jarrige@armadeus.org>
4  * (C) Copyright 2008 Armadeus Systems nc
5  * (C) Copyright 2007 Pengutronix, Sascha Hauer <s.hauer@pengutronix.de>
6  * (C) Copyright 2007 Pengutronix, Juergen Beisert <j.beisert@pengutronix.de>
7  *
8  * SPDX-License-Identifier:     GPL-2.0+
9  */
10
11 #include <common.h>
12 #include <malloc.h>
13 #include <net.h>
14 #include <netdev.h>
15 #include <miiphy.h>
16
17 #include <asm/arch/sys_proto.h>
18 #include <asm/arch/clock.h>
19 #include <asm/arch/imx-regs.h>
20 #include <asm/io.h>
21 #include <asm/errno.h>
22 #include <linux/compiler.h>
23
24 #include "fec_mxc.h"
25
26 DECLARE_GLOBAL_DATA_PTR;
27
28 /*
29  * Timeout the transfer after 5 mS. This is usually a bit more, since
30  * the code in the tightloops this timeout is used in adds some overhead.
31  */
32 #define FEC_XFER_TIMEOUT        5000
33
34 /*
35  * The standard 32-byte DMA alignment does not work on mx6solox, which requires
36  * 64-byte alignment in the DMA RX FEC buffer.
37  * Introduce the FEC_DMA_RX_MINALIGN which can cover mx6solox needs and also
38  * satisfies the alignment on other SoCs (32-bytes)
39  */
40 #define FEC_DMA_RX_MINALIGN     64
41
42 #ifndef CONFIG_MII
43 #error "CONFIG_MII has to be defined!"
44 #endif
45
46 #ifndef CONFIG_FEC_XCV_TYPE
47 #define CONFIG_FEC_XCV_TYPE MII100
48 #endif
49
50 /*
51  * The i.MX28 operates with packets in big endian. We need to swap them before
52  * sending and after receiving.
53  */
54 #ifdef CONFIG_SOC_MX28
55 #define CONFIG_FEC_MXC_SWAP_PACKET
56 #endif
57
58 #define RXDESC_PER_CACHELINE (ARCH_DMA_MINALIGN/sizeof(struct fec_bd))
59
60 /* Check various alignment issues at compile time */
61 #if ((ARCH_DMA_MINALIGN < 16) || (ARCH_DMA_MINALIGN % 16 != 0))
62 #error "ARCH_DMA_MINALIGN must be multiple of 16!"
63 #endif
64
65 #if ((PKTALIGN < ARCH_DMA_MINALIGN) || \
66         (PKTALIGN % ARCH_DMA_MINALIGN != 0))
67 #error "PKTALIGN must be multiple of ARCH_DMA_MINALIGN!"
68 #endif
69
70 #undef DEBUG
71
72 #ifdef CONFIG_FEC_MXC_SWAP_PACKET
73 static void swap_packet(uint32_t *packet, int length)
74 {
75         int i;
76
77         for (i = 0; i < DIV_ROUND_UP(length, 4); i++)
78                 packet[i] = __swab32(packet[i]);
79 }
80 #endif
81
82 /*
83  * MII-interface related functions
84  */
85 static int fec_mdio_read(struct ethernet_regs *eth, uint8_t phyAddr,
86                 uint8_t regAddr)
87 {
88         uint32_t reg;           /* convenient holder for the PHY register */
89         uint32_t phy;           /* convenient holder for the PHY */
90         ulong start;
91         int val;
92
93         /*
94          * reading from any PHY's register is done by properly
95          * programming the FEC's MII data register.
96          */
97         writel(FEC_IEVENT_MII, &eth->ievent);
98         reg = regAddr << FEC_MII_DATA_RA_SHIFT;
99         phy = phyAddr << FEC_MII_DATA_PA_SHIFT;
100
101         writel(FEC_MII_DATA_ST | FEC_MII_DATA_OP_RD | FEC_MII_DATA_TA |
102                         phy | reg, &eth->mii_data);
103
104         /*
105          * wait for the related interrupt
106          */
107         start = get_timer(0);
108         while (!(readl(&eth->ievent) & FEC_IEVENT_MII)) {
109                 if (get_timer(start) > (CONFIG_SYS_HZ / 1000)) {
110                         if (readl(&eth->ievent) & FEC_IEVENT_MII)
111                                 break;
112                         printf("Read MDIO failed...\n");
113                         return -1;
114                 }
115         }
116
117         /*
118          * clear mii interrupt bit
119          */
120         writel(FEC_IEVENT_MII, &eth->ievent);
121
122         /*
123          * it's now safe to read the PHY's register
124          */
125         val = (unsigned short)readl(&eth->mii_data);
126         debug("%s: phy: %02x reg:%02x val:%#06x\n", __func__, phyAddr,
127                         regAddr, val);
128         return val;
129 }
130
131 static void fec_mii_setspeed(struct ethernet_regs *eth)
132 {
133         /*
134          * Set MII_SPEED = (1/(mii_speed * 2)) * System Clock
135          * and do not drop the Preamble.
136          */
137         register u32 speed = DIV_ROUND_UP(imx_get_fecclk(), 5000000);
138 #ifdef FEC_QUIRK_ENET_MAC
139         speed--;
140 #endif
141         speed <<= 1;
142         writel(speed, &eth->mii_speed);
143         debug("%s: mii_speed %08x\n", __func__, readl(&eth->mii_speed));
144 }
145
146 static int fec_mdio_write(struct ethernet_regs *eth, uint8_t phyAddr,
147                 uint8_t regAddr, uint16_t data)
148 {
149         uint32_t reg;           /* convenient holder for the PHY register */
150         uint32_t phy;           /* convenient holder for the PHY */
151         ulong start;
152
153         reg = regAddr << FEC_MII_DATA_RA_SHIFT;
154         phy = phyAddr << FEC_MII_DATA_PA_SHIFT;
155
156         writel(FEC_MII_DATA_ST | FEC_MII_DATA_OP_WR |
157                 FEC_MII_DATA_TA | phy | reg | data, &eth->mii_data);
158
159         /*
160          * wait for the MII interrupt
161          */
162         start = get_timer(0);
163         while (!(readl(&eth->ievent) & FEC_IEVENT_MII)) {
164                 if (get_timer(start) > (CONFIG_SYS_HZ / 1000)) {
165                         if (readl(&eth->ievent) & FEC_IEVENT_MII)
166                                 break;
167                         printf("Write MDIO failed...\n");
168                         return -1;
169                 }
170         }
171
172         /*
173          * clear MII interrupt bit
174          */
175         writel(FEC_IEVENT_MII, &eth->ievent);
176         debug("%s: phy: %02x reg:%02x val:%#06x\n", __func__, phyAddr,
177                         regAddr, data);
178
179         return 0;
180 }
181
182 static int fec_phy_read(struct mii_dev *bus, int phyAddr, int dev_addr,
183                         int regAddr)
184 {
185         return fec_mdio_read(bus->priv, phyAddr, regAddr);
186 }
187
188 static int fec_phy_write(struct mii_dev *bus, int phyAddr, int dev_addr,
189                          int regAddr, u16 data)
190 {
191         return fec_mdio_write(bus->priv, phyAddr, regAddr, data);
192 }
193
194 #ifndef CONFIG_PHYLIB
195 static int miiphy_restart_aneg(struct eth_device *dev)
196 {
197         int ret = 0;
198 #if !defined(CONFIG_FEC_MXC_NO_ANEG)
199         struct fec_priv *fec = (struct fec_priv *)dev->priv;
200         struct ethernet_regs *eth = fec->bus->priv;
201
202         /*
203          * Wake up from sleep if necessary
204          * Reset PHY, then delay 300ns
205          */
206 #ifdef CONFIG_SOC_MX27
207         fec_mdio_write(eth, fec->phy_id, MII_DCOUNTER, 0x00FF);
208 #endif
209         fec_mdio_write(eth, fec->phy_id, MII_BMCR, BMCR_RESET);
210         udelay(1000);
211
212         /*
213          * Set the auto-negotiation advertisement register bits
214          */
215         fec_mdio_write(eth, fec->phy_id, MII_ADVERTISE,
216                         LPA_100FULL | LPA_100HALF | LPA_10FULL |
217                         LPA_10HALF | PHY_ANLPAR_PSB_802_3);
218         fec_mdio_write(eth, fec->phy_id, MII_BMCR,
219                         BMCR_ANENABLE | BMCR_ANRESTART);
220
221         if (fec->mii_postcall)
222                 ret = fec->mii_postcall(fec->phy_id);
223
224 #endif
225         return ret;
226 }
227
228 static int miiphy_wait_aneg(struct eth_device *dev)
229 {
230         uint32_t start;
231         int status;
232         struct fec_priv *fec = (struct fec_priv *)dev->priv;
233         struct ethernet_regs *eth = fec->bus->priv;
234
235         /*
236          * Wait for AN completion
237          */
238         start = get_timer(0);
239         do {
240                 if (get_timer(start) > (CONFIG_SYS_HZ * 5)) {
241                         printf("%s: Autonegotiation timeout\n", dev->name);
242                         return -1;
243                 }
244
245                 status = fec_mdio_read(eth, fec->phy_id, MII_BMSR);
246                 if (status < 0) {
247                         printf("%s: Autonegotiation failed. status: %d\n",
248                                         dev->name, status);
249                         return -1;
250                 }
251         } while (!(status & BMSR_LSTATUS));
252
253         return 0;
254 }
255 #endif
256
257 static inline void fec_rx_task_enable(struct fec_priv *fec)
258 {
259         writel(FEC_X_DES_ACTIVE_TDAR, &fec->eth->r_des_active);
260 }
261
262 static inline void fec_rx_task_disable(struct fec_priv *fec)
263 {
264 }
265
266 static inline void fec_tx_task_enable(struct fec_priv *fec)
267 {
268         writel(FEC_X_DES_ACTIVE_TDAR, &fec->eth->x_des_active);
269 }
270
271 static inline void fec_tx_task_disable(struct fec_priv *fec)
272 {
273 }
274
275 /**
276  * Initialize receive task's buffer descriptors
277  * @param[in] fec all we know about the device yet
278  * @param[in] count receive buffer count to be allocated
279  * @param[in] dsize desired size of each receive buffer
280  * @return 0 on success
281  *
282  * Init all RX descriptors to default values.
283  */
284 static void fec_rbd_init(struct fec_priv *fec, int count, int dsize)
285 {
286         uint32_t size;
287         uint8_t *data;
288         int i;
289
290         /*
291          * Reload the RX descriptors with default values and wipe
292          * the RX buffers.
293          */
294         size = roundup(dsize, ARCH_DMA_MINALIGN);
295         for (i = 0; i < count; i++) {
296                 data = (uint8_t *)fec->rbd_base[i].data_pointer;
297                 memset(data, 0, dsize);
298                 flush_dcache_range((uint32_t)data, (uint32_t)data + size);
299
300                 fec->rbd_base[i].status = FEC_RBD_EMPTY;
301                 fec->rbd_base[i].data_length = 0;
302         }
303
304         /* Mark the last RBD to close the ring. */
305         fec->rbd_base[i - 1].status = FEC_RBD_WRAP | FEC_RBD_EMPTY;
306         fec->rbd_index = 0;
307
308         flush_dcache_range((unsigned)fec->rbd_base,
309                            (unsigned)fec->rbd_base + size);
310 }
311
312 /**
313  * Initialize transmit task's buffer descriptors
314  * @param[in] fec all we know about the device yet
315  *
316  * Transmit buffers are created externally. We only have to init the BDs here.\n
317  * Note: There is a race condition in the hardware. When only one BD is in
318  * use it must be marked with the WRAP bit to use it for every transmitt.
319  * This bit in combination with the READY bit results into double transmit
320  * of each data buffer. It seems the state machine checks READY earlier then
321  * resetting it after the first transfer.
322  * Using two BDs solves this issue.
323  */
324 static void fec_tbd_init(struct fec_priv *fec)
325 {
326         unsigned addr = (unsigned)fec->tbd_base;
327         unsigned size = roundup(2 * sizeof(struct fec_bd),
328                                 ARCH_DMA_MINALIGN);
329
330         memset(fec->tbd_base, 0, size);
331         fec->tbd_base[0].status = 0;
332         fec->tbd_base[1].status = FEC_TBD_WRAP;
333         fec->tbd_index = 0;
334         flush_dcache_range(addr, addr + size);
335 }
336
337 /**
338  * Mark the given read buffer descriptor as free
339  * @param[in] last 1 if this is the last buffer descriptor in the chain, else 0
340  * @param[in] pRbd buffer descriptor to mark free again
341  */
342 static void fec_rbd_clean(int last, struct fec_bd *pRbd)
343 {
344         unsigned short flags = FEC_RBD_EMPTY;
345         if (last)
346                 flags |= FEC_RBD_WRAP;
347         writew(flags, &pRbd->status);
348         writew(0, &pRbd->data_length);
349 }
350
351 static int fec_get_hwaddr(struct eth_device *dev, int dev_id,
352                                                 unsigned char *mac)
353 {
354         imx_get_mac_from_fuse(dev_id, mac);
355         return !is_valid_ethaddr(mac);
356 }
357
358 static int fec_set_hwaddr(struct eth_device *dev)
359 {
360         uchar *mac = dev->enetaddr;
361         struct fec_priv *fec = (struct fec_priv *)dev->priv;
362
363         writel(0, &fec->eth->iaddr1);
364         writel(0, &fec->eth->iaddr2);
365         writel(0, &fec->eth->gaddr1);
366         writel(0, &fec->eth->gaddr2);
367
368         /*
369          * Set physical address
370          */
371         writel((mac[0] << 24) + (mac[1] << 16) + (mac[2] << 8) + mac[3],
372                         &fec->eth->paddr1);
373         writel((mac[4] << 24) + (mac[5] << 16) + 0x8808, &fec->eth->paddr2);
374
375         return 0;
376 }
377
378 /*
379  * Do initial configuration of the FEC registers
380  */
381 static void fec_reg_setup(struct fec_priv *fec)
382 {
383         uint32_t rcntrl;
384
385         /*
386          * Set interrupt mask register
387          */
388         writel(0x00000000, &fec->eth->imask);
389
390         /*
391          * Clear FEC-Lite interrupt event register(IEVENT)
392          */
393         writel(0xffffffff, &fec->eth->ievent);
394
395
396         /*
397          * Set FEC-Lite receive control register(R_CNTRL):
398          */
399
400         /* Start with frame length = 1518, common for all modes. */
401         rcntrl = PKTSIZE << FEC_RCNTRL_MAX_FL_SHIFT;
402         if (fec->xcv_type != SEVENWIRE)         /* xMII modes */
403                 rcntrl |= FEC_RCNTRL_FCE | FEC_RCNTRL_MII_MODE;
404         if (fec->xcv_type == RGMII)
405                 rcntrl |= FEC_RCNTRL_RGMII;
406         else if (fec->xcv_type == RMII)
407                 rcntrl |= FEC_RCNTRL_RMII;
408
409         writel(rcntrl, &fec->eth->r_cntrl);
410 }
411
412 /**
413  * Start the FEC engine
414  * @param[in] dev Our device to handle
415  */
416 static int fec_open(struct eth_device *edev)
417 {
418         struct fec_priv *fec = edev->priv;
419         int speed;
420         uint32_t addr, size;
421         int i;
422
423         debug("fec_open: fec_open(dev)\n");
424         /* full-duplex, heartbeat disabled */
425         writel(1 << 2, &fec->eth->x_cntrl);
426         fec->rbd_index = 0;
427
428         /* Invalidate all descriptors */
429         for (i = 0; i < FEC_RBD_NUM - 1; i++)
430                 fec_rbd_clean(0, &fec->rbd_base[i]);
431         fec_rbd_clean(1, &fec->rbd_base[i]);
432
433         /* Flush the descriptors into RAM */
434         size = roundup(FEC_RBD_NUM * sizeof(struct fec_bd),
435                         ARCH_DMA_MINALIGN);
436         addr = (uint32_t)fec->rbd_base;
437         flush_dcache_range(addr, addr + size);
438
439 #ifdef FEC_QUIRK_ENET_MAC
440         /* Enable ENET HW endian SWAP */
441         writel(readl(&fec->eth->ecntrl) | FEC_ECNTRL_DBSWAP,
442                 &fec->eth->ecntrl);
443         /* Enable ENET store and forward mode */
444         writel(readl(&fec->eth->x_wmrk) | FEC_X_WMRK_STRFWD,
445                 &fec->eth->x_wmrk);
446 #endif
447         /*
448          * Enable FEC-Lite controller
449          */
450         writel(readl(&fec->eth->ecntrl) | FEC_ECNTRL_ETHER_EN,
451                 &fec->eth->ecntrl);
452 #if defined(CONFIG_SOC_MX25) || defined(CONFIG_SOC_MX53) || defined(CONFIG_SOC_MX6SL)
453         udelay(100);
454         /*
455          * setup the MII gasket for RMII mode
456          */
457
458         /* disable the gasket */
459         writew(0, &fec->eth->miigsk_enr);
460
461         /* wait for the gasket to be disabled */
462         while (readw(&fec->eth->miigsk_enr) & MIIGSK_ENR_READY)
463                 udelay(2);
464
465         /* configure gasket for RMII, 50 MHz, no loopback, and no echo */
466         writew(MIIGSK_CFGR_IF_MODE_RMII, &fec->eth->miigsk_cfgr);
467
468         /* re-enable the gasket */
469         writew(MIIGSK_ENR_EN, &fec->eth->miigsk_enr);
470
471         /* wait until MII gasket is ready */
472         int max_loops = 10;
473         while ((readw(&fec->eth->miigsk_enr) & MIIGSK_ENR_READY) == 0) {
474                 if (--max_loops <= 0) {
475                         printf("WAIT for MII Gasket ready timed out\n");
476                         break;
477                 }
478         }
479 #endif
480
481 #ifdef CONFIG_PHYLIB
482         {
483                 /* Start up the PHY */
484                 int ret = phy_startup(fec->phydev);
485
486                 if (ret) {
487                         printf("Could not initialize PHY %s\n",
488                                fec->phydev->dev->name);
489                         return ret;
490                 }
491                 speed = fec->phydev->speed;
492         }
493 #else
494         miiphy_wait_aneg(edev);
495         speed = miiphy_speed(edev->name, fec->phy_id);
496         miiphy_duplex(edev->name, fec->phy_id);
497 #endif
498
499 #ifdef FEC_QUIRK_ENET_MAC
500         {
501                 u32 ecr = readl(&fec->eth->ecntrl) & ~FEC_ECNTRL_SPEED;
502                 u32 rcr = readl(&fec->eth->r_cntrl) & ~FEC_RCNTRL_RMII_10T;
503
504                 if (speed == _1000BASET)
505                         ecr |= FEC_ECNTRL_SPEED;
506                 else if (speed != _100BASET)
507                         rcr |= FEC_RCNTRL_RMII_10T;
508                 writel(ecr, &fec->eth->ecntrl);
509                 writel(rcr, &fec->eth->r_cntrl);
510         }
511 #elif defined(CONFIG_SOC_MX28)
512         {
513                 u32 rcr = readl(&fec->eth->r_cntrl) & ~FEC_RCNTRL_RMII_10T;
514
515                 if (speed == _10BASET)
516                         rcr |= FEC_RCNTRL_RMII_10T;
517                 writel(rcr, &fec->eth->r_cntrl);
518         }
519 #endif
520         debug("%s:Speed=%i\n", __func__, speed);
521
522         /*
523          * Enable SmartDMA receive task
524          */
525         fec_rx_task_enable(fec);
526
527 //      udelay(100000);
528         return 0;
529 }
530
531 static int fec_init(struct eth_device *dev, bd_t* bd)
532 {
533         struct fec_priv *fec = dev->priv;
534
535         /* Initialize MAC address */
536         fec_set_hwaddr(dev);
537
538         /*
539          * Setup transmit descriptors, there are two in total.
540          */
541         fec_tbd_init(fec);
542
543         /* Setup receive descriptors. */
544         fec_rbd_init(fec, FEC_RBD_NUM, FEC_MAX_PKT_SIZE);
545
546         fec_reg_setup(fec);
547
548         if (fec->xcv_type != SEVENWIRE)
549                 fec_mii_setspeed(fec->bus->priv);
550
551         /*
552          * Set Opcode/Pause Duration Register
553          */
554         writel(0x00010020, &fec->eth->op_pause);        /* FIXME 0xffff0020; */
555         writel(0x2, &fec->eth->x_wmrk);
556         /*
557          * Set multicast address filter
558          */
559         writel(0x00000000, &fec->eth->gaddr1);
560         writel(0x00000000, &fec->eth->gaddr2);
561
562         /* FIFO receive start register */
563         writel(0x520, &fec->eth->r_fstart);
564
565         /* size and address of each buffer */
566         writel(FEC_MAX_PKT_SIZE, &fec->eth->emrbr);
567         writel((uint32_t)fec->tbd_base, &fec->eth->etdsr);
568         writel((uint32_t)fec->rbd_base, &fec->eth->erdsr);
569
570 #ifndef CONFIG_PHYLIB
571         if (fec->xcv_type != SEVENWIRE)
572                 miiphy_restart_aneg(dev);
573 #endif
574         fec_open(dev);
575         return 0;
576 }
577
578 /**
579  * Halt the FEC engine
580  * @param[in] dev Our device to handle
581  */
582 static void fec_halt(struct eth_device *dev)
583 {
584         struct fec_priv *fec = (struct fec_priv *)dev->priv;
585         int counter = 1000;
586
587         /*
588          * issue graceful stop command to the FEC transmitter if necessary
589          */
590         writel(FEC_TCNTRL_GTS | readl(&fec->eth->x_cntrl),
591                         &fec->eth->x_cntrl);
592
593         debug("eth_halt: wait for stop regs\n");
594         /*
595          * wait for graceful stop to register
596          */
597         while ((counter--) && (!(readl(&fec->eth->ievent) & FEC_IEVENT_GRA)))
598                 udelay(100);
599
600         /*
601          * Disable SmartDMA tasks
602          */
603         fec_tx_task_disable(fec);
604         fec_rx_task_disable(fec);
605
606         /*
607          * Disable the Ethernet Controller
608          * Note: this will also reset the BD index counter!
609          */
610         writel(readl(&fec->eth->ecntrl) & ~FEC_ECNTRL_ETHER_EN,
611                         &fec->eth->ecntrl);
612         fec->rbd_index = 0;
613         fec->tbd_index = 0;
614         debug("eth_halt: done\n");
615 }
616
617 /**
618  * Transmit one frame
619  * @param[in] dev Our ethernet device to handle
620  * @param[in] packet Pointer to the data to be transmitted
621  * @param[in] length Data count in bytes
622  * @return 0 on success
623  */
624 static int fec_send(struct eth_device *dev, void *packet, int length)
625 {
626         unsigned int status;
627         uint32_t size, end;
628         uint32_t addr;
629         int timeout = FEC_XFER_TIMEOUT;
630         int ret = 0;
631
632         /*
633          * This routine transmits one frame.  This routine only accepts
634          * 6-byte Ethernet addresses.
635          */
636         struct fec_priv *fec = dev->priv;
637
638         /*
639          * Check for valid length of data.
640          */
641         if ((length > 1500) || (length <= 0)) {
642                 printf("Payload (%d) too large\n", length);
643                 return -1;
644         }
645
646         /*
647          * Setup the transmit buffer. We are always using the first buffer for
648          * transmission, the second will be empty and only used to stop the DMA
649          * engine. We also flush the packet to RAM here to avoid cache trouble.
650          */
651 #ifdef CONFIG_FEC_MXC_SWAP_PACKET
652         swap_packet((uint32_t *)packet, length);
653 #endif
654
655         addr = (uint32_t)packet;
656         end = roundup(addr + length, ARCH_DMA_MINALIGN);
657         addr &= ~(ARCH_DMA_MINALIGN - 1);
658         flush_dcache_range(addr, end);
659
660         writew(length, &fec->tbd_base[fec->tbd_index].data_length);
661         writel((unsigned long)packet,
662                 &fec->tbd_base[fec->tbd_index].data_pointer);
663
664         /*
665          * update BD's status now
666          * This block:
667          * - is always the last in a chain (means no chain)
668          * - should transmit the CRC
669          * - might be the last BD in the list, so the address counter should
670          *   wrap (-> keep the WRAP flag)
671          */
672         status = readw(&fec->tbd_base[fec->tbd_index].status) & FEC_TBD_WRAP;
673         status |= FEC_TBD_LAST | FEC_TBD_TC | FEC_TBD_READY;
674         writew(status, &fec->tbd_base[fec->tbd_index].status);
675
676         /*
677          * Flush data cache. This code flushes both TX descriptors to RAM.
678          * After this code, the descriptors will be safely in RAM and we
679          * can start DMA.
680          */
681         size = roundup(2 * sizeof(struct fec_bd), ARCH_DMA_MINALIGN);
682         addr = (uint32_t)fec->tbd_base;
683         flush_dcache_range(addr, addr + size);
684
685         /*
686          * Below we read the DMA descriptor's last four bytes back from the
687          * DRAM. This is important in order to make sure that all WRITE
688          * operations on the bus that were triggered by previous cache FLUSH
689          * have completed.
690          *
691          * Otherwise, on MX28, it is possible to observe a corruption of the
692          * DMA descriptors. Please refer to schematic "Figure 1-2" in MX28RM
693          * for the bus structure of MX28. The scenario is as follows:
694          *
695          * 1) ARM core triggers a series of WRITEs on the AHB_ARB2 bus going
696          *    to DRAM due to flush_dcache_range()
697          * 2) ARM core writes the FEC registers via AHB_ARB2
698          * 3) FEC DMA starts reading/writing from/to DRAM via AHB_ARB3
699          *
700          * Note that 2) does sometimes finish before 1) due to reordering of
701          * WRITE accesses on the AHB bus, therefore triggering 3) before the
702          * DMA descriptor is fully written into DRAM. This results in occasional
703          * corruption of the DMA descriptor.
704          */
705         readl(addr + size - 4);
706
707         /*
708          * Enable SmartDMA transmit task
709          */
710         fec_tx_task_enable(fec);
711
712         /*
713          * Wait until frame is sent. On each turn of the wait cycle, we must
714          * invalidate data cache to see what's really in RAM. Also, we need
715          * barrier here.
716          */
717         while (--timeout) {
718                 if (!(readl(&fec->eth->x_des_active) & FEC_X_DES_ACTIVE_TDAR))
719                         break;
720                 udelay(1);
721         }
722
723         if (!timeout) {
724                 ret = -EINVAL;
725                 goto out;
726         }
727
728         /*
729          * The TDAR bit is cleared when the descriptors are all out from TX
730          * but on mx6solox we noticed that the READY bit is still not cleared
731          * right after TDAR.
732          * These are two distinct signals, and in IC simulation, we found that
733          * TDAR always gets cleared prior than the READY bit of last BD becomes
734          * cleared.
735          * In mx6solox, we use a later version of FEC IP. It looks like that
736          * this intrinsic behaviour of TDAR bit has changed in this newer FEC
737          * version.
738          *
739          * Fix this by polling the READY bit of BD after the TDAR polling,
740          * which covers the mx6solox case and does not harm the other SoCs.
741          */
742         timeout = FEC_XFER_TIMEOUT;
743         while (--timeout) {
744                 invalidate_dcache_range(addr, addr + size);
745                 if (!(readw(&fec->tbd_base[fec->tbd_index].status) &
746                     FEC_TBD_READY))
747                         break;
748                 udelay(1);
749         }
750
751         if (!timeout)
752                 ret = -EINVAL;
753
754 out:
755         debug("fec_send: status 0x%x index %d ret %i\n",
756                         readw(&fec->tbd_base[fec->tbd_index].status),
757                         fec->tbd_index, ret);
758         /* for next transmission use the other buffer */
759         if (fec->tbd_index)
760                 fec->tbd_index = 0;
761         else
762                 fec->tbd_index = 1;
763
764         return ret;
765 }
766
767 /**
768  * Pull one frame from the card
769  * @param[in] dev Our ethernet device to handle
770  * @return Length of packet read
771  */
772 static int fec_recv(struct eth_device *dev)
773 {
774         struct fec_priv *fec = (struct fec_priv *)dev->priv;
775         struct fec_bd *rbd = &fec->rbd_base[fec->rbd_index];
776         unsigned long ievent;
777         int frame_length, len = 0;
778         uint16_t bd_status;
779         uint32_t addr, size, end;
780         int i;
781         ALLOC_CACHE_ALIGN_BUFFER(uchar, buff, FEC_MAX_PKT_SIZE);
782
783         /*
784          * Check if any critical events have happened
785          */
786         ievent = readl(&fec->eth->ievent);
787         if (ievent)
788                 writel(ievent, &fec->eth->ievent);
789
790         if (ievent)
791                 debug("fec_recv: ievent 0x%lx\n", ievent);
792         if (ievent & FEC_IEVENT_BABR) {
793                 fec_halt(dev);
794                 fec_init(dev, fec->bd);
795                 printf("some error: 0x%08lx\n", ievent);
796                 return 0;
797         }
798         if (ievent & FEC_IEVENT_HBERR) {
799                 /* Heartbeat error */
800                 writel(0x00000001 | readl(&fec->eth->x_cntrl),
801                                 &fec->eth->x_cntrl);
802         }
803         if (ievent & FEC_IEVENT_GRA) {
804                 /* Graceful stop complete */
805                 if (readl(&fec->eth->x_cntrl) & 0x00000001) {
806                         fec_halt(dev);
807                         writel(~0x00000001 & readl(&fec->eth->x_cntrl),
808                                         &fec->eth->x_cntrl);
809                         fec_init(dev, fec->bd);
810                 }
811         }
812
813         /*
814          * Read the buffer status. Before the status can be read, the data cache
815          * must be invalidated, because the data in RAM might have been changed
816          * by DMA. The descriptors are properly aligned to cachelines so there's
817          * no need to worry they'd overlap.
818          *
819          * WARNING: By invalidating the descriptor here, we also invalidate
820          * the descriptors surrounding this one. Therefore we can NOT change the
821          * contents of this descriptor nor the surrounding ones. The problem is
822          * that in order to mark the descriptor as processed, we need to change
823          * the descriptor. The solution is to mark the whole cache line when all
824          * descriptors in the cache line are processed.
825          */
826         addr = (uint32_t)rbd;
827         addr &= ~(ARCH_DMA_MINALIGN - 1);
828         size = roundup(sizeof(struct fec_bd), ARCH_DMA_MINALIGN);
829         invalidate_dcache_range(addr, addr + size);
830
831         bd_status = readw(&rbd->status);
832         if (!(bd_status & FEC_RBD_EMPTY)) {
833                 debug("fec_recv: status 0x%04x len %u\n", bd_status,
834                         readw(&rbd->data_length) - 4);
835                 if ((bd_status & FEC_RBD_LAST) && !(bd_status & FEC_RBD_ERR) &&
836                         ((readw(&rbd->data_length) - 4) > 14)) {
837                         /*
838                          * Get buffer address and size
839                          */
840                         addr = readl(&rbd->data_pointer);
841                         frame_length = readw(&rbd->data_length) - 4;
842
843                         /*
844                          * Invalidate data cache over the buffer
845                          */
846                         end = roundup(addr + frame_length, ARCH_DMA_MINALIGN);
847                         addr &= ~(ARCH_DMA_MINALIGN - 1);
848                         invalidate_dcache_range(addr, end);
849
850                         /*
851                          *  Fill the buffer and pass it to upper layers
852                          */
853 #ifdef CONFIG_FEC_MXC_SWAP_PACKET
854                         swap_packet((uint32_t *)addr, frame_length);
855 #endif
856                         memcpy(buff, (char *)addr, frame_length);
857                         net_process_received_packet(buff, frame_length);
858                         len = frame_length;
859                 } else {
860                         if (bd_status & FEC_RBD_ERR)
861                                 printf("error frame: 0x%08x 0x%08x\n",
862                                        addr, bd_status);
863                 }
864
865                 /*
866                  * Free the current buffer, restart the engine and move forward
867                  * to the next buffer. Here we check if the whole cacheline of
868                  * descriptors was already processed and if so, we mark it free
869                  * as whole.
870                  */
871                 size = RXDESC_PER_CACHELINE - 1;
872                 if ((fec->rbd_index & size) == size) {
873                         i = fec->rbd_index - size;
874                         addr = (uint32_t)&fec->rbd_base[i];
875                         for (; i <= fec->rbd_index ; i++) {
876                                 fec_rbd_clean(i == (FEC_RBD_NUM - 1),
877                                               &fec->rbd_base[i]);
878                         }
879                         flush_dcache_range(addr,
880                                 addr + ARCH_DMA_MINALIGN);
881                 }
882
883                 fec_rx_task_enable(fec);
884                 fec->rbd_index = (fec->rbd_index + 1) % FEC_RBD_NUM;
885                 debug("fec_recv: stop\n");
886         }
887
888         return len;
889 }
890
891 static void fec_set_dev_name(char *dest, int dev_id)
892 {
893         sprintf(dest, (dev_id == -1) ? "FEC" : "FEC%i", dev_id);
894 }
895
896 static int fec_alloc_descs(struct fec_priv *fec)
897 {
898         unsigned int size;
899         int i;
900         uint8_t *data;
901
902         /* Allocate TX descriptors. */
903         size = roundup(2 * sizeof(struct fec_bd), ARCH_DMA_MINALIGN);
904         fec->tbd_base = memalign(ARCH_DMA_MINALIGN, size);
905         if (!fec->tbd_base)
906                 goto err_tx;
907
908         /* Allocate RX descriptors. */
909         size = roundup(FEC_RBD_NUM * sizeof(struct fec_bd), ARCH_DMA_MINALIGN);
910         fec->rbd_base = memalign(ARCH_DMA_MINALIGN, size);
911         if (!fec->rbd_base)
912                 goto err_rx;
913
914         memset(fec->rbd_base, 0, size);
915
916         /* Allocate RX buffers. */
917
918         /* Maximum RX buffer size. */
919         size = roundup(FEC_MAX_PKT_SIZE, FEC_DMA_RX_MINALIGN);
920         for (i = 0; i < FEC_RBD_NUM; i++) {
921                 data = memalign(FEC_DMA_RX_MINALIGN, size);
922                 if (!data) {
923                         printf("%s: error allocating rxbuf %d\n", __func__, i);
924                         goto err_ring;
925                 }
926
927                 memset(data, 0, size);
928
929                 fec->rbd_base[i].data_pointer = (uint32_t)data;
930                 fec->rbd_base[i].status = FEC_RBD_EMPTY;
931                 fec->rbd_base[i].data_length = 0;
932                 /* Flush the buffer to memory. */
933                 flush_dcache_range((uint32_t)data, (uint32_t)data + size);
934         }
935
936         /* Mark the last RBD to close the ring. */
937         fec->rbd_base[i - 1].status = FEC_RBD_WRAP | FEC_RBD_EMPTY;
938
939         fec->rbd_index = 0;
940         fec->tbd_index = 0;
941
942         return 0;
943
944 err_ring:
945         for (; i >= 0; i--)
946                 free((void *)fec->rbd_base[i].data_pointer);
947         free(fec->rbd_base);
948 err_rx:
949         free(fec->tbd_base);
950 err_tx:
951         return -ENOMEM;
952 }
953
954 static void fec_free_descs(struct fec_priv *fec)
955 {
956         int i;
957
958         for (i = 0; i < FEC_RBD_NUM; i++)
959                 free((void *)fec->rbd_base[i].data_pointer);
960         free(fec->rbd_base);
961         free(fec->tbd_base);
962 }
963
964 #ifdef CONFIG_PHYLIB
965 int fec_probe(bd_t *bd, int dev_id, uint32_t base_addr,
966                 struct mii_dev *bus, struct phy_device *phydev)
967 #else
968 static int fec_probe(bd_t *bd, int dev_id, uint32_t base_addr,
969                 struct mii_dev *bus, int phy_id)
970 #endif
971 {
972         struct eth_device *edev;
973         struct fec_priv *fec;
974         unsigned char ethaddr[6];
975         uint32_t start;
976         int ret = 0;
977
978         /* create and fill edev struct */
979         edev = calloc(sizeof(struct eth_device), 1);
980         if (!edev) {
981                 puts("fec_mxc: not enough malloc memory for eth_device\n");
982                 ret = -ENOMEM;
983                 goto err1;
984         }
985
986         fec = calloc(sizeof(struct fec_priv), 1);
987         if (!fec) {
988                 puts("fec_mxc: not enough malloc memory for fec_priv\n");
989                 ret = -ENOMEM;
990                 goto err2;
991         }
992
993         ret = fec_alloc_descs(fec);
994         if (ret)
995                 goto err3;
996
997         edev->priv = fec;
998         edev->init = fec_init;
999         edev->send = fec_send;
1000         edev->recv = fec_recv;
1001         edev->halt = fec_halt;
1002         edev->write_hwaddr = fec_set_hwaddr;
1003
1004         fec->eth = (struct ethernet_regs *)base_addr;
1005         fec->bd = bd;
1006
1007         fec->xcv_type = CONFIG_FEC_XCV_TYPE;
1008
1009         /* Reset chip. */
1010         writel(readl(&fec->eth->ecntrl) | FEC_ECNTRL_RESET, &fec->eth->ecntrl);
1011         start = get_timer(0);
1012         while (readl(&fec->eth->ecntrl) & FEC_ECNTRL_RESET) {
1013                 if (get_timer(start) > (CONFIG_SYS_HZ * 5)) {
1014                         printf("FEC MXC: Timeout reseting chip\n");
1015                         goto err4;
1016                 }
1017                 udelay(10);
1018         }
1019
1020         fec_reg_setup(fec);
1021         fec_set_dev_name(edev->name, dev_id);
1022         fec->dev_id = (dev_id == -1) ? 0 : dev_id;
1023         fec->bus = bus;
1024         fec_mii_setspeed(bus->priv);
1025 #ifdef CONFIG_PHYLIB
1026         fec->phydev = phydev;
1027         phy_connect_dev(phydev, edev);
1028         /* Configure phy */
1029         phy_config(phydev);
1030 #else
1031         fec->phy_id = phy_id;
1032 #endif
1033         eth_register(edev);
1034
1035         if (fec_get_hwaddr(edev, dev_id, ethaddr) == 0) {
1036                 if (dev_id < 0)
1037                         debug("got MAC address from fuse: %pM\n", ethaddr);
1038                 else
1039                         debug("got MAC%d address from fuse: %pM\n", dev_id, ethaddr);
1040                 memcpy(edev->enetaddr, ethaddr, 6);
1041                 if (!getenv("ethaddr"))
1042                         eth_setenv_enetaddr("ethaddr", ethaddr);
1043         }
1044         return ret;
1045 err4:
1046         fec_free_descs(fec);
1047 err3:
1048         free(fec);
1049 err2:
1050         free(edev);
1051 err1:
1052         return ret;
1053 }
1054
1055 struct mii_dev *fec_get_miibus(uint32_t base_addr, int dev_id)
1056 {
1057         struct ethernet_regs *eth = (struct ethernet_regs *)base_addr;
1058         struct mii_dev *bus;
1059         int ret;
1060
1061         bus = mdio_alloc();
1062         if (!bus) {
1063                 printf("mdio_alloc failed\n");
1064                 return NULL;
1065         }
1066         bus->read = fec_phy_read;
1067         bus->write = fec_phy_write;
1068         bus->priv = eth;
1069         fec_set_dev_name(bus->name, dev_id);
1070
1071         ret = mdio_register(bus);
1072         if (ret) {
1073                 printf("mdio_register failed\n");
1074                 free(bus);
1075                 return NULL;
1076         }
1077         fec_mii_setspeed(eth);
1078         return bus;
1079 }
1080
1081 int fecmxc_initialize_multi(bd_t *bd, int dev_id, int phy_id, uint32_t addr)
1082 {
1083         uint32_t base_mii;
1084         struct mii_dev *bus = NULL;
1085 #ifdef CONFIG_PHYLIB
1086         struct phy_device *phydev = NULL;
1087 #endif
1088         int ret;
1089
1090 #ifdef CONFIG_SOC_MX28
1091         /*
1092          * The i.MX28 has two ethernet interfaces, but they are not equal.
1093          * Only the first one can access the MDIO bus.
1094          */
1095         base_mii = MXS_ENET0_BASE;
1096 #else
1097         base_mii = addr;
1098 #endif
1099         debug("eth_init: fec_probe(bd, %i, %i) @ %08x\n", dev_id, phy_id, addr);
1100         bus = fec_get_miibus(base_mii, dev_id);
1101         if (!bus)
1102                 return -ENOMEM;
1103 #ifdef CONFIG_PHYLIB
1104         phydev = phy_find_by_mask(bus, phy_id < 0 ? 0xff : (1 << phy_id),
1105                                 PHY_INTERFACE_MODE_RGMII);
1106         if (!phydev) {
1107                 free(bus);
1108                 return -ENOMEM;
1109         }
1110         ret = fec_probe(bd, dev_id, addr, bus, phydev);
1111 #else
1112         ret = fec_probe(bd, dev_id, addr, bus, phy_id);
1113 #endif
1114         if (ret) {
1115 #ifdef CONFIG_PHYLIB
1116                 free(phydev);
1117 #endif
1118                 free(bus);
1119         }
1120         return ret;
1121 }
1122
1123 #ifdef CONFIG_FEC_MXC_PHYADDR
1124 int fecmxc_initialize(bd_t *bd)
1125 {
1126         return fecmxc_initialize_multi(bd, -1, CONFIG_FEC_MXC_PHYADDR,
1127                         IMX_FEC_BASE);
1128 }
1129 #endif
1130
1131 #ifndef CONFIG_PHYLIB
1132 int fecmxc_register_mii_postcall(struct eth_device *dev, int (*cb)(int))
1133 {
1134         struct fec_priv *fec = (struct fec_priv *)dev->priv;
1135         fec->mii_postcall = cb;
1136         return 0;
1137 }
1138 #endif