drivers/net/npe/include/IxQueueAssignments.h

   1 /**
   2  * @file IxQueueAssignments.h
   3  *
   4  * @author Intel Corporation
   5  * @date 29-Oct-2004
   6  *
   7  * @brief Central definition for queue assignments
   8  *
   9  * Design Notes:
  10  * This file contains queue assignments used by Ethernet (EthAcc),
  11  * HSS (HssAcc), ATM (atmdAcc) and DMA (dmaAcc) access libraries.
  12  *
  13  * Note: Ethernet QoS traffic class definitions are managed separately
  14  * by EthDB in IxEthDBQoS.h.
  15  *
  16  * @par
  17  * IXP400 SW Release version 2.0
  18  *
  19  * -- Copyright Notice --
  20  *
  21  * @par
  22  * Copyright 2001-2005, Intel Corporation.
  23  * All rights reserved.
  24  *
  25  * @par
  26  * SPDX-License-Identifier:     BSD-3-Clause
  27  * @par
  28  * -- End of Copyright Notice --
  29  */
  30
  31 #ifndef IxQueueAssignments_H
  32 #define IxQueueAssignments_H
  33
  34 #include "IxQMgr.h"
  35
  36 /***************************************************************************
  37  *  Queue assignments for ATM
  38  ***************************************************************************/
  39
  40 /**
  41  * @brief Global compiler switch to select between 3 possible NPE Modes
  42  * Define this macro to enable MPHY mode
  43  *
  44  * Default(No Switch) = MultiPHY Utopia2
  45  * IX_UTOPIAMODE = 1 for single Phy Utopia1
  46  * IX_MPHYSINGLEPORT = 1 for single Phy Utopia2
  47  */
  48 #define IX_NPE_MPHYMULTIPORT 1
  49 #if IX_UTOPIAMODE == 1
  50 #undef  IX_NPE_MPHYMULTIPORT
  51 #endif
  52 #if IX_MPHYSINGLEPORT == 1
  53 #undef  IX_NPE_MPHYMULTIPORT
  54 #endif
  55
  56 /**
  57  * @def IX_NPE_A_TXDONE_QUEUE_HIGHWATERMARK
  58  *
  59  * @brief The NPE reserves the High Watermark for its operation. But it must be set by the Xscale
  60  */
  61 #define IX_NPE_A_TXDONE_QUEUE_HIGHWATERMARK  2
  62
  63 /**
  64  * @def IX_NPE_A_QMQ_ATM_TX_DONE
  65  *
  66  * @brief Queue ID for ATM Transmit Done queue
  67  */
  68 #define IX_NPE_A_QMQ_ATM_TX_DONE       IX_QMGR_QUEUE_1
  69
  70 /**
  71  * @def IX_NPE_A_QMQ_ATM_TX0
  72  *
  73  * @brief Queue ID for ATM transmit Queue in a single phy configuration
  74  */
  75 #define IX_NPE_A_QMQ_ATM_TX0           IX_QMGR_QUEUE_2
  76
  77
  78 /**
  79  * @def IX_NPE_A_QMQ_ATM_TXID_MIN
  80  *
  81  * @brief Queue Manager Queue ID for ATM transmit Queue with minimum number of queue
  82  *
  83  */
  84
  85 /**
  86  * @def IX_NPE_A_QMQ_ATM_TXID_MAX
  87  *
  88  * @brief Queue Manager Queue ID for ATM transmit Queue with maximum number of queue
  89  *
  90  */
  91
  92 /**
  93  * @def IX_NPE_A_QMQ_ATM_RX_HI
  94  *
  95  * @brief Queue Manager Queue ID for ATM Receive high Queue
  96  *
  97  */
  98
  99 /**
 100  * @def IX_NPE_A_QMQ_ATM_RX_LO
 101  *
 102  * @brief Queue Manager Queue ID for ATM Receive low Queue
 103  */
 104
 105 #ifdef IX_NPE_MPHYMULTIPORT
 106 /**
 107  * @def IX_NPE_A_QMQ_ATM_TX1
 108  *
 109  * @brief Queue ID for ATM transmit Queue Multiphy from 1 to 11
 110  */
 111 #define IX_NPE_A_QMQ_ATM_TX1           IX_NPE_A_QMQ_ATM_TX0+1
 112 #define IX_NPE_A_QMQ_ATM_TX2           IX_NPE_A_QMQ_ATM_TX1+1
 113 #define IX_NPE_A_QMQ_ATM_TX3           IX_NPE_A_QMQ_ATM_TX2+1
 114 #define IX_NPE_A_QMQ_ATM_TX4           IX_NPE_A_QMQ_ATM_TX3+1
 115 #define IX_NPE_A_QMQ_ATM_TX5           IX_NPE_A_QMQ_ATM_TX4+1
 116 #define IX_NPE_A_QMQ_ATM_TX6           IX_NPE_A_QMQ_ATM_TX5+1
 117 #define IX_NPE_A_QMQ_ATM_TX7           IX_NPE_A_QMQ_ATM_TX6+1
 118 #define IX_NPE_A_QMQ_ATM_TX8           IX_NPE_A_QMQ_ATM_TX7+1
 119 #define IX_NPE_A_QMQ_ATM_TX9           IX_NPE_A_QMQ_ATM_TX8+1
 120 #define IX_NPE_A_QMQ_ATM_TX10          IX_NPE_A_QMQ_ATM_TX9+1
 121 #define IX_NPE_A_QMQ_ATM_TX11          IX_NPE_A_QMQ_ATM_TX10+1
 122 #define IX_NPE_A_QMQ_ATM_TXID_MIN      IX_NPE_A_QMQ_ATM_TX0
 123 #define IX_NPE_A_QMQ_ATM_TXID_MAX      IX_NPE_A_QMQ_ATM_TX11
 124 #define IX_NPE_A_QMQ_ATM_RX_HI         IX_QMGR_QUEUE_21
 125 #define IX_NPE_A_QMQ_ATM_RX_LO         IX_QMGR_QUEUE_22
 126 #else
 127 #define IX_NPE_A_QMQ_ATM_TXID_MIN      IX_NPE_A_QMQ_ATM_TX0
 128 #define IX_NPE_A_QMQ_ATM_TXID_MAX      IX_NPE_A_QMQ_ATM_TX0
 129 #define IX_NPE_A_QMQ_ATM_RX_HI         IX_QMGR_QUEUE_10
 130 #define IX_NPE_A_QMQ_ATM_RX_LO         IX_QMGR_QUEUE_11
 131 #endif /* MPHY */
 132
 133 /**
 134  * @def IX_NPE_A_QMQ_ATM_FREE_VC0
 135  *
 136  * @brief Hardware QMgr Queue ID for ATM Free VC Queue.
 137  *
 138  * There are 32 Hardware QMgr Queue ID; from IX_NPE_A_QMQ_ATM_FREE_VC1 to
 139  * IX_NPE_A_QMQ_ATM_FREE_VC30
 140  */
 141 #define IX_NPE_A_QMQ_ATM_FREE_VC0      IX_QMGR_QUEUE_32
 142 #define IX_NPE_A_QMQ_ATM_FREE_VC1      IX_NPE_A_QMQ_ATM_FREE_VC0+1
 143 #define IX_NPE_A_QMQ_ATM_FREE_VC2      IX_NPE_A_QMQ_ATM_FREE_VC1+1
 144 #define IX_NPE_A_QMQ_ATM_FREE_VC3      IX_NPE_A_QMQ_ATM_FREE_VC2+1
 145 #define IX_NPE_A_QMQ_ATM_FREE_VC4      IX_NPE_A_QMQ_ATM_FREE_VC3+1
 146 #define IX_NPE_A_QMQ_ATM_FREE_VC5      IX_NPE_A_QMQ_ATM_FREE_VC4+1
 147 #define IX_NPE_A_QMQ_ATM_FREE_VC6      IX_NPE_A_QMQ_ATM_FREE_VC5+1
 148 #define IX_NPE_A_QMQ_ATM_FREE_VC7      IX_NPE_A_QMQ_ATM_FREE_VC6+1
 149 #define IX_NPE_A_QMQ_ATM_FREE_VC8      IX_NPE_A_QMQ_ATM_FREE_VC7+1
 150 #define IX_NPE_A_QMQ_ATM_FREE_VC9      IX_NPE_A_QMQ_ATM_FREE_VC8+1
 151 #define IX_NPE_A_QMQ_ATM_FREE_VC10     IX_NPE_A_QMQ_ATM_FREE_VC9+1
 152 #define IX_NPE_A_QMQ_ATM_FREE_VC11     IX_NPE_A_QMQ_ATM_FREE_VC10+1
 153 #define IX_NPE_A_QMQ_ATM_FREE_VC12     IX_NPE_A_QMQ_ATM_FREE_VC11+1
 154 #define IX_NPE_A_QMQ_ATM_FREE_VC13     IX_NPE_A_QMQ_ATM_FREE_VC12+1
 155 #define IX_NPE_A_QMQ_ATM_FREE_VC14     IX_NPE_A_QMQ_ATM_FREE_VC13+1
 156 #define IX_NPE_A_QMQ_ATM_FREE_VC15     IX_NPE_A_QMQ_ATM_FREE_VC14+1
 157 #define IX_NPE_A_QMQ_ATM_FREE_VC16     IX_NPE_A_QMQ_ATM_FREE_VC15+1
 158 #define IX_NPE_A_QMQ_ATM_FREE_VC17     IX_NPE_A_QMQ_ATM_FREE_VC16+1
 159 #define IX_NPE_A_QMQ_ATM_FREE_VC18     IX_NPE_A_QMQ_ATM_FREE_VC17+1
 160 #define IX_NPE_A_QMQ_ATM_FREE_VC19     IX_NPE_A_QMQ_ATM_FREE_VC18+1
 161 #define IX_NPE_A_QMQ_ATM_FREE_VC20     IX_NPE_A_QMQ_ATM_FREE_VC19+1
 162 #define IX_NPE_A_QMQ_ATM_FREE_VC21     IX_NPE_A_QMQ_ATM_FREE_VC20+1
 163 #define IX_NPE_A_QMQ_ATM_FREE_VC22     IX_NPE_A_QMQ_ATM_FREE_VC21+1
 164 #define IX_NPE_A_QMQ_ATM_FREE_VC23     IX_NPE_A_QMQ_ATM_FREE_VC22+1
 165 #define IX_NPE_A_QMQ_ATM_FREE_VC24     IX_NPE_A_QMQ_ATM_FREE_VC23+1
 166 #define IX_NPE_A_QMQ_ATM_FREE_VC25     IX_NPE_A_QMQ_ATM_FREE_VC24+1
 167 #define IX_NPE_A_QMQ_ATM_FREE_VC26     IX_NPE_A_QMQ_ATM_FREE_VC25+1
 168 #define IX_NPE_A_QMQ_ATM_FREE_VC27     IX_NPE_A_QMQ_ATM_FREE_VC26+1
 169 #define IX_NPE_A_QMQ_ATM_FREE_VC28     IX_NPE_A_QMQ_ATM_FREE_VC27+1
 170 #define IX_NPE_A_QMQ_ATM_FREE_VC29     IX_NPE_A_QMQ_ATM_FREE_VC28+1
 171 #define IX_NPE_A_QMQ_ATM_FREE_VC30     IX_NPE_A_QMQ_ATM_FREE_VC29+1
 172 #define IX_NPE_A_QMQ_ATM_FREE_VC31     IX_NPE_A_QMQ_ATM_FREE_VC30+1
 173
 174 /**
 175  * @def IX_NPE_A_QMQ_ATM_RXFREE_MIN
 176  *
 177  * @brief The minimum queue ID for FreeVC queue
 178  */
 179 #define IX_NPE_A_QMQ_ATM_RXFREE_MIN  IX_NPE_A_QMQ_ATM_FREE_VC0
 180
 181 /**
 182  * @def IX_NPE_A_QMQ_ATM_RXFREE_MAX
 183  *
 184  * @brief The maximum queue ID for FreeVC queue
 185  */
 186 #define IX_NPE_A_QMQ_ATM_RXFREE_MAX  IX_NPE_A_QMQ_ATM_FREE_VC31
 187
 188 /**
 189  * @def IX_NPE_A_QMQ_OAM_FREE_VC
 190  * @brief OAM Rx Free queue ID
 191  */
 192 #ifdef IX_NPE_MPHYMULTIPORT
 193 #define IX_NPE_A_QMQ_OAM_FREE_VC       IX_QMGR_QUEUE_14
 194 #else
 195 #define IX_NPE_A_QMQ_OAM_FREE_VC       IX_QMGR_QUEUE_3
 196 #endif /* MPHY */
 197
 198 /****************************************************************************
 199  * Queue assignments for HSS
 200  ****************************************************************************/
 201
 202 /****  HSS Port 0 ****/
 203
 204 /**
 205  * @def IX_NPE_A_QMQ_HSS0_CHL_RX_TRIG
 206  *
 207  * @brief Hardware QMgr Queue ID for HSS Port 0 Channelized Receive trigger
 208  */
 209 #define IX_NPE_A_QMQ_HSS0_CHL_RX_TRIG   IX_QMGR_QUEUE_12
 210
 211 /**
 212  * @def IX_NPE_A_QMQ_HSS0_PKT_RX
 213  *
 214  * @brief Hardware QMgr Queue ID for HSS Port 0 Packetized Receive
 215  */
 216 #define IX_NPE_A_QMQ_HSS0_PKT_RX        IX_QMGR_QUEUE_13
 217
 218 /**
 219  * @def IX_NPE_A_QMQ_HSS0_PKT_TX0
 220  *
 221  * @brief Hardware QMgr Queue ID for HSS Port 0 Packetized Transmit queue 0
 222  */
 223 #define IX_NPE_A_QMQ_HSS0_PKT_TX0       IX_QMGR_QUEUE_14
 224
 225 /**
 226  * @def IX_NPE_A_QMQ_HSS0_PKT_TX1
 227  *
 228  * @brief Hardware QMgr Queue ID for HSS Port 0 Packetized Transmit queue 1
 229  */
 230 #define IX_NPE_A_QMQ_HSS0_PKT_TX1       IX_QMGR_QUEUE_15
 231
 232 /**
 233  * @def IX_NPE_A_QMQ_HSS0_PKT_TX2
 234  *
 235  * @brief Hardware QMgr Queue ID for HSS Port 0 Packetized Transmit queue 2
 236  */
 237 #define IX_NPE_A_QMQ_HSS0_PKT_TX2       IX_QMGR_QUEUE_16
 238
 239 /**
 240  * @def IX_NPE_A_QMQ_HSS0_PKT_TX3
 241  *
 242  * @brief Hardware QMgr Queue ID for HSS Port 0 Packetized Transmit queue 3
 243  */
 244 #define IX_NPE_A_QMQ_HSS0_PKT_TX3       IX_QMGR_QUEUE_17
 245
 246 /**
 247  * @def IX_NPE_A_QMQ_HSS0_PKT_RX_FREE0
 248  *
 249  * @brief Hardware QMgr Queue ID for HSS Port 0 Packetized Receive Free queue 0
 250  */
 251 #define IX_NPE_A_QMQ_HSS0_PKT_RX_FREE0  IX_QMGR_QUEUE_18
 252
 253 /**
 254  * @def IX_NPE_A_QMQ_HSS0_PKT_RX_FREE1
 255  *
 256  * @brief Hardware QMgr Queue ID for HSS Port 0 Packetized Receive Free queue 1
 257  */
 258 #define IX_NPE_A_QMQ_HSS0_PKT_RX_FREE1  IX_QMGR_QUEUE_19
 259
 260 /**
 261  * @def IX_NPE_A_QMQ_HSS0_PKT_RX_FREE2
 262  *
 263  * @brief Hardware QMgr Queue ID for HSS Port 0 Packetized Receive Free queue 2
 264  */
 265 #define IX_NPE_A_QMQ_HSS0_PKT_RX_FREE2  IX_QMGR_QUEUE_20
 266
 267 /**
 268  * @def IX_NPE_A_QMQ_HSS0_PKT_RX_FREE3
 269  *
 270  * @brief Hardware QMgr Queue ID for HSS Port 0 Packetized Receive Free queue 3
 271  */
 272 #define IX_NPE_A_QMQ_HSS0_PKT_RX_FREE3  IX_QMGR_QUEUE_21
 273
 274 /**
 275  * @def IX_NPE_A_QMQ_HSS0_PKT_TX_DONE
 276  *
 277  * @brief Hardware QMgr Queue ID for HSS Port 0 Packetized Transmit Done queue
 278  */
 279 #define IX_NPE_A_QMQ_HSS0_PKT_TX_DONE   IX_QMGR_QUEUE_22
 280
 281 /****  HSS Port 1 ****/
 282
 283 /**
 284  * @def IX_NPE_A_QMQ_HSS1_CHL_RX_TRIG
 285  *
 286  * @brief Hardware QMgr Queue ID for HSS Port 1 Channelized Receive trigger
 287  */
 288 #define IX_NPE_A_QMQ_HSS1_CHL_RX_TRIG   IX_QMGR_QUEUE_10
 289
 290 /**
 291  * @def IX_NPE_A_QMQ_HSS1_PKT_RX
 292  *
 293  * @brief Hardware QMgr Queue ID for HSS Port 1 Packetized Receive
 294  */
 295 #define IX_NPE_A_QMQ_HSS1_PKT_RX        IX_QMGR_QUEUE_0
 296
 297 /**
 298  * @def IX_NPE_A_QMQ_HSS1_PKT_TX0
 299  *
 300  * @brief Hardware QMgr Queue ID for HSS Port 1 Packetized Transmit queue 0
 301  */
 302 #define IX_NPE_A_QMQ_HSS1_PKT_TX0       IX_QMGR_QUEUE_5
 303
 304 /**
 305  * @def IX_NPE_A_QMQ_HSS1_PKT_TX1
 306  *
 307  * @brief Hardware QMgr Queue ID for HSS Port 1 Packetized Transmit queue 1
 308  */
 309 #define IX_NPE_A_QMQ_HSS1_PKT_TX1       IX_QMGR_QUEUE_6
 310
 311 /**
 312  * @def IX_NPE_A_QMQ_HSS1_PKT_TX2
 313  *
 314  * @brief Hardware QMgr Queue ID for HSS Port 1 Packetized Transmit queue 2
 315  */
 316 #define IX_NPE_A_QMQ_HSS1_PKT_TX2       IX_QMGR_QUEUE_7
 317
 318 /**
 319  * @def IX_NPE_A_QMQ_HSS1_PKT_TX3
 320  *
 321  * @brief Hardware QMgr Queue ID for HSS Port 1 Packetized Transmit queue 3
 322  */
 323 #define IX_NPE_A_QMQ_HSS1_PKT_TX3       IX_QMGR_QUEUE_8
 324
 325 /**
 326  * @def IX_NPE_A_QMQ_HSS1_PKT_RX_FREE0
 327  *
 328  * @brief Hardware QMgr Queue ID for HSS Port 1 Packetized Receive Free queue 0
 329  */
 330 #define IX_NPE_A_QMQ_HSS1_PKT_RX_FREE0  IX_QMGR_QUEUE_1
 331
 332 /**
 333  * @def IX_NPE_A_QMQ_HSS1_PKT_RX_FREE1
 334  *
 335  * @brief Hardware QMgr Queue ID for HSS Port 1 Packetized Receive Free queue 1
 336  */
 337 #define IX_NPE_A_QMQ_HSS1_PKT_RX_FREE1  IX_QMGR_QUEUE_2
 338
 339 /**
 340  * @def IX_NPE_A_QMQ_HSS1_PKT_RX_FREE2
 341  *
 342  * @brief Hardware QMgr Queue ID for HSS Port 1 Packetized Receive Free queue 2
 343  */
 344 #define IX_NPE_A_QMQ_HSS1_PKT_RX_FREE2  IX_QMGR_QUEUE_3
 345
 346 /**
 347  * @def IX_NPE_A_QMQ_HSS1_PKT_RX_FREE3
 348  *
 349  * @brief Hardware QMgr Queue ID for HSS Port 1 Packetized Receive Free queue 3
 350  */
 351 #define IX_NPE_A_QMQ_HSS1_PKT_RX_FREE3  IX_QMGR_QUEUE_4
 352
 353 /**
 354  * @def IX_NPE_A_QMQ_HSS1_PKT_TX_DONE
 355  *
 356  * @brief Hardware QMgr Queue ID for HSS Port 1 Packetized Transmit Done queue
 357  */
 358 #define IX_NPE_A_QMQ_HSS1_PKT_TX_DONE   IX_QMGR_QUEUE_9
 359
 360 /*****************************************************************************************
 361  * Queue assignments for DMA
 362  *****************************************************************************************/
 363
 364 #define IX_DMA_NPE_A_REQUEST_QID IX_QMGR_QUEUE_19   /**< Queue Id for NPE A DMA Request */
 365 #define IX_DMA_NPE_A_DONE_QID    IX_QMGR_QUEUE_20   /**< Queue Id for NPE A DMA Done    */
 366 #define IX_DMA_NPE_B_REQUEST_QID IX_QMGR_QUEUE_24   /**< Queue Id for NPE B DMA Request */
 367 #define IX_DMA_NPE_B_DONE_QID    IX_QMGR_QUEUE_26   /**< Queue Id for NPE B DMA Done    */
 368 #define IX_DMA_NPE_C_REQUEST_QID IX_QMGR_QUEUE_25   /**< Queue Id for NPE C DMA Request */
 369 #define IX_DMA_NPE_C_DONE_QID    IX_QMGR_QUEUE_27   /**< Queue Id for NPE C DMA Done    */
 370
 371
 372 /*****************************************************************************************
 373  * Queue assignments for Ethernet
 374  *
 375  * Note: Rx queue definitions, which include QoS traffic class definitions
 376  * are managed by EthDB and declared in IxEthDBQoS.h
 377  *****************************************************************************************/
 378
 379 /**
 380 *
 381 * @def IX_ETH_ACC_RX_FRAME_ETH_Q
 382 *
 383 * @brief  Eth0/Eth1 NPE Frame Receive Q.
 384 *
 385 * @note THIS IS NOT USED - the Rx queues are read from EthDB QoS configuration
 386 *
 387 */
 388 #define IX_ETH_ACC_RX_FRAME_ETH_Q       (IX_QMGR_QUEUE_4)
 389
 390 /**
 391 *
 392 * @def IX_ETH_ACC_RX_FREE_BUFF_ENET0_Q
 393 *
 394 * @brief Supply Rx Buffers Ethernet Q for NPEB - Eth 0 - Port 1
 395 *
 396 */
 397 #define IX_ETH_ACC_RX_FREE_BUFF_ENET0_Q    (IX_QMGR_QUEUE_27)
 398
 399 /**
 400 *
 401 * @def IX_ETH_ACC_RX_FREE_BUFF_ENET1_Q
 402 *
 403 * @brief Supply Rx Buffers Ethernet Q for NPEC - Eth 1 - Port 2
 404 *
 405 */
 406 #define IX_ETH_ACC_RX_FREE_BUFF_ENET1_Q    (IX_QMGR_QUEUE_28)
 407
 408 /**
 409 *
 410 * @def IX_ETH_ACC_RX_FREE_BUFF_ENET2_Q
 411 *
 412 * @brief Supply Rx Buffers Ethernet Q for NPEA - Eth 2 - Port 3
 413 *
 414 */
 415 #define IX_ETH_ACC_RX_FREE_BUFF_ENET2_Q    (IX_QMGR_QUEUE_26)
 416
 417
 418 /**
 419 *
 420 * @def IX_ETH_ACC_TX_FRAME_ENET0_Q
 421 *
 422 * @brief Submit frame Q for NPEB Eth 0 - Port 1
 423 *
 424 */
 425 #define IX_ETH_ACC_TX_FRAME_ENET0_Q    (IX_QMGR_QUEUE_24)
 426
 427
 428 /**
 429 *
 430 * @def IX_ETH_ACC_TX_FRAME_ENET1_Q
 431 *
 432 * @brief Submit frame Q for NPEC Eth 1 - Port 2
 433 *
 434 */
 435 #define IX_ETH_ACC_TX_FRAME_ENET1_Q    (IX_QMGR_QUEUE_25)
 436
 437 /**
 438 *
 439 * @def IX_ETH_ACC_TX_FRAME_ENET2_Q
 440 *
 441 * @brief Submit frame Q for NPEA Eth 2 - Port 3
 442 *
 443 */
 444 #define IX_ETH_ACC_TX_FRAME_ENET2_Q    (IX_QMGR_QUEUE_23)
 445
 446 /**
 447 *
 448 * @def IX_ETH_ACC_TX_FRAME_DONE_ETH_Q
 449 *
 450 * @brief Transmit complete Q for NPE Eth 0/1, Port 1&2
 451 *
 452 */
 453 #define IX_ETH_ACC_TX_FRAME_DONE_ETH_Q    (IX_QMGR_QUEUE_31)
 454
 455 /*****************************************************************************************
 456  * Queue assignments for Crypto
 457  *****************************************************************************************/
 458
 459 /** Crypto Service Request Queue */
 460 #define IX_CRYPTO_ACC_CRYPTO_REQ_Q  (IX_QMGR_QUEUE_29)
 461
 462 /** Crypto Service Done Queue */
 463 #define IX_CRYPTO_ACC_CRYPTO_DONE_Q (IX_QMGR_QUEUE_30)
 464
 465 /** Crypto Req Q CB tag */
 466 #define IX_CRYPTO_ACC_CRYPTO_REQ_Q_CB_TAG   (0)
 467
 468 /** Crypto Done Q CB tag */
 469 #define IX_CRYPTO_ACC_CRYPTO_DONE_Q_CB_TAG  (1)
 470
 471 /** WEP Service Request Queue */
 472 #define IX_CRYPTO_ACC_WEP_REQ_Q  (IX_QMGR_QUEUE_21)
 473
 474 /** WEP Service Done Queue */
 475 #define IX_CRYPTO_ACC_WEP_DONE_Q (IX_QMGR_QUEUE_22)
 476
 477 /** WEP Req Q CB tag */
 478 #define IX_CRYPTO_ACC_WEP_REQ_Q_CB_TAG      (2)
 479
 480 /** WEP Done Q CB tag */
 481 #define IX_CRYPTO_ACC_WEP_DONE_Q_CB_TAG     (3)
 482
 483 /** Number of queues allocate to crypto hardware accelerator services */
 484 #define IX_CRYPTO_ACC_NUM_OF_CRYPTO_Q       (2)
 485
 486 /** Number of queues allocate to WEP NPE services */
 487 #define IX_CRYPTO_ACC_NUM_OF_WEP_NPE_Q      (2)
 488
 489 /** Number of queues allocate to CryptoAcc component */
 490 #define IX_CRYPTO_ACC_NUM_OF_Q (IX_CRYPTO_ACC_NUM_OF_CRYPTO_Q + IX_CRYPTO_ACC_NUM_OF_WEP_NPE_Q)
 491
 492 #endif /* IxQueueAssignments_H */