include/asm-arm/arch-mx31/mx31-regs.h

   1 /*
   2  *
   3  * (C) Copyright 2008-2009 Freescale Semiconductor, Inc.
   4  * (c) 2007 Pengutronix, Sascha Hauer <s.hauer@pengutronix.de>
   5  *
   6  * See file CREDITS for list of people who contributed to this
   7  * project.
   8  *
   9  * This program is free software; you can redistribute it and/or
  10  * modify it under the terms of the GNU General Public License as
  11  * published by the Free Software Foundation; either version 2 of
  12  * the License, or (at your option) any later version.
  13  *
  14  * This program is distributed in the hope that it will be useful,
  15  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  16  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  17  * GNU General Public License for more details.
  18  *
  19  * You should have received a copy of the GNU General Public License
  20  * along with this program; if not, write to the Free Software
  21  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  22  * MA 02111-1307 USA
  23  */
  24
  25 #ifndef __ASM_ARCH_MX31_REGS_H
  26 #define __ASM_ARCH_MX31_REGS_H
  27
  28 #define __REG(x)     (*((volatile u32 *)(x)))
  29 #define __REG16(x)   (*((volatile u16 *)(x)))
  30 #define __REG8(x)    (*((volatile u8 *)(x)))
  31
  32 #define CCM_BASE        0x53f80000
  33 #define CCM_CCMR        (CCM_BASE + 0x00)
  34 #define CCM_PDR0        (CCM_BASE + 0x04)
  35 #define CCM_PDR1        (CCM_BASE + 0x08)
  36 #define CCM_RCSR        (CCM_BASE + 0x0c)
  37 #define CCM_MPCTL       (CCM_BASE + 0x10)
  38 #define CCM_UPCTL       (CCM_BASE + 0x14)
  39 #define CCM_SPCTL       (CCM_BASE + 0x18)
  40 #define CCM_COSR        (CCM_BASE + 0x1C)
  41 #define CCM_CGR0        (CCM_BASE + 0x20)
  42 #define CCM_CGR1        (CCM_BASE + 0x24)
  43 #define CCM_CGR2        (CCM_BASE + 0x28)
  44
  45 #define CCMR_MDS        (1 << 7)
  46 #define CCMR_SBYCS      (1 << 4)
  47 #define CCMR_MPE        (1 << 3)
  48 #define CCMR_PRCS_MASK  (3 << 1)
  49 #define CCMR_FPM        (1 << 1)
  50 #define CCMR_CKIH       (2 << 1)
  51
  52 #define PDR0_CSI_PODF(x)        (((x) & 0x1ff) << 23)
  53 #define PDR0_PER_PODF(x)        (((x) & 0x1f) << 16)
  54 #define PDR0_HSP_PODF(x)        (((x) & 0x7) << 11)
  55 #define PDR0_NFC_PODF(x)        (((x) & 0x7) << 8)
  56 #define PDR0_IPG_PODF(x)        (((x) & 0x3) << 6)
  57 #define PDR0_MAX_PODF(x)        (((x) & 0x7) << 3)
  58 #define PDR0_MCU_PODF(x)        ((x) & 0x7)
  59
  60 #define PLL_PD(x)               (((x) & 0xf) << 26)
  61 #define PLL_MFD(x)              (((x) & 0x3ff) << 16)
  62 #define PLL_MFI(x)              (((x) & 0xf) << 10)
  63 #define PLL_MFN(x)              (((x) & 0x3ff) << 0)
  64
  65 #define WEIM_ESDCTL0    0xB8001000
  66 #define WEIM_ESDCFG0    0xB8001004
  67 #define WEIM_ESDCTL1    0xB8001008
  68 #define WEIM_ESDCFG1    0xB800100C
  69 #define WEIM_ESDMISC    0xB8001010
  70
  71 #define ESDCTL_SDE                      (1 << 31)
  72 #define ESDCTL_CMD_RW                   (0 << 28)
  73 #define ESDCTL_CMD_PRECHARGE            (1 << 28)
  74 #define ESDCTL_CMD_AUTOREFRESH          (2 << 28)
  75 #define ESDCTL_CMD_LOADMODEREG          (3 << 28)
  76 #define ESDCTL_CMD_MANUALREFRESH        (4 << 28)
  77 #define ESDCTL_ROW_13                   (2 << 24)
  78 #define ESDCTL_ROW(x)                   ((x) << 24)
  79 #define ESDCTL_COL_9                    (1 << 20)
  80 #define ESDCTL_COL(x)                   ((x) << 20)
  81 #define ESDCTL_DSIZ(x)                  ((x) << 16)
  82 #define ESDCTL_SREFR(x)                 ((x) << 13)
  83 #define ESDCTL_PWDT(x)                  ((x) << 10)
  84 #define ESDCTL_FP(x)                    ((x) << 8)
  85 #define ESDCTL_BL(x)                    ((x) << 7)
  86 #define ESDCTL_PRCT(x)                  ((x) << 0)
  87
  88 #define WEIM_BASE       0xb8002000
  89 #define CSCR_U(x)       (WEIM_BASE + (x) * 0x10)
  90 #define CSCR_L(x)       (WEIM_BASE + 4 + (x) * 0x10)
  91 #define CSCR_A(x)       (WEIM_BASE + 8 + (x) * 0x10)
  92
  93 #define IOMUXC_BASE     0x43FAC000
  94 #define IOMUXC_GPR      (IOMUXC_BASE + 0x8)
  95 #define IOMUXC_SW_MUX_CTL(x)    (IOMUXC_BASE + 0xc + (x) * 4)
  96 #define IOMUXC_SW_PAD_CTL(x)    (IOMUXC_BASE + 0x154 + (x) * 4)
  97
  98 #define IPU_BASE                0x53fc0000
  99 #define IPU_CONF                IPU_BASE
 100
 101 #define IPU_CONF_PXL_ENDIAN     (1<<8)
 102 #define IPU_CONF_DU_EN          (1<<7)
 103 #define IPU_CONF_DI_EN          (1<<6)
 104 #define IPU_CONF_ADC_EN         (1<<5)
 105 #define IPU_CONF_SDC_EN         (1<<4)
 106 #define IPU_CONF_PF_EN          (1<<3)
 107 #define IPU_CONF_ROT_EN         (1<<2)
 108 #define IPU_CONF_IC_EN          (1<<1)
 109 #define IPU_CONF_SCI_EN         (1<<0)
 110
 111 #define ARM_PPMRR               0x40000015
 112
 113 #define WDOG_BASE               0x53FDC000
 114
 115 /*
 116  * GPIO
 117  */
 118 #define GPIO1_BASE      0x53FCC000
 119 #define GPIO2_BASE      0x53FD0000
 120 #define GPIO3_BASE      0x53FA4000
 121 #define GPIO_DR         0x00000000      /* data register */
 122 #define GPIO_GDIR       0x00000004      /* direction register */
 123 #define GPIO_PSR        0x00000008      /* pad status register */
 124
 125 /*
 126  * Signal Multiplexing (IOMUX)
 127  */
 128
 129 /* bits in the SW_MUX_CTL registers */
 130 #define MUX_CTL_OUT_GPIO_DR     (0 << 4)
 131 #define MUX_CTL_OUT_FUNC        (1 << 4)
 132 #define MUX_CTL_OUT_ALT1        (2 << 4)
 133 #define MUX_CTL_OUT_ALT2        (3 << 4)
 134 #define MUX_CTL_OUT_ALT3        (4 << 4)
 135 #define MUX_CTL_OUT_ALT4        (5 << 4)
 136 #define MUX_CTL_OUT_ALT5        (6 << 4)
 137 #define MUX_CTL_OUT_ALT6        (7 << 4)
 138 #define MUX_CTL_IN_NONE         (0 << 0)
 139 #define MUX_CTL_IN_GPIO         (1 << 0)
 140 #define MUX_CTL_IN_FUNC         (2 << 0)
 141 #define MUX_CTL_IN_ALT1         (4 << 0)
 142 #define MUX_CTL_IN_ALT2         (8 << 0)
 143
 144 #define MUX_CTL_FUNC            (MUX_CTL_OUT_FUNC | MUX_CTL_IN_FUNC)
 145 #define MUX_CTL_ALT1            (MUX_CTL_OUT_ALT1 | MUX_CTL_IN_ALT1)
 146 #define MUX_CTL_ALT2            (MUX_CTL_OUT_ALT2 | MUX_CTL_IN_ALT2)
 147 #define MUX_CTL_GPIO            (MUX_CTL_OUT_GPIO_DR | MUX_CTL_IN_GPIO)
 148
 149 /* Register offsets based on IOMUXC_BASE */
 150 /* 0x00 .. 0x7b */
 151 #define MUX_CTL_RTS1            0x7c
 152 #define MUX_CTL_CTS1            0x7d
 153 #define MUX_CTL_DTR_DCE1        0x7e
 154 #define MUX_CTL_DSR_DCE1        0x7f
 155 #define MUX_CTL_CSPI2_SCLK      0x80
 156 #define MUX_CTL_CSPI2_SPI_RDY   0x81
 157 #define MUX_CTL_RXD1            0x82
 158 #define MUX_CTL_TXD1            0x83
 159 #define MUX_CTL_CSPI2_MISO      0x84
 160 #define MUX_CTL_CSPI2_SS0       0x85
 161 #define MUX_CTL_CSPI2_SS1       0x86
 162 #define MUX_CTL_CSPI2_SS2       0x87
 163 #define MUX_CTL_CSPI1_SS2       0x88
 164 #define MUX_CTL_CSPI1_SCLK      0x89
 165 #define MUX_CTL_CSPI1_SPI_RDY   0x8a
 166 #define MUX_CTL_CSPI2_MOSI      0x8b
 167 #define MUX_CTL_CSPI1_MOSI      0x8c
 168 #define MUX_CTL_CSPI1_MISO      0x8d
 169 #define MUX_CTL_CSPI1_SS0       0x8e
 170 #define MUX_CTL_CSPI1_SS1       0x8f
 171
 172 /*
 173  * Helper macros for the MUX_[contact name]__[pin function] macros
 174  */
 175 #define IOMUX_MODE_POS 9
 176 #define IOMUX_MODE(contact, mode) (((mode) << IOMUX_MODE_POS) | (contact))
 177
 178 /*
 179  * These macros can be used in mx31_gpio_mux() and have the form
 180  * MUX_[contact name]__[pin function]
 181  */
 182 #define MUX_RXD1__UART1_RXD_MUX IOMUX_MODE(MUX_CTL_RXD1, MUX_CTL_FUNC)
 183 #define MUX_TXD1__UART1_TXD_MUX IOMUX_MODE(MUX_CTL_TXD1, MUX_CTL_FUNC)
 184 #define MUX_RTS1__UART1_RTS_B   IOMUX_MODE(MUX_CTL_RTS1, MUX_CTL_FUNC)
 185 #define MUX_CTS1__UART1_CTS_B   IOMUX_MODE(MUX_CTL_CTS1, MUX_CTL_FUNC)
 186
 187 #define MUX_CSPI2_SS0__CSPI2_SS0_B IOMUX_MODE(MUX_CTL_CSPI2_SS0, MUX_CTL_FUNC)
 188 #define MUX_CSPI2_SS1__CSPI2_SS1_B IOMUX_MODE(MUX_CTL_CSPI2_SS1, MUX_CTL_FUNC)
 189 #define MUX_CSPI2_SS2__CSPI2_SS2_B IOMUX_MODE(MUX_CTL_CSPI2_SS2, MUX_CTL_FUNC)
 190 #define MUX_CSPI2_MOSI__CSPI2_MOSI IOMUX_MODE(MUX_CTL_CSPI2_MOSI, MUX_CTL_FUNC)
 191 #define MUX_CSPI2_MISO__CSPI2_MISO IOMUX_MODE(MUX_CTL_CSPI2_MISO, MUX_CTL_FUNC)
 192 #define MUX_CSPI2_SPI_RDY__CSPI2_DATAREADY_B \
 193         IOMUX_MODE(MUX_CTL_CSPI2_SPI_RDY, MUX_CTL_FUNC)
 194 #define MUX_CSPI2_SCLK__CSPI2_CLK IOMUX_MODE(MUX_CTL_CSPI2_SCLK, MUX_CTL_FUNC)
 195
 196 #define MUX_CSPI1_SS0__CSPI1_SS0_B IOMUX_MODE(MUX_CTL_CSPI1_SS0, MUX_CTL_FUNC)
 197 #define MUX_CSPI1_SS1__CSPI1_SS1_B IOMUX_MODE(MUX_CTL_CSPI1_SS1, MUX_CTL_FUNC)
 198 #define MUX_CSPI1_SS2__CSPI1_SS2_B IOMUX_MODE(MUX_CTL_CSPI1_SS2, MUX_CTL_FUNC)
 199 #define MUX_CSPI1_MOSI__CSPI1_MOSI IOMUX_MODE(MUX_CTL_CSPI1_MOSI, MUX_CTL_FUNC)
 200 #define MUX_CSPI1_MISO__CSPI1_MISO IOMUX_MODE(MUX_CTL_CSPI1_MISO, MUX_CTL_FUNC)
 201 #define MUX_CSPI1_SPI_RDY__CSPI1_DATAREADY_B \
 202         IOMUX_MODE(MUX_CTL_CSPI1_SPI_RDY, MUX_CTL_FUNC)
 203 #define MUX_CSPI1_SCLK__CSPI1_CLK IOMUX_MODE(MUX_CTL_CSPI1_SCLK, MUX_CTL_FUNC)
 204
 205 #define MUX_CSPI2_MOSI__I2C2_SCL IOMUX_MODE(MUX_CTL_CSPI2_MOSI, MUX_CTL_ALT1)
 206 #define MUX_CSPI2_MISO__I2C2_SDA IOMUX_MODE(MUX_CTL_CSPI2_MISO, MUX_CTL_ALT1)
 207
 208 /* PAD control registers for SDR/DDR */
 209 #define IOMUXC_SW_PAD_CTL_SDCKE1_SDCLK_SDCLK_B  (IOMUXC_BASE + 0x26C)
 210 #define IOMUXC_SW_PAD_CTL_CAS_SDWE_SDCKE0       (IOMUXC_BASE + 0x270)
 211 #define IOMUXC_SW_PAD_CTL_BCLK_RW_RAS           (IOMUXC_BASE + 0x274)
 212 #define IOMUXC_SW_PAD_CTL_CS5_ECB_LBA           (IOMUXC_BASE + 0x278)
 213 #define IOMUXC_SW_PAD_CTL_CS2_CS3_CS4           (IOMUXC_BASE + 0x27C)
 214 #define IOMUXC_SW_PAD_CTL_OE_CS0_CS1            (IOMUXC_BASE + 0x280)
 215 #define IOMUXC_SW_PAD_CTL_DQM3_EB0_EB1          (IOMUXC_BASE + 0x284)
 216 #define IOMUXC_SW_PAD_CTL_DQM0_DQM1_DQM2        (IOMUXC_BASE + 0x288)
 217 #define IOMUXC_SW_PAD_CTL_SD29_SD30_SD31        (IOMUXC_BASE + 0x28C)
 218 #define IOMUXC_SW_PAD_CTL_SD26_SD27_SD28        (IOMUXC_BASE + 0x290)
 219 #define IOMUXC_SW_PAD_CTL_SD23_SD24_SD25        (IOMUXC_BASE + 0x294)
 220 #define IOMUXC_SW_PAD_CTL_SD20_SD21_SD22        (IOMUXC_BASE + 0x298)
 221 #define IOMUXC_SW_PAD_CTL_SD17_SD18_SD19        (IOMUXC_BASE + 0x29C)
 222 #define IOMUXC_SW_PAD_CTL_SD14_SD15_SD16        (IOMUXC_BASE + 0x2A0)
 223 #define IOMUXC_SW_PAD_CTL_SD11_SD12_SD13        (IOMUXC_BASE + 0x2A4)
 224 #define IOMUXC_SW_PAD_CTL_SD8_SD9_SD10          (IOMUXC_BASE + 0x2A8)
 225 #define IOMUXC_SW_PAD_CTL_SD5_SD6_SD7           (IOMUXC_BASE + 0x2AC)
 226 #define IOMUXC_SW_PAD_CTL_SD2_SD3_SD4           (IOMUXC_BASE + 0x2B0)
 227 #define IOMUXC_SW_PAD_CTL_SDBA0_SD0_SD1         (IOMUXC_BASE + 0x2B4)
 228 #define IOMUXC_SW_PAD_CTL_A24_A25_SDBA1         (IOMUXC_BASE + 0x2B8)
 229 #define IOMUXC_SW_PAD_CTL_A21_A22_A23           (IOMUXC_BASE + 0x2BC)
 230 #define IOMUXC_SW_PAD_CTL_A18_A19_A20           (IOMUXC_BASE + 0x2C0)
 231 #define IOMUXC_SW_PAD_CTL_A15_A16_A17           (IOMUXC_BASE + 0x2C4)
 232 #define IOMUXC_SW_PAD_CTL_A12_A13_A14           (IOMUXC_BASE + 0x2C8)
 233 #define IOMUXC_SW_PAD_CTL_A10_MA10_A11          (IOMUXC_BASE + 0x2CC)
 234 #define IOMUXC_SW_PAD_CTL_A7_A8_A9              (IOMUXC_BASE + 0x2D0)
 235 #define IOMUXC_SW_PAD_CTL_A4_A5_A6              (IOMUXC_BASE + 0x2D4)
 236 #define IOMUXC_SW_PAD_CTL_A1_A2_A3              (IOMUXC_BASE + 0x2D8)
 237 #define IOMUXC_SW_PAD_CTL_VPG0_VPG1_A0          (IOMUXC_BASE + 0x2DC)
 238
 239 /*
 240  * Memory regions and CS
 241  */
 242 #define IPU_MEM_BASE    0x70000000
 243 #define CSD0_BASE       0x80000000
 244 #define CSD1_BASE       0x90000000
 245 #define CS0_BASE        0xA0000000
 246 #define CS1_BASE        0xA8000000
 247 #define CS2_BASE        0xB0000000
 248 #define CS3_BASE        0xB2000000
 249 #define CS4_BASE        0xB4000000
 250 #define CS4_PSRAM_BASE  0xB5000000
 251 #define CS5_BASE        0xB6000000
 252 #define PCMCIA_MEM_BASE 0xC0000000
 253
 254 /*
 255  * NAND controller
 256  */
 257 #define NFC_BASE_ADDR   0xB8000000
 258
 259 /*
 260  * Addresses for NFC registers
 261  */
 262 #define NFC_BUF_SIZE            (*((volatile u16 *)(NFC_BASE_ADDR + 0xE00)))
 263 #define NFC_BUF_ADDR            (*((volatile u16 *)(NFC_BASE_ADDR + 0xE04)))
 264 #define NFC_FLASH_ADDR          (*((volatile u16 *)(NFC_BASE_ADDR + 0xE06)))
 265 #define NFC_FLASH_CMD           (*((volatile u16 *)(NFC_BASE_ADDR + 0xE08)))
 266 #define NFC_CONFIG              (*((volatile u16 *)(NFC_BASE_ADDR + 0xE0A)))
 267 #define NFC_ECC_STATUS_RESULT   (*((volatile u16 *)(NFC_BASE_ADDR + 0xE0C)))
 268 #define NFC_RSLTMAIN_AREA       (*((volatile u16 *)(NFC_BASE_ADDR + 0xE0E)))
 269 #define NFC_RSLTSPARE_AREA      (*((volatile u16 *)(NFC_BASE_ADDR + 0xE10)))
 270 #define NFC_WRPROT              (*((volatile u16 *)(NFC_BASE_ADDR + 0xE12)))
 271 #define NFC_UNLOCKSTART_BLKADDR (*((volatile u16 *)(NFC_BASE_ADDR + 0xE14)))
 272 #define NFC_UNLOCKEND_BLKADDR   (*((volatile u16 *)(NFC_BASE_ADDR + 0xE16)))
 273 #define NFC_NF_WRPRST           (*((volatile u16 *)(NFC_BASE_ADDR + 0xE18)))
 274 #define NFC_CONFIG1             (*((volatile u16 *)(NFC_BASE_ADDR + 0xE1A)))
 275 #define NFC_CONFIG2             (*((volatile u16 *)(NFC_BASE_ADDR + 0xE1C)))
 276
 277 #define NFC_BUFSIZE_REG_OFF             (0 + 0x00)
 278 #define RAM_BUFFER_ADDRESS_REG_OFF      (0 + 0x04)
 279 #define NAND_FLASH_ADD_REG_OFF          (0 + 0x06)
 280 #define NAND_FLASH_CMD_REG_OFF          (0 + 0x08)
 281 #define NFC_CONFIGURATION_REG_OFF       (0 + 0x0A)
 282 #define ECC_STATUS_RESULT_REG_OFF       (0 + 0x0C)
 283 #define ECC_RSLT_MAIN_AREA_REG_OFF      (0 + 0x0E)
 284 #define ECC_RSLT_SPARE_AREA_REG_OFF     (0 + 0x10)
 285 #define NF_WR_PROT_REG_OFF              (0 + 0x12)
 286 #define UNLOCK_START_BLK_ADD_REG_OFF    (0 + 0x14)
 287 #define UNLOCK_END_BLK_ADD_REG_OFF      (0 + 0x16)
 288 #define NAND_FLASH_WR_PR_ST_REG_OFF     (0 + 0x18)
 289 #define NAND_FLASH_CONFIG1_REG_OFF      (0 + 0x1A)
 290 #define NAND_FLASH_CONFIG2_REG_OFF      (0 + 0x1C)
 291 #define RAM_BUFFER_ADDRESS_RBA_3        0x3
 292 #define NFC_BUFSIZE_1KB 0x0
 293 #define NFC_BUFSIZE_2KB 0x1
 294 #define NFC_CONFIGURATION_UNLOCKED      0x2
 295 #define ECC_STATUS_RESULT_NO_ERR        0x0
 296 #define ECC_STATUS_RESULT_1BIT_ERR      0x1
 297 #define ECC_STATUS_RESULT_2BIT_ERR      0x2
 298 #define NF_WR_PROT_UNLOCK               0x4
 299 #define NAND_FLASH_CONFIG1_FORCE_CE     (1 << 7)
 300 #define NAND_FLASH_CONFIG1_RST          (1 << 6)
 301 #define NAND_FLASH_CONFIG1_BIG          (1 << 5)
 302 #define NAND_FLASH_CONFIG1_INT_MSK      (1 << 4)
 303 #define NAND_FLASH_CONFIG1_ECC_EN       (1 << 3)
 304 #define NAND_FLASH_CONFIG1_SP_EN        (1 << 2)
 305 #define NAND_FLASH_CONFIG2_INT_DONE     (1 << 15)
 306 #define NAND_FLASH_CONFIG2_FDO_PAGE     (0 << 3)
 307 #define NAND_FLASH_CONFIG2_FDO_ID       (2 << 3)
 308 #define NAND_FLASH_CONFIG2_FDO_STATUS   (4 << 3)
 309 #define NAND_FLASH_CONFIG2_FDI_EN       (1 << 2)
 310 #define NAND_FLASH_CONFIG2_FADD_EN      (1 << 1)
 311 #define NAND_FLASH_CONFIG2_FCMD_EN      (1 << 0)
 312 #define FDO_PAGE_SPARE_VAL              0x8
 313 #define NAND_FLASH_BOOT                 0x10000000
 314 #define MXCFIS_NAND                     0x10000000
 315
 316 /*
 317  * Addresses for NFC RAM BUFFER Main area 0
 318  */
 319 #define MAIN_AREA0        (volatile u16 *)(NFC_BASE_ADDR + 0x000)
 320 #define MAIN_AREA1        (volatile u16 *)(NFC_BASE_ADDR + 0x200)
 321 #define MAIN_AREA2        (volatile u16 *)(NFC_BASE_ADDR + 0x400)
 322 #define MAIN_AREA3        (volatile u16 *)(NFC_BASE_ADDR + 0x600)
 323
 324 /*
 325  * Addresses for NFC SPARE BUFFER Spare area 0
 326  */
 327 #define SPARE_AREA0       (volatile u16 *)(NFC_BASE_ADDR + 0x800)
 328 #define SPARE_AREA1       (volatile u16 *)(NFC_BASE_ADDR + 0x810)
 329 #define SPARE_AREA2       (volatile u16 *)(NFC_BASE_ADDR + 0x820)
 330 #define SPARE_AREA3       (volatile u16 *)(NFC_BASE_ADDR + 0x830)
 331
 332 #define NFC_CMD            0x1
 333 #define NFC_ADDR           0x2
 334 #define NFC_INPUT          0x4
 335 #define NFC_OUTPUT         0x8
 336 #define NFC_ID             0x10
 337 #define NFC_STATUS         0x20
 338 #define NFC_INT            0x8000
 339
 340 #define NFC_SP_EN           (1 << 2)
 341 #define NFC_ECC_EN          (1 << 3)
 342 #define NFC_INT_MSK         (1 << 4)
 343 #define NFC_BIG             (1 << 5)
 344 #define NFC_RST             (1 << 6)
 345 #define NFC_CE              (1 << 7)
 346 #define NFC_ONE_CYCLE       (1 << 8)
 347
 348 /*
 349  * NFMS bit in RCSR register for pagesize of nandflash
 350  */
 351 #define NFMS            (*((volatile u32 *)CCM_RCSR))
 352 #define NFMS_BIT        30
 353
 354 #endif /* __ASM_ARCH_MX31_REGS_H */
 355