include/configs/ADS860.h

   1 /*
   2   * A collection of structures, addresses, and values associated with
   3   * the Motorola 860 ADS board.  Copied from the MBX stuff.
   4   * Magnus Damm added defines for 8xxrom and extended bd_info.
   5   * Helmut Buchsbaum added bitvalues for BCSRx
   6   *
   7   * Copyright (c) 1998 Dan Malek (dmalek@jlc.net)
   8   */
   9
  10 /* ------------------------------------------------------------------------- */
  11
  12 #ifndef _CONFIG_ADS860_H
  13 #define _CONFIG_ADS860_H
  14
  15 /*
  16  * High Level Configuration Options
  17  * (easy to change)
  18  */
  19 #include <mpc8xx_irq.h>
  20
  21 #define CONFIG_MPC860           1
  22 #define CONFIG_ADS              1
  23
  24 #define CONFIG_8xx_CONS_SMC1    1       /* Console is on SMC1       */
  25 #undef  CONFIG_8xx_CONS_SMC2
  26 #undef  CONFIG_8xx_CONS_NONE
  27 #define CONFIG_BAUDRATE         19200   /* console baudrate */
  28 #define CONFIG_PCMCIA           1       /* To enable PCMCIA support */
  29
  30 #define CONFIG_HARD_I2C         1       /* I2C with hardware support */
  31 #define CFG_I2C_SPEED           400000  /* I2C speed and slave address defaults */
  32 #define CFG_I2C_SLAVE           0x7F
  33
  34 #define MPC8XX_XIN              32768   /* 32.768 kHz input frequency   */
  35 #define MPC8XX_FACT             0x5F6   /* Multiply by 1526 */
  36                                         /* MPC8XX_FACT * MPC8XX_XIN = 50 MHz */
  37
  38 #define CONFIG_CLOCKS_IN_MHZ    1       /* clocks passsed to Linux in MHz */
  39
  40 #if 0
  41 #define CONFIG_BOOTDELAY        -1      /* autoboot disabled        */
  42 #else
  43 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds */
  44 #endif
  45
  46 #undef  CONFIG_BOOTARGS
  47 #define CONFIG_BOOTCOMMAND                          \
  48     "bootp; "                               \
  49     "setenv bootargs root=/dev/nfs rw nfsroot=$(serverip):$(rootpath) "     \
  50     "ip=$(ipaddr):$(serverip):$(gatewayip):$(netmask):$(hostname)::off; "   \
  51     "bootm"
  52
  53 #define CONFIG_LOADS_ECHO       1   /* echo on for serial download  */
  54 #undef  CFG_LOADS_BAUD_CHANGE       /* don't allow baudrate change  */
  55
  56 #undef  CONFIG_WATCHDOG             /* watchdog disabled        */
  57
  58 #define CONFIG_BOOTP_MASK   (CONFIG_BOOTP_DEFAULT | CONFIG_BOOTP_BOOTFILESIZE)
  59
  60
  61 #if 0                                   /* private command defs */
  62 #define CONFIG_COMMANDS     (CONFIG_CMD_DFL | CFG_CMD_I2C | \
  63                              CFG_CMD_IDE | CFG_CMD_PCMCIA)
  64 #endif
  65                                         /* default command defs */
  66 #define CONFIG_COMMANDS (CONFIG_CMD_DFL & ~CFG_CMD_CACHE)
  67
  68 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
  69 #include <cmd_confdefs.h>
  70
  71
  72 /*
  73  * Miscellaneous configurable options
  74  */
  75 #undef  CFG_LONGHELP                    /* undef to save memory     */
  76 #define CFG_PROMPT          "=>"        /* Monitor Command Prompt   */
  77 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
  78 #define CFG_CBSIZE          1024        /* Console I/O Buffer Size  */
  79 #else
  80 #define CFG_CBSIZE          256         /* Console I/O Buffer Size  */
  81 #endif
  82 #define CFG_PBSIZE          (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
  83 #define CFG_MAXARGS         16          /* max number of command args   */
  84 #define CFG_BARGSIZE        CFG_CBSIZE  /* Boot Argument Buffer Size    */
  85
  86 #define CFG_MEMTEST_START   0x00100000  /* memtest works on */
  87 #define CFG_MEMTEST_END     0x00F00000  /* 1 ... 15 MB in DRAM  */
  88
  89 #define CFG_LOAD_ADDR       0x00100000
  90
  91 #define CFG_HZ              1000        /* decrementer freq: 1 ms ticks */
  92
  93 #define CFG_BAUDRATE_TABLE  { 9600, 19200, 38400, 57600, 115200 }
  94
  95 /*
  96  * Low Level Configuration Settings
  97  * (address mappings, register initial values, etc.)
  98  * You should know what you are doing if you make changes here.
  99  */
 100 /*-----------------------------------------------------------------------
 101  * Internal Memory Mapped Register
 102  */
 103 #define CFG_IMMR                0xfff00000
 104 #define CFG_IMMR_SIZE           ((uint)(64 * 1024))
 105
 106 /*-----------------------------------------------------------------------
 107  * Definitions for initial stack pointer and data area (in DPRAM)
 108  */
 109 #define CFG_INIT_RAM_ADDR       CFG_IMMR
 110 #define CFG_INIT_RAM_END        0x2F00  /* End of used area in DPRAM    */
 111 #define CFG_GBL_DATA_SIZE       64  /* size in bytes reserved for initial data */
 112 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
 113 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
 114
 115 /*-----------------------------------------------------------------------
 116  * Start addresses for the final memory configuration
 117  * (Set up by the startup code)
 118  * Please note that CFG_SDRAM_BASE _must_ start at 0
 119  */
 120 #define CFG_SDRAM_BASE      0x00000000
 121 #define CFG_SRAM_BASE       0x00000000
 122 #define CFG_FLASH_BASE      0xfe000000
 123 #define CFG_FLASH_SIZE      ((uint)(8 * 1024 * 1024))   /* max 8Mbyte */
 124
 125 #define CFG_MONITOR_LEN     (384 << 10) /* Reserve 384 kB for Monitor   */
 126 #define CFG_MONITOR_BASE    CFG_FLASH_BASE
 127 #define CFG_MALLOC_LEN      (384 << 10) /* Reserve 384 kB for malloc()  */
 128
 129 /*
 130  * For booting Linux, the board info and command line data
 131  * have to be in the first 8 MB of memory, since this is
 132  * the maximum mapped by the Linux kernel during initialization.
 133  */
 134 #define CFG_BOOTMAPSZ       (8 << 20)   /* Initial Memory map for Linux */
 135 /*-----------------------------------------------------------------------
 136  * FLASH organization
 137  */
 138 #define CFG_MAX_FLASH_BANKS     1       /* max number of memory banks       */
 139 #define CFG_MAX_FLASH_SECT      8       /* max number of sectors on one chip    */
 140
 141 #define CFG_FLASH_ERASE_TOUT    120000  /* Timeout for Flash Erase (in ms)  */
 142 #define CFG_FLASH_WRITE_TOUT    500     /* Timeout for Flash Write (in ms)  */
 143
 144 #undef  CFG_ENV_IS_IN_NVRAM
 145 #undef  CFG_ENV_IS_IN_EEPROM
 146 #define CFG_ENV_IS_IN_FLASH     1
 147
 148 #define CFG_ENV_OFFSET          0x00040000
 149 #define CFG_ENV_SIZE            0x4000  /* Total Size of Environment Sector */
 150 #define CFG_ENV_SECT_SIZE       0x40000 /* see README - env sector total size   */
 151
 152 /* the other CS:s are determined by looking at parameters in BCSRx */
 153
 154 /*-----------------------------------------------------------------------
 155  * Cache Configuration
 156  */
 157 #define CFG_CACHELINE_SIZE  16          /* For all MPC8xx CPUs          */
 158 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 159 #define CFG_CACHELINE_SHIFT 4           /* log base 2 of the above value    */
 160 #endif
 161
 162 /*-----------------------------------------------------------------------
 163  * SYPCR - System Protection Control                    11-9
 164  * SYPCR can only be written once after reset!
 165  *-----------------------------------------------------------------------
 166  * Software & Bus Monitor Timer max, Bus Monitor enable, SW Watchdog freeze
 167  */
 168 #if defined(CONFIG_WATCHDOG)
 169 #define CFG_SYPCR   (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | \
 170              SYPCR_SWE | SYPCR_SWRI | SYPCR_SWP)
 171 #else
 172 #define CFG_SYPCR   (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | SYPCR_SWP)
 173 #endif
 174
 175 /*-----------------------------------------------------------------------
 176  * SUMCR - SIU Module Configuration                 11-6
 177  *-----------------------------------------------------------------------
 178  * PCMCIA config., multi-function pin tri-state
 179  */
 180 #define CFG_SIUMCR  (SIUMCR_DBGC00 | SIUMCR_DBPC00 | SIUMCR_MLRC01)
 181
 182 /*-----------------------------------------------------------------------
 183  * TBSCR - Time Base Status and Control                 11-26
 184  *-----------------------------------------------------------------------
 185  * Clear Reference Interrupt Status, Timebase freezing enabled
 186  */
 187 #define CFG_TBSCR   (TBSCR_REFA | TBSCR_REFB | TBSCR_TBE)
 188
 189 /*-----------------------------------------------------------------------
 190  * PISCR - Periodic Interrupt Status and Control        11-31
 191  *-----------------------------------------------------------------------
 192  * Clear Periodic Interrupt Status, Interrupt Timer freezing enabled
 193  */
 194 #define CFG_PISCR   (PISCR_PS | PISCR_PITF)
 195
 196 /*-----------------------------------------------------------------------
 197  * PLPRCR - PLL, Low-Power, and Reset Control Register  15-30
 198  *-----------------------------------------------------------------------
 199  * set the PLL, the low-power modes and the reset control (15-29)
 200  */
 201 #define CFG_PLPRCR  (((MPC8XX_FACT-1) << 20) |  \
 202                 PLPRCR_SPLSS | PLPRCR_TEXPS | PLPRCR_TMIST)
 203
 204 /*-----------------------------------------------------------------------
 205  * SCCR - System Clock and reset Control Register       15-27
 206  *-----------------------------------------------------------------------
 207  * Set clock output, timebase and RTC source and divider,
 208  * power management and some other internal clocks
 209  */
 210 #define SCCR_MASK   SCCR_EBDF11
 211 #define CFG_SCCR    (SCCR_TBS | SCCR_COM00 | SCCR_DFSYNC00 | \
 212                    SCCR_DFBRG00 | SCCR_DFNL000 | SCCR_DFNH000 | \
 213                    SCCR_DFLCD000 | SCCR_DFALCD00)
 214
 215
 216  /*-----------------------------------------------------------------------
 217  *
 218  *-----------------------------------------------------------------------
 219  *
 220  */
 221 #define CFG_DER     0
 222
 223 /* Because of the way the 860 starts up and assigns CS0 the
 224 * entire address space, we have to set the memory controller
 225 * differently.  Normally, you write the option register
 226 * first, and then enable the chip select by writing the
 227 * base register.  For CS0, you must write the base register
 228 * first, followed by the option register.
 229 */
 230
 231 /*
 232  * Init Memory Controller:
 233  *
 234  * BR0/1 and OR0/1 (FLASH)
 235  */
 236 /* the other CS:s are determined by looking at parameters in BCSRx */
 237
 238 #define BCSR_ADDR          ((uint) 0xff010000)
 239 #define BCSR_SIZE          ((uint)(64 * 1024))
 240
 241 #define FLASH_BASE0_PRELIM  0xfe000000  /* FLASH bank #0    */
 242 #define FLASH_BASE1_PRELIM  0x00000000  /* FLASH bank #1    */
 243
 244 #define CFG_REMAP_OR_AM     0xff000000  /* OR addr mask */
 245 #define CFG_PRELIM_OR_AM    0xffe00000  /* OR addr mask */
 246
 247 /* FLASH timing: ACS = 10, TRLX = 1, CSNT = 1, SCY = 3, EHTR = 0    */
 248 #define CFG_OR_TIMING_FLASH (OR_CSNT_SAM  | OR_ACS_DIV4 | OR_BI | OR_SCY_3_CLK | OR_TRLX)
 249
 250 #define CFG_OR0_REMAP   (CFG_REMAP_OR_AM  | CFG_OR_TIMING_FLASH)
 251
 252 #ifdef USE_REAL_FLASH_VALUES
 253 /*
 254  * These values fit our FADS860T ...
 255  * The "default" behaviour with 1Mbyte initial doesn't work for us!
 256  */
 257 #define CFG_BR0_PRELIM  0x0fe000001     /* Real values for the board */
 258 #define CFG_OR0_PRELIM  0x0ffe00d34
 259 #define CFG_BR2_PRELIM  0x000000081
 260 #define CFG_OR2_PRELIM  0x0ff000800
 261 #else
 262 #define CFG_OR0_PRELIM  (CFG_PRELIM_OR_AM | CFG_OR_TIMING_FLASH)   /* 1 Mbyte until detected and only 1 Mbyte is needed*/
 263 #define CFG_BR0_PRELIM  ((FLASH_BASE0_PRELIM & BR_BA_MSK) | BR_V )
 264 #endif
 265
 266 /* BCSRx - Board Control and Status Registers */
 267 /* #define CFG_OR1_REMAP    CFG_OR0_REMAP */
 268 #define CFG_OR1_PRELIM  0xffff8110      /* 64Kbyte address space */
 269 #define CFG_BR1_PRELIM  ((BCSR_ADDR) | BR_V )
 270
 271 /*
 272  * Memory Periodic Timer Prescaler
 273  */
 274
 275 /* periodic timer for refresh */
 276 #define CFG_MAMR_PTA        97  /* start with divider for 100 MHz   */
 277
 278 /* refresh rate 15.6 us (= 64 ms / 4K = 62.4 / quad bursts) for <= 128 MBit */
 279 #define CFG_MPTPR_2BK_4K    MPTPR_PTP_DIV16     /* setting for 2 banks  */
 280 #define CFG_MPTPR_1BK_4K    MPTPR_PTP_DIV32     /* setting for 1 bank   */
 281
 282 /* refresh rate 7.8 us (= 64 ms / 8K = 31.2 / quad bursts) for 256 MBit     */
 283 #define CFG_MPTPR_2BK_8K    MPTPR_PTP_DIV8      /* setting for 2 banks  */
 284 #define CFG_MPTPR_1BK_8K    MPTPR_PTP_DIV16     /* setting for 1 bank   */
 285
 286 /*
 287  * MAMR settings for SDRAM
 288  */
 289
 290 /* 8 column SDRAM */
 291 #define CFG_MAMR_8COL   ((CFG_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE      |   \
 292              MAMR_AMA_TYPE_0 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A11 |   \
 293              MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
 294 /* 9 column SDRAM */
 295 #define CFG_MAMR_9COL   ((CFG_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE      |   \
 296              MAMR_AMA_TYPE_1 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A10 |   \
 297              MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
 298
 299 #define CFG_MAMR        0x13a01114
 300 /*
 301  * Internal Definitions
 302  *
 303  * Boot Flags
 304  */
 305 #define BOOTFLAG_COLD   0x01        /* Normal Power-On: Boot from FLASH */
 306 #define BOOTFLAG_WARM   0x02        /* Software reboot          */
 307
 308
 309 /* values according to the manual */
 310 #define BCSR0   ((uint) (BCSR_ADDR + 00))
 311 #define BCSR1   ((uint) (BCSR_ADDR + 0x04))
 312 #define BCSR2   ((uint) (BCSR_ADDR + 0x08))
 313 #define BCSR3   ((uint) (BCSR_ADDR + 0x0c))
 314 #define BCSR4   ((uint) (BCSR_ADDR + 0x10))
 315
 316
 317 /*-----------------------------------------------------------------------
 318  * PCMCIA stuff
 319  *-----------------------------------------------------------------------
 320  *
 321  */
 322 #define CFG_PCMCIA_MEM_ADDR     (0xE0000000)
 323 #define CFG_PCMCIA_MEM_SIZE     ( 64 << 20 )
 324 #define CFG_PCMCIA_DMA_ADDR     (0xE4000000)
 325 #define CFG_PCMCIA_DMA_SIZE     ( 64 << 20 )
 326 #define CFG_PCMCIA_ATTRB_ADDR   (0xE8000000)
 327 #define CFG_PCMCIA_ATTRB_SIZE   ( 64 << 20 )
 328 #define CFG_PCMCIA_IO_ADDR      (0xEC000000)
 329 #define CFG_PCMCIA_IO_SIZE      ( 64 << 20 )
 330
 331
 332 /*-----------------------------------------------------------------------
 333  * IDE/ATA stuff
 334  *-----------------------------------------------------------------------
 335  */
 336 #define CONFIG_IDE_8xx_DIRECT   1   /* PCMCIA interface required    */
 337 #undef  CONFIG_IDE_LED              /* LED   for ide supported  */
 338 #define CONFIG_IDE_RESET        1   /* reset for ide supported  */
 339
 340 #define CFG_IDE_MAXBUS          1   /* max. 2 IDE busses        */
 341 #define CFG_IDE_MAXDEVICE       (CFG_IDE_MAXBUS*2) /* max. 2 drives per IDE bus */
 342
 343 #define CFG_PIO_MODE            0   /* IDE interface in PIO Mode 0  */
 344 #define CFG_PC_IDE_RESET        ((ushort)0x0008)    /* PC 12    */
 345
 346 /* #define CFG_ATA_BASE_ADDR    0xFE100000 */
 347 #define CFG_ATA_BASE_ADDR       CFG_PCMCIA_MEM_ADDR
 348 #define CFG_ATA_IDE0_OFFSET     0x0000
 349
 350 #define CFG_ATA_DATA_OFFSET     0x0000  /* Offset for data I/O          */
 351 #define CFG_ATA_REG_OFFSET      0x0080  /* Offset for normal register accesses  */
 352 #define CFG_ATA_ALT_OFFSET      0x0100  /* Offset for alternate registers   */
 353
 354
 355 /* (F)ADS bitvalues by Helmut Buchsbaum
 356  * see MPC8xxADS User's Manual for a proper description
 357  * of the following structures
 358  */
 359
 360 #define BCSR0_ERB       ((uint)0x80000000)
 361 #define BCSR0_IP        ((uint)0x40000000)
 362 #define BCSR0_BDIS      ((uint)0x10000000)
 363 #define BCSR0_BPS_MASK  ((uint)0x0C000000)
 364 #define BCSR0_ISB_MASK  ((uint)0x01800000)
 365 #define BCSR0_DBGC_MASK ((uint)0x00600000)
 366 #define BCSR0_DBPC_MASK ((uint)0x00180000)
 367 #define BCSR0_EBDF_MASK ((uint)0x00060000)
 368
 369 #define BCSR1_FLASH_EN           ((uint)0x80000000)
 370 #define BCSR1_DRAM_EN            ((uint)0x40000000)
 371 #define BCSR1_ETHEN              ((uint)0x20000000)
 372 #define BCSR1_IRDEN              ((uint)0x10000000)
 373 #define BCSR1_FLASH_CFG_EN       ((uint)0x08000000)
 374 #define BCSR1_CNT_REG_EN_PROTECT ((uint)0x04000000)
 375 #define BCSR1_BCSR_EN            ((uint)0x02000000)
 376 #define BCSR1_RS232EN_1          ((uint)0x01000000)
 377 #define BCSR1_PCCEN              ((uint)0x00800000)
 378 #define BCSR1_PCCVCC0            ((uint)0x00400000)
 379 #define BCSR1_PCCVCCON              BCSR1_PCCVCC0
 380 #define BCSR1_PCCVPP_MASK        ((uint)0x00300000)
 381 #define BCSR1_DRAM_HALF_WORD     ((uint)0x00080000)
 382 #define BCSR1_RS232EN_2          ((uint)0x00040000)
 383 #define BCSR1_SDRAM_EN           ((uint)0x00020000)
 384 #define BCSR1_PCCVCC1            ((uint)0x00010000)
 385
 386 #define BCSR2_FLASH_PD_MASK      ((uint)0xF0000000)
 387 #define BCSR2_DRAM_PD_MASK       ((uint)0x07800000)
 388 #define BCSR2_DRAM_PD_SHIFT      (23)
 389 #define BCSR2_EXTTOLI_MASK       ((uint)0x00780000)
 390 #define BCSR2_DBREVNR_MASK       ((uint)0x00030000)
 391
 392 #define BCSR3_DBID_MASK          ((ushort)0x3800)
 393 #define BCSR3_CNT_REG_EN_PROTECT ((ushort)0x0400)
 394 #define BCSR3_BREVNR0            ((ushort)0x0080)
 395 #define BCSR3_FLASH_PD_MASK      ((ushort)0x0070)
 396 #define BCSR3_BREVN1             ((ushort)0x0008)
 397 #define BCSR3_BREVN2_MASK        ((ushort)0x0003)
 398
 399 #define BCSR4_ETHLOOP            ((uint)0x80000000)
 400 #define BCSR4_TFPLDL             ((uint)0x40000000)
 401 #define BCSR4_TPSQEL             ((uint)0x20000000)
 402 #define BCSR4_SIGNAL_LAMP        ((uint)0x10000000)
 403 #ifdef CONFIG_MPC823
 404 #define BCSR4_USB_EN             ((uint)0x08000000)
 405 #endif /* CONFIG_MPC823 */
 406 #ifdef CONFIG_MPC860SAR
 407 #define BCSR4_UTOPIA_EN          ((uint)0x08000000)
 408 #endif /* CONFIG_MPC860SAR */
 409 #ifdef CONFIG_MPC860T
 410 #define BCSR4_FETH_EN            ((uint)0x08000000)
 411 #endif /* CONFIG_MPC860T */
 412 #ifdef CONFIG_MPC823
 413 #define BCSR4_USB_SPEED          ((uint)0x04000000)
 414 #endif /* CONFIG_MPC823 */
 415 #ifdef CONFIG_MPC860T
 416 #define BCSR4_FETHCFG0           ((uint)0x04000000)
 417 #endif /* CONFIG_MPC860T */
 418 #ifdef CONFIG_MPC823
 419 #define BCSR4_VCCO               ((uint)0x02000000)
 420 #endif /* CONFIG_MPC823 */
 421 #ifdef CONFIG_MPC860T
 422 #define BCSR4_FETHFDE            ((uint)0x02000000)
 423 #endif /* CONFIG_MPC860T */
 424 #ifdef CONFIG_MPC823
 425 #define BCSR4_VIDEO_ON           ((uint)0x00800000)
 426 #endif /* CONFIG_MPC823 */
 427 #ifdef CONFIG_MPC823
 428 #define BCSR4_VDO_EKT_CLK_EN     ((uint)0x00400000)
 429 #endif /* CONFIG_MPC823 */
 430 #ifdef CONFIG_MPC860T
 431 #define BCSR4_FETHCFG1           ((uint)0x00400000)
 432 #endif /* CONFIG_MPC860T */
 433 #ifdef CONFIG_MPC823
 434 #define BCSR4_VIDEO_RST          ((uint)0x00200000)
 435 #endif /* CONFIG_MPC823 */
 436 #ifdef CONFIG_MPC860T
 437 #define BCSR4_FETHRST            ((uint)0x00200000)
 438 #endif /* CONFIG_MPC860T */
 439 #ifdef CONFIG_MPC823
 440 #define BCSR4_MODEM_EN           ((uint)0x00100000)
 441 #endif /* CONFIG_MPC823 */
 442 #ifdef CONFIG_MPC823
 443 #define BCSR4_DATA_VOICE         ((uint)0x00080000)
 444 #endif /* CONFIG_MPC823 */
 445 #ifdef CONFIG_MPC850
 446 #define BCSR4_DATA_VOICE         ((uint)0x00080000)
 447 #endif /* CONFIG_MPC850 */
 448
 449 #define CONFIG_DRAM_50MHZ       1
 450 #define CONFIG_SDRAM_50MHZ
 451
 452 #ifdef CONFIG_MPC860T
 453 /* Interrupt level assignments.
 454  */
 455 #define FEC_INTERRUPT   SIU_LEVEL1  /* FEC interrupt */
 456 #endif /* CONFIG_MPC860T */
 457
 458 /* We don't use the 8259.
 459  */
 460 #define NR_8259_INTS    0
 461
 462 /* Machine type
 463  */
 464 #define _MACH_8xx (_MACH_ads)
 465
 466 #if 0
 467 #define CONFIG_DISK_SPINUP_TIME 1000000
 468 #endif
 469 #undef CONFIG_DISK_SPINUP_TIME  /* usin´ Compact Flash */
 470
 471
 472 /* PCMCIA configuration
 473  */
 474 #define PCMCIA_MAX_SLOTS    2
 475 #ifdef CONFIG_MPC860
 476 #define PCMCIA_SLOT_A 1
 477 #endif
 478
 479 #endif  /* _CONFIG_ADS860_H */