include/configs/GENIETV.h

   1  /*
   2   * A collection of structures, addresses, and values associated with
   3   * the Motorola 860T FADS board.  Copied from the MBX stuff.
   4   * Magnus Damm added defines for 8xxrom and extended bd_info.
   5   * Helmut Buchsbaum added bitvalues for BCSRx
   6   *
   7   * Copyright (c) 1998 Dan Malek (dmalek@jlc.net)
   8   */
   9
  10 /*
  11  * The GENIETV is using the following physical memorymap (copied from
  12  * the FADS configuration):
  13  *
  14  * ff020000 -> ff02ffff : pcmcia
  15  * ff010000 -> ff01ffff : BCSR       connected to CS1, setup by 8xxROM
  16  * ff000000 -> ff00ffff : IMAP       internal in the cpu
  17  * 30000000 -> 300fffff : flash      connected to CS0
  18  * 00000000 -> nnnnnnnn : sdram      setup by U-Boot
  19  *
  20  * CS pins are connected as follows:
  21  *
  22  * CS0 -512Kb boot flash
  23  * CS1 - SDRAM #1
  24  * CS2 - SDRAM #2
  25  * CS3 - Flash #1
  26  * CS4 - Flash #2
  27  * CS5 - Lon (if present)
  28  * CS6 - PCMCIA #1
  29  * CS7 - PCMCIA #2
  30  */
  31
  32 /* ------------------------------------------------------------------------- */
  33
  34 /*
  35  * board/config.h - configuration options, board specific
  36  */
  37
  38 #ifndef __CONFIG_H
  39 #define __CONFIG_H
  40
  41 #define CONFIG_ETHADDR          08:00:22:50:70:63       /* Ethernet address */
  42 #define CONFIG_ENV_OVERWRITE    1       /* Overwrite the environment */
  43
  44 #define CFG_ALLOC_DPRAM                 /* Use dynamic DPRAM allocation */
  45
  46 #define CFG_AUTOLOAD            "n"     /* No autoload */
  47
  48 /*#define CONFIG_VIDEO          1       /  To enable the video initialization */
  49 /*#define CONFIG_VIDEO_ADDR     0x00200000 */
  50 /*#define CONFIG_HARD_I2C       1       /  I2C with hardware support */
  51 /*#define CONFIG_PCMCIA         1       /  To enable the PCMCIA initialization */
  52
  53 /*#define CFG_PCMCIA_IO_ADDR    0xff020000 */
  54 /*#define CFG_PCMCIA_IO_SIZE    0x10000 */
  55 /*#define CFG_PCMCIA_MEM_ADDR   0xe0000000 */
  56 /*#define CFG_PCMCIA_MEM_SIZE   0x10000 */
  57
  58 /* Video related */
  59
  60 /*#define CONFIG_VIDEO_LOGO                     1       /  Show the logo */
  61 /*#define CONFIG_VIDEO_ENCODER_AD7177           1       /  Enable this encoder */
  62 /*#define CONFIG_VIDEO_ENCODER_AD7177_ADDR      0xF4    /  ALSB to ground */
  63
  64 /* Wireless 56Khz 4PPM keyboard on SMCx */
  65
  66 /*#define CONFIG_WL_4PPM_KEYBOARD               0 */
  67 /*#define CONFIG_WL_4PPM_KEYBOARD_SMC   0       /  SMC to use (0 indexed) */
  68
  69 /*
  70  * High Level Configuration Options
  71  * (easy to change)
  72  */
  73 #include <mpc8xx_irq.h>
  74
  75 #define CONFIG_GENIETV          1
  76 #define CONFIG_MPC823           1
  77
  78 #define CONFIG_8xx_CONS_SMC1    1       /* Console is on SMC1           */
  79 #undef  CONFIG_8xx_CONS_SMC2
  80 #undef  CONFIG_8xx_CONS_NONE
  81 #define CONFIG_BAUDRATE         9600
  82
  83 #define MPC8XX_FACT     12                      /* Multiply by 12       */
  84 #define MPC8XX_XIN      5000000                 /* 4 MHz clock          */
  85
  86 #define MPC8XX_HZ       ((MPC8XX_XIN) * (MPC8XX_FACT))
  87 #define CFG_PLPRCR_MF   ((MPC8XX_FACT-1) << 20)
  88 #define CONFIG_8xx_GCLK_FREQ    MPC8XX_HZ       /* Force it - dont measure it */
  89
  90 #define CONFIG_CLOCKS_IN_MHZ    1       /* clocks passsed to Linux in MHz */
  91
  92 #if 1
  93 #define CONFIG_BOOTDELAY        1       /* autoboot after 2 seconds     */
  94 #define CONFIG_LOADS_ECHO       0       /* Dont echoes received characters */
  95 #define CONFIG_BOOTARGS         ""
  96 #define CONFIG_BOOTCOMMAND                                                      \
  97 "bootp; tftp; "                                                                 \
  98 "setenv bootargs console=tty0 console=ttyS0 "                                   \
  99 "root=/dev/nfs nfsroot=$(serverip):$(rootpath) "                                \
 100 "ip=$(ipaddr):$(serverip):$(gatewayip):$(subnetmask):$(hostname):eth0:off ;"    \
 101 "bootm "
 102 #else
 103 #define CONFIG_BOOTDELAY        0       /* autoboot disabled            */
 104 #endif
 105
 106 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
 107
 108 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
 109 #include <cmd_confdefs.h>
 110
 111 /*
 112  * Miscellaneous configurable options
 113  */
 114 #define CFG_LONGHELP                            /* undef to save memory         */
 115 #define CFG_PROMPT              ":>"            /* Monitor Command Prompt       */
 116 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 117 #define CFG_CBSIZE              1024            /* Console I/O Buffer Size      */
 118 #else
 119 #define CFG_CBSIZE              256             /* Console I/O Buffer Size      */
 120 #endif
 121 #define CFG_PBSIZE              (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 122 #define CFG_MAXARGS             8               /* max number of command args   */
 123 #define CFG_BARGSIZE            CFG_CBSIZE      /* Boot Argument Buffer Size    */
 124
 125 #define CFG_MEMTEST_START       0x00004000      /* memtest works on     */
 126 #define CFG_MEMTEST_END         0x00800000      /* 0 ... 8 MB in DRAM   */
 127
 128 #define CFG_LOAD_ADDR           0x00100000      /* default load address */
 129
 130 #define CFG_HZ          1000            /* decrementer freq: 1 ms ticks */
 131
 132 #define CFG_BAUDRATE_TABLE      { 4800, 9600, 19200, 38400, 57600, 115200 }
 133
 134 /*
 135  * Low Level Configuration Settings
 136  * (address mappings, register initial values, etc.)
 137  * You should know what you are doing if you make changes here.
 138  */
 139 /*-----------------------------------------------------------------------
 140  * Internal Memory Mapped Register
 141  */
 142 #define CFG_IMMR                0xFF000000
 143 #define CFG_IMMR_SIZE           ((uint)(64 * 1024))
 144
 145 /*-----------------------------------------------------------------------
 146  * Definitions for initial stack pointer and data area (in DPRAM)
 147  */
 148 #define CFG_INIT_RAM_ADDR       CFG_IMMR
 149 #define CFG_INIT_RAM_END        0x2F00  /* End of used area in DPRAM    */
 150 #define CFG_GBL_DATA_SIZE       64  /* size in bytes reserved for initial data */
 151 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
 152 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
 153
 154 /*-----------------------------------------------------------------------
 155  * Start addresses for the final memory configuration
 156  * (Set up by the startup code)
 157  * Please note that CFG_SDRAM_BASE _must_ start at 0
 158  * Also NOTE that it doesn't mean SDRAM - it means MEMORY.
 159  */
 160 #define CFG_SDRAM_BASE          0x00000000
 161 #define CFG_FLASH_BASE          0x02800000
 162 #define CFG_FLASH_SIZE          ((uint)(8 * 1024 * 1024))       /* max 8Mbyte */
 163 #if 0
 164 #define CFG_MONITOR_LEN         (256 << 10)     /* Reserve 128 kB for Monitor   */
 165 #else
 166 #define CFG_MONITOR_LEN         (512 << 10)     /* Reserve 512 kB for Monitor   */
 167 #endif
 168 #define CFG_MONITOR_BASE        CFG_FLASH_BASE
 169 #define CFG_MALLOC_LEN          (256 << 10)     /* Reserve 128 kB for malloc()  */
 170
 171 /*
 172  * For booting Linux, the board info and command line data
 173  * have to be in the first 8 MB of memory, since this is
 174  * the maximum mapped by the Linux kernel during initialization.
 175  */
 176 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
 177 /*-----------------------------------------------------------------------
 178  * FLASH organization
 179  */
 180 #define CFG_MAX_FLASH_BANKS     1       /* max number of memory banks           */
 181 #define CFG_MAX_FLASH_SECT      8       /* max number of sectors on one chip    */
 182
 183 #define CFG_FLASH_ERASE_TOUT    120000  /* Timeout for Flash Erase (in ms)      */
 184 #define CFG_FLASH_WRITE_TOUT    500     /* Timeout for Flash Write (in ms)      */
 185
 186 #define CFG_ENV_IS_IN_FLASH     1
 187 #define CFG_ENV_OFFSET          0x10000 /* Offset of Environment Sector         */
 188 #define CFG_ENV_SIZE            0x10000 /* Total Size of Environment Sector (64k)*/
 189
 190 /* values according to the manual */
 191
 192 /*-----------------------------------------------------------------------
 193  * Cache Configuration
 194  */
 195 #define CFG_CACHELINE_SIZE      16      /* For all MPC8xx CPUs                  */
 196 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 197 #define CFG_CACHELINE_SHIFT     4       /* log base 2 of the above value        */
 198 #endif
 199
 200 /*-----------------------------------------------------------------------
 201  * SYPCR - System Protection Control                                    11-9
 202  * SYPCR can only be written once after reset!
 203  *-----------------------------------------------------------------------
 204  * Software & Bus Monitor Timer max, Bus Monitor enable, SW Watchdog freeze
 205  */
 206 #if defined(CONFIG_WATCHDOG)
 207 #define CFG_SYPCR       (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | \
 208                          SYPCR_SWE  | SYPCR_SWRI| SYPCR_SWP)
 209 #else
 210 #define CFG_SYPCR       (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | SYPCR_SWP)
 211 #endif
 212
 213 /*-----------------------------------------------------------------------
 214  * SIUMCR - SIU Module Configuration                                            11-6
 215  *-----------------------------------------------------------------------
 216  * PCMCIA config., multi-function pin tri-state
 217  *
 218 #define CFG_SIUMCR      (SIUMCR_DBGC00 | SIUMCR_DBPC00 | SIUMCR_MLRC01)
 219  */
 220 #define CFG_SIUMCR      (SIUMCR_DBGC00 | SIUMCR_DBPC00 | SIUMCR_MLRC10)
 221
 222 /*-----------------------------------------------------------------------
 223  * TBSCR - Time Base Status and Control                                 11-26
 224  *-----------------------------------------------------------------------
 225  * Clear Reference Interrupt Status, Timebase freezing enabled
 226  */
 227 #define CFG_TBSCR       (TBSCR_REFA | TBSCR_REFB | TBSCR_TBE)
 228
 229 /*-----------------------------------------------------------------------
 230  * PISCR - Periodic Interrupt Status and Control                11-31
 231  *-----------------------------------------------------------------------
 232  * Clear Periodic Interrupt Status, Interrupt Timer freezing enabled
 233  */
 234 #define CFG_PISCR       (PISCR_PS | PISCR_PITF)
 235
 236 /*-----------------------------------------------------------------------
 237  * PLPRCR - PLL, Low-Power, and Reset Control Register  15-30
 238  *-----------------------------------------------------------------------
 239  * Reset PLL lock status sticky bit, timer expired status bit and timer  *
 240  * interrupt status bit - leave PLL multiplication factor unchanged !
 241  *
 242  * #define CFG_PLPRCR   (PLPRCR_SPLSS | PLPRCR_TEXPS | PLPRCR_TMIST)
 243  */
 244 #define CFG_PLPRCR      (PLPRCR_SPLSS | PLPRCR_TEXPS | PLPRCR_TMIST | CFG_PLPRCR_MF)
 245
 246 /*-----------------------------------------------------------------------
 247  * SCCR - System Clock and reset Control Register               15-27
 248  *-----------------------------------------------------------------------
 249  * Set clock output, timebase and RTC source and divider,
 250  * power management and some other internal clocks
 251  */
 252 #define SCCR_MASK       SCCR_EBDF11
 253 #define CFG_SCCR       (SCCR_TBS     | \
 254                                 SCCR_COM00   | SCCR_DFSYNC00 | SCCR_DFBRG00  | \
 255                                 SCCR_DFNL000 | SCCR_DFNH000  | SCCR_DFLCD000 | \
 256                                 SCCR_DFALCD00)
 257
 258 /*-----------------------------------------------------------------------
 259  *
 260  *-----------------------------------------------------------------------
 261  *
 262  */
 263 #define CFG_DER         0
 264
 265 /* Because of the way the 860 starts up and assigns CS0 the
 266 * entire address space, we have to set the memory controller
 267 * differently.  Normally, you write the option register
 268 * first, and then enable the chip select by writing the
 269 * base register.  For CS0, you must write the base register
 270 * first, followed by the option register.
 271 */
 272
 273 /*
 274  * Init Memory Controller:
 275  *
 276  * BR0 and OR0(FLASH)
 277  */
 278
 279 #define FLASH_BASE0_PRELIM      0x02800000      /* FLASH bank #0                */
 280
 281 #define CFG_REMAP_OR_AM         0x80000000      /* OR addr mask         */
 282 #define CFG_PRELIM_OR_AM        0xFF800000      /* OR addr mask (512Kb) */
 283
 284 /* FLASH timing */
 285 #define CFG_OR_TIMING_FLASH     (OR_CSNT_SAM  | OR_ACS_DIV2 | OR_BI | \
 286                                 OR_SCY_15_CLK | OR_TRLX )
 287
 288 /*#define CFG_OR0_REMAP (CFG_REMAP_OR_AM  | CFG_OR_TIMING_FLASH) */
 289 #define CFG_OR0_PRELIM  (CFG_PRELIM_OR_AM | CFG_OR_TIMING_FLASH)                /* 0xfff80ff4 */
 290 #define CFG_BR0_PRELIM  ((FLASH_BASE0_PRELIM & BR_BA_MSK) | BR_V | BR_PS_8)     /* 0x02800401 */
 291
 292 /*
 293  * BR1/2 and OR1/2 (SDRAM)
 294 */
 295
 296 #define CFG_OR_TIMING_SDRAM     0x00000A00
 297
 298 #define SDRAM_MAX_SIZE          0x04000000      /* 64Mb bank */
 299 #define SDRAM_BASE1_PRELIM      0x00000000      /* First bank */
 300 #define SDRAM_BASE2_PRELIM      0x10000000      /* Second bank */
 301
 302 /*
 303  * Memory Periodic Timer Prescaler
 304  */
 305
 306 /* periodic timer for refresh */
 307 #define CFG_MBMR_PTB            0x5d            /* start with divider for 100 MHz       */
 308
 309 /* refresh rate 15.6 us (= 64 ms / 4K = 62.4 / quad bursts) for <= 128 MBit     */
 310 #define CFG_MPTPR_2BK_4K        MPTPR_PTP_DIV16         /* setting for 2 banks  */
 311 #define CFG_MPTPR_1BK_4K        MPTPR_PTP_DIV32
 312 /*
 313  * MBMR settings for SDRAM
 314  */
 315
 316 /* 8 column SDRAM */
 317 #define CFG_MBMR_8COL   ((CFG_MBMR_PTB << MAMR_PTA_SHIFT)  | MAMR_PTAE | \
 318                         MAMR_G0CLA_A11 | MAMR_RLFA_1X | MAMR_WLFA_1X \
 319                         | MAMR_TLFA_4X) /* 0x5d802114 */
 320
 321 /*
 322  * Internal Definitions
 323  *
 324  * Boot Flags
 325  */
 326 #define BOOTFLAG_COLD                   0x01            /* Normal Power-On: Boot from FLASH     */
 327 #define BOOTFLAG_WARM                   0x02            /* Software reboot                      */
 328
 329 /* values according to the manual */
 330
 331 #define CONFIG_DRAM_50MHZ               1
 332 #define CONFIG_SDRAM_50MHZ
 333
 334 /* We don't use the 8259.
 335 */
 336 #define NR_8259_INTS    0
 337
 338 /* Machine type
 339 */
 340 #define _MACH_8xx (_MACH_fads)
 341
 342 /*
 343  * MPC8xx CPM Options
 344  */
 345 #define CONFIG_SCC_ENET 1
 346
 347 #define CONFIG_DISK_SPINUP_TIME 1000000
 348
 349 /* PCMCIA configuration */
 350
 351 #define PCMCIA_MAX_SLOTS    1
 352 #define PCMCIA_SLOT_B 1
 353
 354 #endif  /* __CONFIG_H */