include/configs/MPC8266ADS.h

   1 /*
   2  * (C) Copyright 2001
   3  * Stuart Hughes <stuarth@lineo.com>
   4  * This file is based on similar values for other boards found in other
   5  * U-Boot config files, and some that I found in the mpc8260ads manual.
   6  *
   7  * Note: my board is a PILOT rev.
   8  * Note: the mpc8260ads doesn't come with a proper Ethernet MAC address.
   9  *
  10  * See file CREDITS for list of people who contributed to this
  11  * project.
  12  *
  13  * This program is free software; you can redistribute it and/or
  14  * modify it under the terms of the GNU General Public License as
  15  * published by the Free Software Foundation; either version 2 of
  16  * the License, or (at your option) any later version.
  17  *
  18  * This program is distributed in the hope that it will be useful,
  19  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  20  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  21  * GNU General Public License for more details.
  22  *
  23  * You should have received a copy of the GNU General Public License
  24  * along with this program; if not, write to the Free Software
  25  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  26  * MA 02111-1307 USA
  27  */
  28
  29 /*
  30  * Config header file for a MPC8260ADS Pilot 16M Ram Simm, 8Mbytes Flash Simm
  31  */
  32
  33 #ifndef __CONFIG_H
  34 #define __CONFIG_H
  35
  36 /*
  37  * High Level Configuration Options
  38  * (easy to change)
  39  */
  40
  41 #define CONFIG_MPC8260          1       /* This is an MPC8260 CPU   */
  42 #define CONFIG_MPC8266ADS       1       /* ...on motorola ads board */
  43
  44 #define CONFIG_BOARD_PRE_INIT   1       /* Call board_pre_init  */
  45
  46 /* allow serial and ethaddr to be overwritten */
  47 #define CONFIG_ENV_OVERWRITE
  48
  49 /*
  50  * select serial console configuration
  51  *
  52  * if either CONFIG_CONS_ON_SMC or CONFIG_CONS_ON_SCC is selected, then
  53  * CONFIG_CONS_INDEX must be set to the channel number (1-2 for SMC, 1-4
  54  * for SCC).
  55  *
  56  * if CONFIG_CONS_NONE is defined, then the serial console routines must
  57  * defined elsewhere (for example, on the cogent platform, there are serial
  58  * ports on the motherboard which are used for the serial console - see
  59  * cogent/cma101/serial.[ch]).
  60  */
  61 #undef  CONFIG_CONS_ON_SMC              /* define if console on SMC */
  62 #define CONFIG_CONS_ON_SCC              /* define if console on SCC */
  63 #undef  CONFIG_CONS_NONE                /* define if console on something else */
  64 #define CONFIG_CONS_INDEX       1       /* which serial channel for console */
  65
  66 /*
  67  * select ethernet configuration
  68  *
  69  * if either CONFIG_ETHER_ON_SCC or CONFIG_ETHER_ON_FCC is selected, then
  70  * CONFIG_ETHER_INDEX must be set to the channel number (1-4 for SCC, 1-3
  71  * for FCC)
  72  *
  73  * if CONFIG_ETHER_NONE is defined, then either the ethernet routines must be
  74  * defined elsewhere (as for the console), or CFG_CMD_NET must be removed
  75  * from CONFIG_COMMANDS to remove support for networking.
  76  */
  77 #undef  CONFIG_ETHER_ON_SCC             /* define if ether on SCC   */
  78 #define CONFIG_ETHER_ON_FCC             /* define if ether on FCC   */
  79 #undef  CONFIG_ETHER_NONE               /* define if ether on something else */
  80 #define CONFIG_ETHER_INDEX      2       /* which channel for ether  */
  81 #define CONFIG_MII                      /* MII PHY management           */
  82 #define CONFIG_BITBANGMII               /* bit-bang MII PHY management  */
  83 /*
  84  * Port pins used for bit-banged MII communictions (if applicable).
  85  */
  86 #define MDIO_PORT       2       /* Port C */
  87 #define MDIO_ACTIVE     (iop->pdir |=  0x00400000)
  88 #define MDIO_TRISTATE   (iop->pdir &= ~0x00400000)
  89 #define MDIO_READ       ((iop->pdat &  0x00400000) != 0)
  90
  91 #define MDIO(bit)       if(bit) iop->pdat |=  0x00400000; \
  92                         else    iop->pdat &= ~0x00400000
  93
  94 #define MDC(bit)        if(bit) iop->pdat |=  0x00200000; \
  95                         else    iop->pdat &= ~0x00200000
  96
  97 #define MIIDELAY        udelay(1)
  98
  99 #if (CONFIG_ETHER_INDEX == 2)
 100
 101 /*
 102  * - Rx-CLK is CLK13
 103  * - Tx-CLK is CLK14
 104  * - Select bus for bd/buffers (see 28-13)
 105  * - Half duplex
 106  */
 107 # define CFG_CMXFCR_MASK        (CMXFCR_FC2 | CMXFCR_RF2CS_MSK | CMXFCR_TF2CS_MSK)
 108 # define CFG_CMXFCR_VALUE       (CMXFCR_RF2CS_CLK13 | CMXFCR_TF2CS_CLK14)
 109 # define CFG_CPMFCR_RAMTYPE     0
 110 # define CFG_FCC_PSMR           (FCC_PSMR_FDE | FCC_PSMR_LPB)
 111
 112 #endif  /* CONFIG_ETHER_INDEX */
 113
 114 /* other options */
 115 #define CONFIG_HARD_I2C         1       /* To enable I2C support        */
 116 #define CFG_I2C_SPEED           400000  /* I2C speed and slave address  */
 117 #define CFG_I2C_SLAVE           0x7F
 118 #define CFG_I2C_EEPROM_ADDR_LEN 1
 119
 120 /* PCI */
 121 #define CONFIG_PCI
 122 #define CONFIG_PCI_PNP
 123 #define CONFIG_PCI_BOOTDELAY 0
 124 #undef CONFIG_PCI_SCAN_SHOW
 125
 126 /*-----------------------------------------------------------------------
 127  * Definitions for Serial Presence Detect EEPROM address
 128  * (to get SDRAM settings)
 129  */
 130 #define SPD_EEPROM_ADDRESS      0x50
 131
 132
 133 #define CONFIG_8260_CLKIN       66000000        /* in Hz */
 134 #define CONFIG_BAUDRATE         115200
 135
 136
 137 #define CONFIG_COMMANDS         (CFG_CMD_ALL & ~( \
 138                                  CFG_CMD_BEDBUG | \
 139                                  CFG_CMD_BMP    | \
 140                                  CFG_CMD_BSP    | \
 141                                  CFG_CMD_DATE   | \
 142                                  CFG_CMD_DHCP   | \
 143                                  CFG_CMD_DOC    | \
 144                                  CFG_CMD_DTT    | \
 145                                  CFG_CMD_EEPROM | \
 146                                  CFG_CMD_ELF    | \
 147                                  CFG_CMD_FDC    | \
 148                                  CFG_CMD_FDOS   | \
 149                                  CFG_CMD_HWFLOW | \
 150                                  CFG_CMD_IDE    | \
 151                                  CFG_CMD_JFFS2  | \
 152                                  CFG_CMD_KGDB   | \
 153                                  CFG_CMD_NAND   | \
 154                                  CFG_CMD_PCMCIA | \
 155                                  CFG_CMD_SCSI   | \
 156                                  CFG_CMD_SPI    | \
 157                                  CFG_CMD_VFD    | \
 158                                  CFG_CMD_USB    ) )
 159
 160 /* Define a command string that is automatically executed when no character
 161  * is read on the console interface withing "Boot Delay" after reset.
 162  */
 163 #define CONFIG_BOOT_ROOT_INITRD 0       /* Use ram disk for the root file system */
 164 #define CONFIG_BOOT_ROOT_NFS    1       /* Use a NFS mounted root file system */
 165
 166 #if CONFIG_BOOT_ROOT_INITRD
 167 #define CONFIG_BOOTCOMMAND \
 168         "version;" \
 169         "echo;" \
 170         "bootp;" \
 171         "setenv bootargs root=/dev/ram0 rw " \
 172         "ip=$(ipaddr):$(serverip):$(gatewayip):$(netmask):$(hostname)::off;" \
 173         "bootm"
 174 #endif /* CONFIG_BOOT_ROOT_INITRD */
 175
 176 #if CONFIG_BOOT_ROOT_NFS
 177 #define CONFIG_BOOTCOMMAND \
 178         "version;" \
 179         "echo;" \
 180         "bootp;" \
 181         "setenv bootargs root=/dev/nfs rw nfsroot=$(serverip):$(rootpath) " \
 182         "ip=$(ipaddr):$(serverip):$(gatewayip):$(netmask):$(hostname)::off;" \
 183         "bootm"
 184 #endif /* CONFIG_BOOT_ROOT_NFS */
 185
 186 /* Add support for a few extra bootp options like:
 187  *      - File size
 188  *      - DNS
 189  */
 190 #define CONFIG_BOOTP_MASK       (CONFIG_BOOTP_DEFAULT | \
 191                                  CONFIG_BOOTP_BOOTFILESIZE | \
 192                                  CONFIG_BOOTP_DNS)
 193
 194 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
 195 #include <cmd_confdefs.h>
 196
 197
 198 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds */
 199
 200 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 201 #undef  CONFIG_KGDB_ON_SMC              /* define if kgdb on SMC */
 202 #define CONFIG_KGDB_ON_SCC              /* define if kgdb on SCC */
 203 #undef  CONFIG_KGDB_NONE                /* define if kgdb on something else */
 204 #define CONFIG_KGDB_INDEX       2       /* which serial channel for kgdb */
 205 #define CONFIG_KGDB_BAUDRATE    115200  /* speed to run kgdb serial port at */
 206 #endif
 207
 208 #undef  CONFIG_WATCHDOG                 /* disable platform specific watchdog */
 209
 210 /*
 211  * Miscellaneous configurable options
 212  */
 213 #define CFG_LONGHELP                    /* undef to save memory     */
 214 #define CFG_PROMPT      "=> "           /* Monitor Command Prompt   */
 215 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 216 #define CFG_CBSIZE      1024            /* Console I/O Buffer Size  */
 217 #else
 218 #define CFG_CBSIZE      256                     /* Console I/O Buffer Size  */
 219 #endif
 220 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16)   /* Print Buffer Size */
 221 #define CFG_MAXARGS     16                      /* max number of command args   */
 222 #define CFG_BARGSIZE    CFG_CBSIZE      /* Boot Argument Buffer Size    */
 223
 224 #define CFG_MEMTEST_START       0x00100000      /* memtest works on */
 225 #define CFG_MEMTEST_END         0x00f00000      /* 1 ... 15 MB in DRAM  */
 226
 227 #undef CONFIG_CLOCKS_IN_MHZ             /* clocks passsed to Linux in MHz */
 228                                         /* for versions < 2.4.5-pre5    */
 229
 230 #define CFG_LOAD_ADDR           0x100000        /* default load address */
 231
 232 #define CFG_HZ                  1000    /* decrementer freq: 1 ms ticks */
 233
 234 #define CFG_BAUDRATE_TABLE      { 9600, 19200, 38400, 57600, 115200, 230400 }
 235
 236 #define CFG_FLASH_BASE          0xFE000000
 237 #define FLASH_BASE              0xFE000000
 238 #define CFG_MAX_FLASH_BANKS     1       /* max num of memory banks      */
 239 #define CFG_MAX_FLASH_SECT      32      /* max num of sects on one chip */
 240 #define CFG_FLASH_SIZE          8
 241 #define CFG_FLASH_ERASE_TOUT    8000    /* Timeout for Flash Erase (in ms)    */
 242 #define CFG_FLASH_WRITE_TOUT    5       /* Timeout for Flash Write (in ms)    */
 243
 244 #undef  CFG_FLASH_CHECKSUM
 245
 246 /* this is stuff came out of the Motorola docs */
 247 /* Only change this if you also change the Hardware configuration Word */
 248 #define CFG_DEFAULT_IMMR        0x0F010000
 249
 250 /* Set IMMR to 0xF0000000 or above to boot Linux  */
 251 #define CFG_IMMR                0xF0000000
 252 #define CFG_BCSR                0xF8000000
 253 #define CFG_PCI_INT             0xF8200000      /* PCI interrupt controller */
 254
 255 /* Define CONFIG_VERY_BIG_RAM to allow use of SDRAMs larger than 256MBytes
 256  */
 257 /*#define CONFIG_VERY_BIG_RAM   1*/
 258
 259 /* What should be the base address of SDRAM DIMM and how big is
 260  * it (in Mbytes)?  This will normally auto-configure via the SPD.
 261 */
 262 #define CFG_SDRAM_BASE 0x00000000
 263 #define CFG_SDRAM_SIZE 16
 264
 265 #define SDRAM_SPD_ADDR 0x50
 266
 267
 268 /*-----------------------------------------------------------------------
 269  * BR2,BR3 - Base Register
 270  *     Ref: Section 10.3.1 on page 10-14
 271  * OR2,OR3 - Option Register
 272  *     Ref: Section 10.3.2 on page 10-16
 273  *-----------------------------------------------------------------------
 274  */
 275
 276 /* Bank 2,3 - SDRAM DIMM
 277  */
 278
 279 /* The BR2 is configured as follows:
 280  *
 281  *     - Base address of 0x00000000
 282  *     - 64 bit port size (60x bus only)
 283  *     - Data errors checking is disabled
 284  *     - Read and write access
 285  *     - SDRAM 60x bus
 286  *     - Access are handled by the memory controller according to MSEL
 287  *     - Not used for atomic operations
 288  *     - No data pipelining is done
 289  *     - Valid
 290  */
 291 #define CFG_BR2_PRELIM  ((CFG_SDRAM_BASE & BRx_BA_MSK) |\
 292                          BRx_PS_64                      |\
 293                          BRx_MS_SDRAM_P                 |\
 294                          BRx_V)
 295
 296 #define CFG_BR3_PRELIM  ((CFG_SDRAM_BASE & BRx_BA_MSK) |\
 297                          BRx_PS_64                      |\
 298                          BRx_MS_SDRAM_P                 |\
 299                          BRx_V)
 300
 301 /* With a 64 MB DIMM, the OR2 is configured as follows:
 302  *
 303  *     - 64 MB
 304  *     - 4 internal banks per device
 305  *     - Row start address bit is A8 with PSDMR[PBI] = 0
 306  *     - 12 row address lines
 307  *     - Back-to-back page mode
 308  *     - Internal bank interleaving within save device enabled
 309  */
 310 #if (CFG_SDRAM_SIZE == 64)
 311 #define CFG_OR2_PRELIM  (MEG_TO_AM(CFG_SDRAM_SIZE)      |\
 312                          ORxS_BPD_4                     |\
 313                          ORxS_ROWST_PBI0_A8             |\
 314                          ORxS_NUMR_12)
 315 #elif (CFG_SDRAM_SIZE == 16)
 316 #define CFG_OR2_PRELIM  (0xFF000C80)
 317 #else
 318 #error "INVALID SDRAM CONFIGURATION"
 319 #endif
 320
 321 /*-----------------------------------------------------------------------
 322  * PSDMR - 60x Bus SDRAM Mode Register
 323  *     Ref: Section 10.3.3 on page 10-21
 324  *-----------------------------------------------------------------------
 325  */
 326
 327 #if (CFG_SDRAM_SIZE == 64)
 328 /* With a 64 MB DIMM, the PSDMR is configured as follows:
 329  *
 330  *     - Bank Based Interleaving,
 331  *     - Refresh Enable,
 332  *     - Address Multiplexing where A5 is output on A14 pin
 333  *       (A6 on A15, and so on),
 334  *     - use address pins A14-A16 as bank select,
 335  *     - A9 is output on SDA10 during an ACTIVATE command,
 336  *     - earliest timing for ACTIVATE command after REFRESH command is 7 clocks,
 337  *     - earliest timing for ACTIVATE or REFRESH command after PRECHARGE command
 338  *       is 3 clocks,
 339  *     - earliest timing for READ/WRITE command after ACTIVATE command is
 340  *       2 clocks,
 341  *     - earliest timing for PRECHARGE after last data was read is 1 clock,
 342  *     - earliest timing for PRECHARGE after last data was written is 1 clock,
 343  *     - CAS Latency is 2.
 344  */
 345 #define CFG_PSDMR       (PSDMR_RFEN           |\
 346                          PSDMR_SDAM_A14_IS_A5 |\
 347                          PSDMR_BSMA_A14_A16   |\
 348                          PSDMR_SDA10_PBI0_A9  |\
 349                          PSDMR_RFRC_7_CLK     |\
 350                          PSDMR_PRETOACT_3W    |\
 351                          PSDMR_ACTTORW_2W     |\
 352                          PSDMR_LDOTOPRE_1C    |\
 353                          PSDMR_WRC_1C         |\
 354                          PSDMR_CL_2)
 355 #elif (CFG_SDRAM_SIZE == 16)
 356 /* With a 16 MB DIMM, the PSDMR is configured as follows:
 357  *
 358  *   configuration parameters found in Motorola documentation
 359  */
 360 #define CFG_PSDMR       (0x016EB452)
 361 #else
 362 #error "INVALID SDRAM CONFIGURATION"
 363 #endif
 364
 365
 366 #define RS232EN_1               0x02000002
 367 #define RS232EN_2               0x01000001
 368 #define FETHIEN                 0x08000008
 369 #define FETH_RST                0x04000004
 370
 371 #define CFG_INIT_RAM_ADDR       CFG_IMMR
 372 #define CFG_INIT_RAM_END        0x4000  /* End of used area in DPRAM    */
 373 #define CFG_GBL_DATA_SIZE       128     /* size in bytes reserved for initial data */
 374 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
 375 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
 376
 377
 378 /* 0x0EB2B645 */
 379 #define CFG_HRCW_MASTER (( HRCW_BPS11 | HRCW_CIP )                              |\
 380                          ( HRCW_L2CPC10 | HRCW_DPPC11 | HRCW_ISB010 )           |\
 381                          ( HRCW_BMS | HRCW_MMR11 | HRCW_LBPC01 | HRCW_APPC10 )  |\
 382                          ( HRCW_CS10PC01 | HRCW_MODCK_H0101 )                   \
 383                         )
 384
 385
 386 /* This value should actually be situated in the first 256 bytes of the FLASH
 387         which on the standard MPC8266ADS board is at address 0xFF800000
 388         The linker script places it at 0xFFF00000 instead.
 389
 390         It still works, however, as long as the ADS board jumper JP3 is set to
 391         position 2-3 so the board is using the BCSR as Hardware Configuration Word
 392
 393         If you want to use the one defined here instead, ust copy the first 256 bytes from
 394         0xfff00000 to 0xff800000  (for 8MB flash)
 395
 396         - Rune
 397
 398         */
 399 /* #define CFG_HRCW_MASTER 0x0cb23645 */
 400
 401 /* no slaves */
 402 #define CFG_HRCW_SLAVE1 0
 403 #define CFG_HRCW_SLAVE2 0
 404 #define CFG_HRCW_SLAVE3 0
 405 #define CFG_HRCW_SLAVE4 0
 406 #define CFG_HRCW_SLAVE5 0
 407 #define CFG_HRCW_SLAVE6 0
 408 #define CFG_HRCW_SLAVE7 0
 409
 410 #define BOOTFLAG_COLD   0x01    /* Normal Power-On: Boot from FLASH  */
 411 #define BOOTFLAG_WARM   0x02    /* Software reboot           */
 412
 413 #define CFG_MONITOR_BASE    TEXT_BASE
 414 #if (CFG_MONITOR_BASE < CFG_FLASH_BASE)
 415 #   define CFG_RAMBOOT
 416 #endif
 417
 418 #define CFG_MONITOR_LEN         (256 << 10)     /* Reserve 256 kB for Monitor   */
 419 #define CFG_MALLOC_LEN          (128 << 10)     /* Reserve 128 kB for malloc()  */
 420 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
 421
 422 #ifndef CFG_RAMBOOT
 423 #  define CFG_ENV_IS_IN_FLASH   1
 424 #    define CFG_ENV_ADDR        (CFG_MONITOR_BASE + 0x40000)
 425 #    define CFG_ENV_SECT_SIZE   0x40000
 426 #else
 427 #  define CFG_ENV_IS_IN_NVRAM   1
 428 #  define CFG_ENV_ADDR          (CFG_MONITOR_BASE - 0x1000)
 429 #  define CFG_ENV_SIZE          0x200
 430 #endif /* CFG_RAMBOOT */
 431
 432
 433 #define CFG_CACHELINE_SIZE      32      /* For MPC8260 CPU */
 434 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 435 #  define CFG_CACHELINE_SHIFT   5       /* log base 2 of the above value */
 436 #endif
 437
 438
 439 #define CFG_HID0_INIT           0
 440 #define CFG_HID0_FINAL          (HID0_ICE | HID0_IFEM | HID0_ABE )
 441
 442 #define CFG_HID2                0
 443
 444 #define CFG_SYPCR               0xFFFFFFC3
 445 #define CFG_BCR                 0x004C0000
 446 #define CFG_SIUMCR              0x4E64C000
 447 #define CFG_SCCR                0x00000000
 448
 449 /*      local bus memory map
 450  *
 451  *      0x00000000-0x03FFFFFF    64MB   SDRAM
 452  *      0x80000000-0x9FFFFFFF   512MB   outbound prefetchable PCI memory window
 453  *      0xA0000000-0xBFFFFFFF   512MB   outbound non-prefetchable PCI memory window
 454  *      0xF0000000-0xF001FFFF   128KB   MPC8266 internal memory
 455  *      0xF4000000-0xF7FFFFFF    64MB   outbound PCI I/O window
 456  *      0xF8000000-0xF8007FFF    32KB   BCSR
 457  *      0xF8100000-0xF8107FFF    32KB   ATM UNI
 458  *      0xF8200000-0xF8207FFF    32KB   PCI interrupt controller
 459  *      0xF8300000-0xF8307FFF    32KB   EEPROM
 460  *      0xFE000000-0xFFFFFFFF    32MB   flash
 461  */
 462 #define CFG_BR0_PRELIM  0xFE001801              /* flash */
 463 #define CFG_OR0_PRELIM  0xFE000836
 464 #define CFG_BR1_PRELIM  (CFG_BCSR | 0x1801)     /* BCSR */
 465 #define CFG_OR1_PRELIM  0xFFFF8010
 466 #define CFG_BR4_PRELIM  0xF8300801              /* EEPROM */
 467 #define CFG_OR4_PRELIM  0xFFFF8846
 468 #define CFG_BR5_PRELIM  0xF8100801              /* PM5350 ATM UNI */
 469 #define CFG_OR5_PRELIM  0xFFFF8E36
 470 #define CFG_BR8_PRELIM  (CFG_PCI_INT | 0x1801)  /* PCI interrupt controller */
 471 #define CFG_OR8_PRELIM  0xFFFF8010
 472
 473 #define CFG_RMR                 0x0001
 474 #define CFG_TMCNTSC             (TMCNTSC_SEC|TMCNTSC_ALR|TMCNTSC_TCF|TMCNTSC_TCE)
 475 #define CFG_PISCR               (PISCR_PS|PISCR_PTF|PISCR_PTE)
 476 #define CFG_RCCR                0
 477 #define CFG_MPTPR               0x00001900
 478 #define CFG_PSRT                0x00000021
 479
 480 #define CFG_RESET_ADDRESS       0x04400000
 481
 482 /* PCI Memory map (if different from default map */
 483 #define CFG_PCI_SLV_MEM_LOCAL   CFG_SDRAM_BASE          /* Local base */
 484 #define CFG_PCI_SLV_MEM_BUS             0x00000000              /* PCI base */
 485 #define CFG_PICMR0_MASK_ATTRIB  (PICMR_MASK_512MB | PICMR_ENABLE | \
 486                                  PICMR_PREFETCH_EN)
 487
 488 /*
 489  * These are the windows that allow the CPU to access PCI address space.
 490  * All three PCI master windows, which allow the CPU to access PCI
 491  * prefetch, non prefetch, and IO space (see below), must all fit within
 492  * these windows.
 493  */
 494
 495 /* PCIBR0 */
 496 #define CFG_PCI_MSTR0_LOCAL             0x80000000              /* Local base */
 497 #define CFG_PCIMSK0_MASK                PCIMSK_1GB              /* Size of window */
 498 /* PCIBR1 */
 499 #define CFG_PCI_MSTR1_LOCAL             0xF4000000              /* Local base */
 500 #define CFG_PCIMSK1_MASK                PCIMSK_64MB             /* Size of window */
 501
 502 /*
 503  * Master window that allows the CPU to access PCI Memory (prefetch).
 504  * This window will be setup with the first set of Outbound ATU registers
 505  * in the bridge.
 506  */
 507
 508 #define CFG_PCI_MSTR_MEM_LOCAL  0x80000000          /* Local base */
 509 #define CFG_PCI_MSTR_MEM_BUS    0x80000000          /* PCI base   */
 510 #define CFG_CPU_PCI_MEM_START   PCI_MSTR_MEM_LOCAL
 511 #define CFG_PCI_MSTR_MEM_SIZE   0x20000000          /* 512MB */
 512 #define CFG_POCMR0_MASK_ATTRIB  (POCMR_MASK_512MB | POCMR_ENABLE | POCMR_PREFETCH_EN)
 513
 514 /*
 515  * Master window that allows the CPU to access PCI Memory (non-prefetch).
 516  * This window will be setup with the second set of Outbound ATU registers
 517  * in the bridge.
 518  */
 519
 520 #define CFG_PCI_MSTR_MEMIO_LOCAL    0xA0000000          /* Local base */
 521 #define CFG_PCI_MSTR_MEMIO_BUS      0xA0000000          /* PCI base   */
 522 #define CPU_PCI_MEMIO_START     PCI_MSTR_MEMIO_LOCAL
 523 #define CFG_PCI_MSTR_MEMIO_SIZE     0x20000000          /* 512MB */
 524 #define CFG_POCMR1_MASK_ATTRIB      (POCMR_MASK_512MB | POCMR_ENABLE)
 525
 526 /*
 527  * Master window that allows the CPU to access PCI IO space.
 528  * This window will be setup with the third set of Outbound ATU registers
 529  * in the bridge.
 530  */
 531
 532 #define CFG_PCI_MSTR_IO_LOCAL       0xF4000000          /* Local base */
 533 #define CFG_PCI_MSTR_IO_BUS         0x00000000          /* PCI base   */
 534 #define CFG_CPU_PCI_IO_START        PCI_MSTR_IO_LOCAL
 535 #define CFG_PCI_MSTR_IO_SIZE        0x04000000          /* 64MB */
 536 #define CFG_POCMR2_MASK_ATTRIB      (POCMR_MASK_64MB | POCMR_ENABLE | POCMR_PCI_IO)
 537
 538
 539 #endif /* __CONFIG_H */