include/configs/NSCU.h

   1 /*
   2  * (C) Copyright 2000-2003
   3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 /*
  25  * board/config.h - configuration options, board specific
  26  */
  27
  28 #ifndef __CONFIG_H
  29 #define __CONFIG_H
  30
  31 /*
  32  * High Level Configuration Options
  33  * (easy to change)
  34  */
  35
  36 #define CONFIG_MPC855           1       /* This is a MPC855 CPU         */
  37 #define CONFIG_TQM855M          1       /* ...on a TQM8xxM module       */
  38
  39 #define CONFIG_8xx_CONS_SCC1    1       /* Console is on SMC1           */
  40
  41 #define CONFIG_66MHz            1       /* running at 66 MHz, 1:1 clock */
  42
  43 #define CONFIG_BAUDRATE         115200  /* console baudrate = 115kbps   */
  44
  45 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
  46
  47 #undef  CONFIG_CLOCKS_IN_MHZ            /* clocks passsed to Linux in Hz */
  48
  49 #define CONFIG_BOARD_TYPES      1       /* support board types          */
  50
  51 #define CONFIG_PREBOOT  "echo;" \
  52         "echo Type \"run flash_nfs\" to mount root filesystem over NFS;" \
  53         "echo"
  54
  55 #undef  CONFIG_BOOTARGS
  56
  57 #define CONFIG_EXTRA_ENV_SETTINGS                                       \
  58         "netdev=eth0\0"                                                 \
  59         "nfsargs=setenv bootargs root=/dev/nfs rw "                     \
  60                 "nfsroot=$(serverip):$(rootpath)\0"                     \
  61         "ramargs=setenv bootargs root=/dev/ram rw\0"                    \
  62         "addip=setenv bootargs $(bootargs) "                            \
  63                 "ip=$(ipaddr):$(serverip):$(gatewayip):$(netmask)"      \
  64                 ":$(hostname):$(netdev):off panic=1\0"                  \
  65         "flash_nfs=run nfsargs addip;"                                  \
  66                 "bootm $(kernel_addr)\0"                                \
  67         "flash_self=run ramargs addip;"                                 \
  68                 "bootm $(kernel_addr) $(ramdisk_addr)\0"                \
  69         "net_nfs=tftp 200000 $(bootfile);run nfsargs addip;bootm\0"     \
  70         "rootpath=/opt/eldk/ppc_8xx\0"                                  \
  71         "bootfile=/tftpboot/NSCU/uImage\0"                              \
  72         "kernel_addr=40080000\0"                                        \
  73         "ramdisk_addr=40180000\0"                                       \
  74         ""
  75 #define CONFIG_BOOTCOMMAND      "run flash_self"
  76
  77 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
  78 #undef  CFG_LOADS_BAUD_CHANGE           /* don't allow baudrate change  */
  79
  80 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
  81
  82 #define CONFIG_STATUS_LED       1       /* Status LED enabled           */
  83
  84 #undef  CONFIG_CAN_DRIVER               /* CAN Driver support disabled  */
  85
  86 #define CONFIG_BOOTP_MASK       (CONFIG_BOOTP_DEFAULT | CONFIG_BOOTP_BOOTFILESIZE)
  87
  88 #define CONFIG_MAC_PARTITION
  89 #define CONFIG_DOS_PARTITION
  90
  91 #define CONFIG_RTC_MPC8xx               /* use internal RTC of MPC8xx   */
  92
  93 #define CONFIG_ISP1362_USB              /* ISP1362 USB OTG controller   */
  94
  95 #define CONFIG_COMMANDS       ( CONFIG_CMD_DFL  | \
  96                                 CFG_CMD_ASKENV  | \
  97                                 CFG_CMD_DHCP    | \
  98                                 CFG_CMD_IDE     | \
  99                                 CFG_CMD_DATE    )
 100
 101 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
 102 #include <cmd_confdefs.h>
 103
 104 /*
 105  * Miscellaneous configurable options
 106  */
 107 #define CFG_LONGHELP                    /* undef to save memory         */
 108 #define CFG_PROMPT              "=> "   /* Monitor Command Prompt       */
 109
 110 #if 0
 111 #define CFG_HUSH_PARSER         1       /* use "hush" command parser    */
 112 #endif
 113 #ifdef  CFG_HUSH_PARSER
 114 #define CFG_PROMPT_HUSH_PS2     "> "
 115 #endif
 116
 117 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 118 #define CFG_CBSIZE              1024    /* Console I/O Buffer Size      */
 119 #else
 120 #define CFG_CBSIZE              256     /* Console I/O Buffer Size      */
 121 #endif
 122 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 123 #define CFG_MAXARGS             16      /* max number of command args   */
 124 #define CFG_BARGSIZE    CFG_CBSIZE      /* Boot Argument Buffer Size    */
 125
 126 #define CFG_MEMTEST_START       0x0400000       /* memtest works on     */
 127 #define CFG_MEMTEST_END         0x0C00000       /* 4 ... 12 MB in DRAM  */
 128
 129 #define CFG_LOAD_ADDR           0x100000        /* default load address */
 130
 131 #define CFG_HZ                  1000    /* decrementer freq: 1 ms ticks */
 132
 133 #define CFG_BAUDRATE_TABLE      { 9600, 19200, 38400, 57600, 115200 }
 134
 135 /*
 136  * Low Level Configuration Settings
 137  * (address mappings, register initial values, etc.)
 138  * You should know what you are doing if you make changes here.
 139  */
 140 /*-----------------------------------------------------------------------
 141  * Internal Memory Mapped Register
 142  */
 143 #define CFG_IMMR                0xFFF00000
 144
 145 /*-----------------------------------------------------------------------
 146  * Definitions for initial stack pointer and data area (in DPRAM)
 147  */
 148 #define CFG_INIT_RAM_ADDR       CFG_IMMR
 149 #define CFG_INIT_RAM_END        0x2F00  /* End of used area in DPRAM    */
 150 #define CFG_GBL_DATA_SIZE       64  /* size in bytes reserved for initial data */
 151 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
 152 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
 153
 154 /*-----------------------------------------------------------------------
 155  * Start addresses for the final memory configuration
 156  * (Set up by the startup code)
 157  * Please note that CFG_SDRAM_BASE _must_ start at 0
 158  */
 159 #define CFG_SDRAM_BASE          0x00000000
 160 #define CFG_FLASH_BASE          0x40000000
 161 #define CFG_MONITOR_LEN         (256 << 10)     /* Reserve 256 kB for Monitor   */
 162 #define CFG_MONITOR_BASE        CFG_FLASH_BASE
 163 #define CFG_MALLOC_LEN          (128 << 10)     /* Reserve 128 kB for malloc()  */
 164
 165 /*
 166  * For booting Linux, the board info and command line data
 167  * have to be in the first 8 MB of memory, since this is
 168  * the maximum mapped by the Linux kernel during initialization.
 169  */
 170 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
 171
 172 /*-----------------------------------------------------------------------
 173  * FLASH organization
 174  */
 175 #define CFG_MAX_FLASH_BANKS     1       /* max number of memory banks           */
 176 #define CFG_MAX_FLASH_SECT      256     /* max number of sectors on one chip    */
 177
 178 #define CFG_FLASH_ERASE_TOUT    120000  /* Timeout for Flash Erase (in ms)      */
 179 #define CFG_FLASH_WRITE_TOUT    500     /* Timeout for Flash Write (in ms)      */
 180
 181 #define CFG_ENV_IS_IN_FLASH     1
 182 #define CFG_ENV_OFFSET          0x40000 /*   Offset   of Environment Sector     */
 183 #define CFG_ENV_SIZE            0x08000 /* Total Size of Environment Sector     */
 184 #define CFG_ENV_SECT_SIZE       0x20000 /* Total Size of Environment Sector     */
 185
 186 /* Address and size of Redundant Environment Sector     */
 187 #define CFG_ENV_OFFSET_REDUND   (CFG_ENV_OFFSET+CFG_ENV_SECT_SIZE)
 188 #define CFG_ENV_SIZE_REDUND     (CFG_ENV_SIZE)
 189
 190 /*-----------------------------------------------------------------------
 191  * Hardware Information Block
 192  */
 193 #define CFG_HWINFO_OFFSET       0x0003FFC0      /* offset of HW Info block */
 194 #define CFG_HWINFO_SIZE         0x00000040      /* size   of HW Info block */
 195 #define CFG_HWINFO_MAGIC        0x54514D38      /* 'TQM8' */
 196
 197 /*-----------------------------------------------------------------------
 198  * Cache Configuration
 199  */
 200 #define CFG_CACHELINE_SIZE      16      /* For all MPC8xx CPUs                  */
 201 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 202 #define CFG_CACHELINE_SHIFT     4       /* log base 2 of the above value        */
 203 #endif
 204
 205 /*-----------------------------------------------------------------------
 206  * SYPCR - System Protection Control                            11-9
 207  * SYPCR can only be written once after reset!
 208  *-----------------------------------------------------------------------
 209  * Software & Bus Monitor Timer max, Bus Monitor enable, SW Watchdog freeze
 210  */
 211 #if defined(CONFIG_WATCHDOG)
 212 #define CFG_SYPCR       (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | \
 213                          SYPCR_SWE  | SYPCR_SWRI| SYPCR_SWP)
 214 #else
 215 #define CFG_SYPCR       (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | SYPCR_SWP)
 216 #endif
 217
 218 /*-----------------------------------------------------------------------
 219  * SIUMCR - SIU Module Configuration                            11-6
 220  *-----------------------------------------------------------------------
 221  * PCMCIA config., multi-function pin tri-state
 222  */
 223 #ifndef CONFIG_CAN_DRIVER
 224 #define CFG_SIUMCR      (SIUMCR_DBGC00 | SIUMCR_DBPC00 | SIUMCR_MLRC01)
 225 #else   /* we must activate GPL5 in the SIUMCR for CAN */
 226 #define CFG_SIUMCR      (SIUMCR_DBGC11 | SIUMCR_DBPC00 | SIUMCR_MLRC01)
 227 #endif  /* CONFIG_CAN_DRIVER */
 228
 229 /*-----------------------------------------------------------------------
 230  * TBSCR - Time Base Status and Control                         11-26
 231  *-----------------------------------------------------------------------
 232  * Clear Reference Interrupt Status, Timebase freezing enabled
 233  */
 234 #define CFG_TBSCR       (TBSCR_REFA | TBSCR_REFB | TBSCR_TBF)
 235
 236 /*-----------------------------------------------------------------------
 237  * RTCSC - Real-Time Clock Status and Control Register          11-27
 238  *-----------------------------------------------------------------------
 239  */
 240 #define CFG_RTCSC       (RTCSC_SEC | RTCSC_ALR | RTCSC_RTF| RTCSC_RTE)
 241
 242 /*-----------------------------------------------------------------------
 243  * PISCR - Periodic Interrupt Status and Control                11-31
 244  *-----------------------------------------------------------------------
 245  * Clear Periodic Interrupt Status, Interrupt Timer freezing enabled
 246  */
 247 #define CFG_PISCR       (PISCR_PS | PISCR_PITF)
 248
 249 /*-----------------------------------------------------------------------
 250  * PLPRCR - PLL, Low-Power, and Reset Control Register          15-30
 251  *-----------------------------------------------------------------------
 252  * Reset PLL lock status sticky bit, timer expired status bit and timer
 253  * interrupt status bit
 254  *
 255  * If this is a 80 MHz CPU, set PLL multiplication factor to 5 (5*16=80)!
 256  */
 257 #ifdef  CONFIG_80MHz    /* for 80 MHz, we use a 16 MHz clock * 5 */
 258 #define CFG_PLPRCR                                                      \
 259                 ( (5-1)<<PLPRCR_MF_SHIFT | PLPRCR_TEXPS | PLPRCR_TMIST )
 260 #else                   /* up to 66 MHz we use a 1:1 clock */
 261 #define CFG_PLPRCR      (PLPRCR_SPLSS | PLPRCR_TEXPS | PLPRCR_TMIST)
 262 #endif  /* CONFIG_80MHz */
 263
 264 /*-----------------------------------------------------------------------
 265  * SCCR - System Clock and reset Control Register               15-27
 266  *-----------------------------------------------------------------------
 267  * Set clock output, timebase and RTC source and divider,
 268  * power management and some other internal clocks
 269  */
 270 #define SCCR_MASK       SCCR_EBDF11
 271 #ifdef  CONFIG_80MHz    /* for 80 MHz, we use a 16 MHz clock * 5 */
 272 #define CFG_SCCR        (/* SCCR_TBS  | */ \
 273                          SCCR_COM00   | SCCR_DFSYNC00 | SCCR_DFBRG00  | \
 274                          SCCR_DFNL000 | SCCR_DFNH000  | SCCR_DFLCD000 | \
 275                          SCCR_DFALCD00)
 276 #else                   /* up to 66 MHz we use a 1:1 clock */
 277 #define CFG_SCCR        (SCCR_TBS     | \
 278                          SCCR_COM00   | SCCR_DFSYNC00 | SCCR_DFBRG00  | \
 279                          SCCR_DFNL000 | SCCR_DFNH000  | SCCR_DFLCD000 | \
 280                          SCCR_DFALCD00)
 281 #endif  /* CONFIG_80MHz */
 282
 283 /*-----------------------------------------------------------------------
 284  * PCMCIA stuff
 285  *-----------------------------------------------------------------------
 286  *
 287  */
 288 #define CFG_PCMCIA_MEM_ADDR     (0xE0000000)
 289 #define CFG_PCMCIA_MEM_SIZE     ( 64 << 20 )
 290 #define CFG_PCMCIA_DMA_ADDR     (0xE4000000)
 291 #define CFG_PCMCIA_DMA_SIZE     ( 64 << 20 )
 292 #define CFG_PCMCIA_ATTRB_ADDR   (0xE8000000)
 293 #define CFG_PCMCIA_ATTRB_SIZE   ( 64 << 20 )
 294 #define CFG_PCMCIA_IO_ADDR      (0xEC000000)
 295 #define CFG_PCMCIA_IO_SIZE      ( 64 << 20 )
 296
 297 /*-----------------------------------------------------------------------
 298  * IDE/ATA stuff (Supports IDE harddisk on PCMCIA Adapter)
 299  *-----------------------------------------------------------------------
 300  */
 301
 302 #define CONFIG_IDE_8xx_PCCARD   1       /* Use IDE with PC Card Adapter */
 303
 304 #undef  CONFIG_IDE_8xx_DIRECT           /* Direct IDE    not supported  */
 305 #undef  CONFIG_IDE_LED                  /* LED   for ide not supported  */
 306 #undef  CONFIG_IDE_RESET                /* reset for ide not supported  */
 307
 308 #define CFG_IDE_MAXBUS          1       /* max. 1 IDE bus               */
 309 #define CFG_IDE_MAXDEVICE       1       /* max. 1 drive per IDE bus     */
 310
 311 #define CFG_ATA_IDE0_OFFSET     0x0000
 312
 313 #define CFG_ATA_BASE_ADDR       CFG_PCMCIA_MEM_ADDR
 314
 315 /* Offset for data I/O                  */
 316 #define CFG_ATA_DATA_OFFSET     (CFG_PCMCIA_MEM_SIZE + 0x320)
 317
 318 /* Offset for normal register accesses  */
 319 #define CFG_ATA_REG_OFFSET      (2 * CFG_PCMCIA_MEM_SIZE + 0x320)
 320
 321 /* Offset for alternate registers       */
 322 #define CFG_ATA_ALT_OFFSET      0x0100
 323
 324 /*-----------------------------------------------------------------------
 325  *
 326  *-----------------------------------------------------------------------
 327  *
 328  */
 329 #define CFG_DER 0
 330
 331 /*
 332  * Init Memory Controller:
 333  *
 334  * BR0/1 and OR0/1 (FLASH)
 335  */
 336
 337 #define FLASH_BASE0_PRELIM      0x40000000      /* FLASH bank #0        */
 338 #define FLASH_BASE1_PRELIM      0x60000000      /* FLASH bank #0        */
 339
 340 /* used to re-map FLASH both when starting from SRAM or FLASH:
 341  * restrict access enough to keep SRAM working (if any)
 342  * but not too much to meddle with FLASH accesses
 343  */
 344 #define CFG_REMAP_OR_AM         0x80000000      /* OR addr mask */
 345 #define CFG_PRELIM_OR_AM        0xE0000000      /* OR addr mask */
 346
 347 /*
 348  * FLASH timing:
 349  */
 350 #if   defined(CONFIG_80MHz)
 351 /* 80 MHz CPU - 40 MHz bus: ACS = 00, TRLX = 0, CSNT = 1, SCY = 3, EHTR = 1 */
 352 #define CFG_OR_TIMING_FLASH     (OR_ACS_DIV1  | 0       | OR_CSNT_SAM | \
 353                                  OR_SCY_3_CLK | OR_EHTR | OR_BI)
 354 #elif defined(CONFIG_66MHz)
 355 /* 66 MHz CPU - 66 MHz bus: ACS = 00, TRLX = 1, CSNT = 1, SCY = 3, EHTR = 1 */
 356 #define CFG_OR_TIMING_FLASH     (OR_ACS_DIV1  | OR_TRLX | OR_CSNT_SAM | \
 357                                  OR_SCY_3_CLK | OR_EHTR | OR_BI)
 358 #else           /*   50 MHz */
 359 /* 50 MHz CPU - 50 MHz bus: ACS = 00, TRLX = 1, CSNT = 1, SCY = 2, EHTR = 1 */
 360 #define CFG_OR_TIMING_FLASH     (OR_ACS_DIV1  | OR_TRLX | OR_CSNT_SAM | \
 361                                  OR_SCY_2_CLK | OR_EHTR | OR_BI)
 362 #endif  /*CONFIG_??MHz */
 363
 364 #define CFG_OR0_REMAP   (CFG_REMAP_OR_AM  | CFG_OR_TIMING_FLASH)
 365 #define CFG_OR0_PRELIM  (CFG_PRELIM_OR_AM | CFG_OR_TIMING_FLASH)
 366 #define CFG_BR0_PRELIM  ((FLASH_BASE0_PRELIM & BR_BA_MSK) | BR_V )
 367
 368 #define CFG_OR1_REMAP   CFG_OR0_REMAP
 369 #define CFG_OR1_PRELIM  CFG_OR0_PRELIM
 370 #define CFG_BR1_PRELIM  ((FLASH_BASE1_PRELIM & BR_BA_MSK) | BR_V )
 371
 372 /*
 373  * BR2/3 and OR2/3 (SDRAM)
 374  *
 375  */
 376 #define SDRAM_BASE2_PRELIM      0x00000000      /* SDRAM bank #0        */
 377 #define SDRAM_BASE3_PRELIM      0x20000000      /* SDRAM bank #1        */
 378 #define SDRAM_MAX_SIZE          0x04000000      /* max 64 MB per bank   */
 379
 380 /* SDRAM timing: Multiplexed addresses, GPL5 output to GPL5_A (don't care)      */
 381 #define CFG_OR_TIMING_SDRAM     0x00000A00
 382
 383 #define CFG_OR2_PRELIM  (CFG_PRELIM_OR_AM | CFG_OR_TIMING_SDRAM )
 384 #define CFG_BR2_PRELIM  ((SDRAM_BASE2_PRELIM & BR_BA_MSK) | BR_MS_UPMA | BR_V )
 385
 386 #ifndef CONFIG_CAN_DRIVER
 387 #define CFG_OR3_PRELIM  CFG_OR2_PRELIM
 388 #define CFG_BR3_PRELIM  ((SDRAM_BASE3_PRELIM & BR_BA_MSK) | BR_MS_UPMA | BR_V )
 389 #else   /* CAN uses CS3#, so we can have only one SDRAM bank anyway */
 390 #define CFG_CAN_BASE            0xC0000000      /* CAN mapped at 0xC0000000     */
 391 #define CFG_CAN_OR_AM           0xFFFF8000      /* 32 kB address mask           */
 392 #define CFG_OR3_CAN             (CFG_CAN_OR_AM | OR_G5LA | OR_BI)
 393 #define CFG_BR3_CAN             ((CFG_CAN_BASE & BR_BA_MSK) | \
 394                                         BR_PS_8 | BR_MS_UPMB | BR_V )
 395 #endif  /* CONFIG_CAN_DRIVER */
 396
 397 #ifdef  CONFIG_ISP1362_USB
 398 #define CFG_ISP1362_BASE        0xD0000000      /* ISP1362 mapped at 0xD0000000 */
 399 #define CFG_ISP1362_OR_AM       0xFFFF8000      /* 32 kB address mask           */
 400 #define CFG_OR5_ISP1362         (CFG_ISP1362_OR_AM | OR_CSNT_SAM | \
 401                                  OR_ACS_DIV2       | OR_BI       | OR_SCY_5_CLK)
 402 #define CFG_BR5_ISP1362         ((CFG_ISP1362_BASE & BR_BA_MSK) | \
 403                                  BR_PS_16          | BR_MS_GPCM | BR_V )
 404 #endif  /* CONFIG_ISP1362_USB */
 405
 406 /*
 407  * Memory Periodic Timer Prescaler
 408  *
 409  * The Divider for PTA (refresh timer) configuration is based on an
 410  * example SDRAM configuration (64 MBit, one bank). The adjustment to
 411  * the number of chip selects (NCS) and the actually needed refresh
 412  * rate is done by setting MPTPR.
 413  *
 414  * PTA is calculated from
 415  *      PTA = (gclk * Trefresh) / ((2 ^ (2 * DFBRG)) * PTP * NCS)
 416  *
 417  *      gclk      CPU clock (not bus clock!)
 418  *      Trefresh  Refresh cycle * 4 (four word bursts used)
 419  *
 420  * 4096  Rows from SDRAM example configuration
 421  * 1000  factor s -> ms
 422  *   32  PTP (pre-divider from MPTPR) from SDRAM example configuration
 423  *    4  Number of refresh cycles per period
 424  *   64  Refresh cycle in ms per number of rows
 425  * --------------------------------------------
 426  * Divider = 4096 * 32 * 1000 / (4 * 64) = 512000
 427  *
 428  * 50 MHz => 50.000.000 / Divider =  98
 429  * 66 Mhz => 66.000.000 / Divider = 129
 430  * 80 Mhz => 80.000.000 / Divider = 156
 431  */
 432 #if   defined(CONFIG_80MHz)
 433 #define CFG_MAMR_PTA            156
 434 #elif defined(CONFIG_66MHz)
 435 #define CFG_MAMR_PTA            129
 436 #else           /*   50 MHz */
 437 #define CFG_MAMR_PTA             98
 438 #endif  /*CONFIG_??MHz */
 439
 440 /*
 441  * For 16 MBit, refresh rates could be 31.3 us
 442  * (= 64 ms / 2K = 125 / quad bursts).
 443  * For a simpler initialization, 15.6 us is used instead.
 444  *
 445  * #define CFG_MPTPR_2BK_2K     MPTPR_PTP_DIV32         for 2 banks
 446  * #define CFG_MPTPR_1BK_2K     MPTPR_PTP_DIV64         for 1 bank
 447  */
 448 #define CFG_MPTPR_2BK_4K        MPTPR_PTP_DIV16         /* setting for 2 banks  */
 449 #define CFG_MPTPR_1BK_4K        MPTPR_PTP_DIV32         /* setting for 1 bank   */
 450
 451 /* refresh rate 7.8 us (= 64 ms / 8K = 31.2 / quad bursts) for 256 MBit         */
 452 #define CFG_MPTPR_2BK_8K        MPTPR_PTP_DIV8          /* setting for 2 banks  */
 453 #define CFG_MPTPR_1BK_8K        MPTPR_PTP_DIV16         /* setting for 1 bank   */
 454
 455 /*
 456  * MAMR settings for SDRAM
 457  */
 458
 459 /* 8 column SDRAM */
 460 #define CFG_MAMR_8COL   ((CFG_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE      |   \
 461                          MAMR_AMA_TYPE_0 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A11 |   \
 462                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
 463 /* 9 column SDRAM */
 464 #define CFG_MAMR_9COL   ((CFG_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE      |   \
 465                          MAMR_AMA_TYPE_1 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A10 |   \
 466                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
 467
 468
 469 /*
 470  * Internal Definitions
 471  *
 472  * Boot Flags
 473  */
 474 #define BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH     */
 475 #define BOOTFLAG_WARM   0x02            /* Software reboot                      */
 476
 477 #undef CONFIG_SCC1_ENET
 478 #define CONFIG_FEC_ENET
 479 /* #define CONFIG_ETHPRIME              "FEC ETHERNET" */
 480
 481 #endif  /* __CONFIG_H */