include/configs/RPXClassic.h

   1 /*
   2  * (C) Copyright 2000, 2001, 2002
   3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 /*
  25  * board/config.h - configuration options, board specific
  26  */
  27
  28 /* Yoo. Jonghoon, IPone, yooth@ipone.co.kr
  29  * U-Boot port on RPXlite board
  30  */
  31
  32 #ifndef __CONFIG_H
  33 #define __CONFIG_H
  34
  35 #define RPXClassic_50MHz
  36
  37 /*
  38  * High Level Configuration Options
  39  * (easy to change)
  40  */
  41
  42 #define CONFIG_MPC860           1
  43 #define CONFIG_RPXCLASSIC               1
  44
  45 #define CONFIG_8xx_CONS_SMC1    1       /* Console is on SMC1           */
  46 #undef  CONFIG_8xx_CONS_SMC2
  47 #undef  CONFIG_8xx_CONS_NONE
  48 #define CONFIG_BAUDRATE         9600    /* console baudrate = 9600bps   */
  49
  50
  51 /* Define CONFIG_FEC_ENET to use Fast ethernet instead of ethernet on SCC1   */
  52 #undef CONFIG_FEC_ENET
  53 #ifdef CONFIG_FEC_ENET
  54 #define CFG_DISCOVER_PHY        1
  55 #endif /* CONFIG_FEC_ENET */
  56
  57 #if 0
  58 #define CONFIG_BOOTDELAY        -1      /* autoboot disabled            */
  59 #else
  60 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
  61 #endif
  62
  63 #define CONFIG_ZERO_BOOTDELAY_CHECK 1
  64
  65 #undef  CONFIG_BOOTARGS
  66 #define CONFIG_BOOTCOMMAND                                                      \
  67         "tftpboot; "                                                            \
  68         "setenv bootargs root=/dev/nfs rw nfsroot=$(serverip):$(rootpath) "     \
  69         "ip=$(ipaddr):$(serverip):$(gatewayip):$(netmask):$(hostname)::off; "   \
  70         "bootm"
  71
  72 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
  73 #undef  CFG_LOADS_BAUD_CHANGE           /* don't allow baudrate change  */
  74
  75 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
  76
  77 #define CONFIG_BOOTP_MASK       (CONFIG_BOOTP_DEFAULT | CONFIG_BOOTP_BOOTFILESIZE)
  78
  79 #define CONFIG_CLOCKS_IN_MHZ    1       /* clocks passsed to Linux in MHz */
  80
  81
  82 #define CONFIG_COMMANDS (CFG_CMD_ALL & ~CFG_CMD_NONSTD | CFG_CMD_ELF)
  83
  84 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
  85 #include <cmd_confdefs.h>
  86
  87 /*
  88  * Miscellaneous configurable options
  89  */
  90 #define CFG_RESET_ADDRESS       0x80000000
  91 #define CFG_LONGHELP                    /* undef to save memory         */
  92 #define CFG_PROMPT      "=> "           /* Monitor Command Prompt       */
  93 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
  94 #define CFG_CBSIZE      1024            /* Console I/O Buffer Size      */
  95 #else
  96 #define CFG_CBSIZE      256             /* Console I/O Buffer Size      */
  97 #endif
  98 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
  99 #define CFG_MAXARGS     16              /* max number of command args   */
 100 #define CFG_BARGSIZE    CFG_CBSIZE      /* Boot Argument Buffer Size    */
 101
 102 #define CFG_MEMTEST_START       0x0040000       /* memtest works on     */
 103 #define CFG_MEMTEST_END         0x00C0000       /* 4 ... 12 MB in DRAM  */
 104
 105 #define CFG_LOAD_ADDR           0x100000        /* default load address */
 106
 107 #define CFG_HZ          1000            /* decrementer freq: 1 ms ticks */
 108
 109 #define CFG_BAUDRATE_TABLE      { 9600, 19200, 38400, 57600, 115200 }
 110
 111 /*
 112  * Low Level Configuration Settings
 113  * (address mappings, register initial values, etc.)
 114  * You should know what you are doing if you make changes here.
 115  */
 116 /*-----------------------------------------------------------------------
 117  * Internal Memory Mapped Register
 118  */
 119 #define CFG_IMMR                0xFA200000
 120
 121 /*-----------------------------------------------------------------------------
 122  * I2C Configuration
 123  *-----------------------------------------------------------------------------
 124  */
 125 #define CONFIG_I2C              1
 126 #define CFG_I2C_SPEED           50000
 127 #define CFG_I2C_SLAVE           0x34
 128
 129
 130 /* enable I2C and select the hardware/software driver */
 131 #define CONFIG_HARD_I2C         1       /* I2C with hardware support    */
 132 #undef  CONFIG_SOFT_I2C                 /* I2C bit-banged               */
 133 /*
 134  * Software (bit-bang) I2C driver configuration
 135  */
 136 #define I2C_PORT        1               /* Port A=0, B=1, C=2, D=3 */
 137 #define I2C_ACTIVE      (iop->pdir |=  0x00000010)
 138 #define I2C_TRISTATE    (iop->pdir &= ~0x00000010)
 139 #define I2C_READ        ((iop->pdat & 0x00000010) != 0)
 140 #define I2C_SDA(bit)    if(bit) iop->pdat |=  0x00000010; \
 141                         else    iop->pdat &= ~0x00000010
 142 #define I2C_SCL(bit)    if(bit) iop->pdat |=  0x00000020; \
 143                         else    iop->pdat &= ~0x00000020
 144 #define I2C_DELAY       udelay(5)       /* 1/4 I2C clock duration */
 145
 146
 147 # define CFG_I2C_SPEED          50000
 148 # define CFG_I2C_SLAVE          0x34
 149 # define CFG_I2C_EEPROM_ADDR    0x50    /* EEPROM X24C16                */
 150 # define CFG_I2C_EEPROM_ADDR_LEN 1      /* bytes of address             */
 151 /* mask of address bits that overflow into the "EEPROM chip address"    */
 152 #define CFG_I2C_EEPROM_ADDR_OVERFLOW    0x07
 153
 154 /*-----------------------------------------------------------------------
 155  * Definitions for initial stack pointer and data area (in DPRAM)
 156  */
 157 #define CFG_INIT_RAM_ADDR       CFG_IMMR
 158 #define CFG_INIT_RAM_END        0x3000  /* End of used area in DPRAM    */
 159 #define CFG_GBL_DATA_SIZE       64  /* size in bytes reserved for initial data */
 160 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
 161 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
 162
 163 /*-----------------------------------------------------------------------
 164  * Start addresses for the final memory configuration
 165  * (Set up by the startup code)
 166  * Please note that CFG_SDRAM_BASE _must_ start at 0
 167  */
 168 #define CFG_SDRAM_BASE          0x00000000
 169 #define CFG_FLASH_BASE  0xFF000000
 170
 171 #if defined(DEBUG) || (CONFIG_COMMANDS & CFG_CMD_IDE)
 172 #define CFG_MONITOR_LEN         (256 << 10)     /* Reserve 256 kB for Monitor   */
 173 #else
 174 #define CFG_MONITOR_LEN         (128 << 10)     /* Reserve 128 kB for Monitor   */
 175 #endif
 176 #define CFG_MONITOR_BASE        0xFF000000
 177 /*%%% #define CFG_MONITOR_BASE  CFG_FLASH_BASE */
 178 #define CFG_MALLOC_LEN          (128 << 10)     /* Reserve 128 kB for malloc()  */
 179
 180 /*
 181  * For booting Linux, the board info and command line data
 182  * have to be in the first 8 MB of memory, since this is
 183  * the maximum mapped by the Linux kernel during initialization.
 184  */
 185 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
 186
 187 /*-----------------------------------------------------------------------
 188  * FLASH organization
 189  */
 190 #define CFG_MAX_FLASH_BANKS     1       /* max number of memory banks           */
 191 #define CFG_MAX_FLASH_SECT      71      /* max number of sectors on one chip    */
 192
 193 #define CFG_FLASH_ERASE_TOUT    120000  /* Timeout for Flash Erase (in ms)      */
 194 #define CFG_FLASH_WRITE_TOUT    500     /* Timeout for Flash Write (in ms)      */
 195
 196 #if 0
 197 #define CFG_ENV_IS_IN_FLASH     1
 198 #define CFG_ENV_OFFSET          0x20000 /*   Offset   of Environment Sector  */
 199 #define CFG_ENV_SIZE            0x4000  /* Total Size of Environment Sector  */
 200 #else
 201 #define CFG_ENV_IS_IN_NVRAM     1
 202 #define CFG_ENV_ADDR            0xfa000100
 203 #define CFG_ENV_SIZE            0x1000
 204 #endif
 205
 206 /*-----------------------------------------------------------------------
 207  * Cache Configuration
 208  */
 209 #define CFG_CACHELINE_SIZE      16      /* For all MPC8xx CPUs                  */
 210 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 211 #define CFG_CACHELINE_SHIFT     4       /* log base 2 of the above value        */
 212 #endif
 213
 214 /*-----------------------------------------------------------------------
 215  * SYPCR - System Protection Control                            11-9
 216  * SYPCR can only be written once after reset!
 217  *-----------------------------------------------------------------------
 218  * Software & Bus Monitor Timer max, Bus Monitor enable, SW Watchdog freeze
 219  */
 220 #define CFG_SYPCR       (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | \
 221                          SYPCR_SWP)
 222
 223 /*-----------------------------------------------------------------------
 224  * SIUMCR - SIU Module Configuration                            11-6
 225  *-----------------------------------------------------------------------
 226  * PCMCIA config., multi-function pin tri-state
 227  */
 228 #define CFG_SIUMCR      (SIUMCR_MLRC10)
 229
 230 /*-----------------------------------------------------------------------
 231  * TBSCR - Time Base Status and Control                         11-26
 232  *-----------------------------------------------------------------------
 233  * Clear Reference Interrupt Status, Timebase freezing enabled
 234  */
 235 #define CFG_TBSCR       (TBSCR_REFA | TBSCR_REFB | TBSCR_TBF | TBSCR_TBE)
 236
 237 /*-----------------------------------------------------------------------
 238  * RTCSC - Real-Time Clock Status and Control Register          11-27
 239  *-----------------------------------------------------------------------
 240  */
 241 /*%%%#define CFG_RTCSC  (RTCSC_SEC | RTCSC_ALR | RTCSC_RTF| RTCSC_RTE) */
 242 #define CFG_RTCSC       (RTCSC_SEC |  RTCSC_ALR | RTCSC_RTE)
 243
 244 /*-----------------------------------------------------------------------
 245  * PISCR - Periodic Interrupt Status and Control                11-31
 246  *-----------------------------------------------------------------------
 247  * Clear Periodic Interrupt Status, Interrupt Timer freezing enabled
 248  */
 249 #define CFG_PISCR (PISCR_PS | PISCR_PITF | PISCR_PTE)
 250
 251 /*-----------------------------------------------------------------------
 252  * PLPRCR - PLL, Low-Power, and Reset Control Register          15-30
 253  *-----------------------------------------------------------------------
 254  * Reset PLL lock status sticky bit, timer expired status bit and timer
 255  * interrupt status bit
 256  *
 257  * If this is a 80 MHz CPU, set PLL multiplication factor to 5 (5*16=80)!
 258  */
 259 /* up to 50 MHz we use a 1:1 clock */
 260 #define CFG_PLPRCR      ( (4 << PLPRCR_MF_SHIFT) | PLPRCR_TEXPS | PLPRCR_SPLSS | PLPRCR_TMIST)
 261
 262 /*-----------------------------------------------------------------------
 263  * SCCR - System Clock and reset Control Register               15-27
 264  *-----------------------------------------------------------------------
 265  * Set clock output, timebase and RTC source and divider,
 266  * power management and some other internal clocks
 267  */
 268 #define SCCR_MASK       SCCR_EBDF00
 269 /* up to 50 MHz we use a 1:1 clock */
 270 #define CFG_SCCR        (SCCR_COM00 | SCCR_TBS)
 271
 272 /*-----------------------------------------------------------------------
 273  * PCMCIA stuff
 274  *-----------------------------------------------------------------------
 275  *
 276  */
 277 #define CFG_PCMCIA_MEM_ADDR     (0xE0000000)
 278 #define CFG_PCMCIA_MEM_SIZE     ( 64 << 20 )
 279 #define CFG_PCMCIA_DMA_ADDR     (0xE4000000)
 280 #define CFG_PCMCIA_DMA_SIZE     ( 64 << 20 )
 281 #define CFG_PCMCIA_ATTRB_ADDR   (0xE8000000)
 282 #define CFG_PCMCIA_ATTRB_SIZE   ( 64 << 20 )
 283 #define CFG_PCMCIA_IO_ADDR      (0xEC000000)
 284 #define CFG_PCMCIA_IO_SIZE      ( 64 << 20 )
 285
 286 /*-----------------------------------------------------------------------
 287  * IDE/ATA stuff (Supports IDE harddisk on PCMCIA Adapter)
 288  *-----------------------------------------------------------------------
 289  */
 290
 291 #define CONFIG_IDE_8xx_PCCARD   1       /* Use IDE with PC Card Adapter */
 292
 293 #undef  CONFIG_IDE_8xx_DIRECT           /* Direct IDE    not supported  */
 294 #undef  CONFIG_IDE_LED                  /* LED   for ide not supported  */
 295 #undef  CONFIG_IDE_RESET                /* reset for ide not supported  */
 296
 297 #define CFG_IDE_MAXBUS          1       /* max. 1 IDE bus               */
 298 #define CFG_IDE_MAXDEVICE       1       /* max. 1 drive per IDE bus     */
 299
 300 #define CFG_ATA_IDE0_OFFSET     0x0000
 301
 302 #define CFG_ATA_BASE_ADDR       CFG_PCMCIA_MEM_ADDR
 303
 304 /* Offset for data I/O                  */
 305 #define CFG_ATA_DATA_OFFSET     (CFG_PCMCIA_MEM_SIZE + 0x320)
 306
 307 /* Offset for normal register accesses  */
 308 #define CFG_ATA_REG_OFFSET      (2 * CFG_PCMCIA_MEM_SIZE + 0x320)
 309
 310 /* Offset for alternate registers       */
 311 #define CFG_ATA_ALT_OFFSET      0x0100
 312
 313 /*-----------------------------------------------------------------------
 314  *
 315  *-----------------------------------------------------------------------
 316  *
 317  */
 318 /* #define      CFG_DER 0x2002000F */
 319 /* #define CFG_DER      0 */
 320 #define CFG_DER 0x0082000F
 321
 322 /*
 323  * Init Memory Controller:
 324  *
 325  * BR0 and OR0 (FLASH)
 326  */
 327
 328 #define FLASH_BASE_PRELIM       0xFE000000      /* FLASH base */
 329 #define CFG_PRELIM_OR_AM        0xFE000000      /* OR addr mask */
 330
 331 /* FLASH timing: ACS = 0, TRLX = 0, CSNT = 0, SCY = 4, ETHR = 0, BIH = 1 */
 332 #define CFG_OR_TIMING_FLASH (OR_SCY_4_CLK | OR_BI)
 333
 334 #define CFG_OR0_PRELIM  (CFG_PRELIM_OR_AM | CFG_OR_TIMING_FLASH)
 335 #define CFG_BR0_PRELIM  ((FLASH_BASE_PRELIM & BR_BA_MSK) | BR_V)
 336
 337 /*
 338  * BR1 and OR1 (SDRAM)
 339  *
 340  */
 341 #define SDRAM_BASE_PRELIM       0x00000000      /* SDRAM base   */
 342 #define SDRAM_MAX_SIZE          0x01000000      /* max 16 MB */
 343
 344 /* SDRAM timing: Multiplexed addresses, GPL5 output to GPL5_A (don't care)      */
 345 #define CFG_OR_TIMING_SDRAM     0x00000E00
 346
 347 #define CFG_OR1_PRELIM  (CFG_PRELIM_OR_AM | CFG_OR_TIMING_SDRAM )
 348 #define CFG_BR1_PRELIM  ((SDRAM_BASE_PRELIM & BR_BA_MSK) | BR_MS_UPMA | BR_V )
 349
 350 /* RPXLITE mem setting */
 351 #define CFG_BR3_PRELIM  0xFA400001              /* BCSR */
 352 #define CFG_OR3_PRELIM  0xff7f8970
 353 #define CFG_BR4_PRELIM  0xFA000401              /* NVRAM&SRAM */
 354 #define CFG_OR4_PRELIM  0xFFF80970
 355
 356 /*
 357  * Memory Periodic Timer Prescaler
 358  */
 359
 360 /* periodic timer for refresh */
 361 #define CFG_MAMR_PTA    58
 362
 363 /*
 364  * Refresh clock Prescalar
 365  */
 366 #define CFG_MPTPR       MPTPR_PTP_DIV8
 367
 368 /*
 369  * MAMR settings for SDRAM
 370  */
 371
 372 /* 10 column SDRAM */
 373 #define CFG_MAMR_10COL  ((CFG_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE      |   \
 374                          MAMR_AMA_TYPE_2 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A12 |   \
 375                          MAMR_GPL_A4DIS | MAMR_RLFA_4X | MAMR_WLFA_3X | MAMR_TLFA_16X)
 376
 377 /*
 378  * Internal Definitions
 379  *
 380  * Boot Flags
 381  */
 382 #define BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH     */
 383 #define BOOTFLAG_WARM   0x02            /* Software reboot                      */
 384
 385
 386 /*%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%% */
 387 /* Configuration variable added by yooth. */
 388 /*%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%% */
 389
 390 /*
 391  * BCSRx
 392  *
 393  * Board Status and Control Registers
 394  *
 395  */
 396
 397 #define BCSR0 0xFA400000
 398 #define BCSR1 0xFA400001
 399 #define BCSR2 0xFA400002
 400 #define BCSR3 0xFA400003
 401
 402 #define BCSR0_ENMONXCVR 0x01    /* Monitor XVCR Control */
 403 #define BCSR0_ENNVRAM   0x02    /* CS4# Control */
 404 #define BCSR0_LED5              0x04    /* LED5 control 0='on' 1='off' */
 405 #define BCSR0_LED4              0x08    /* LED4 control 0='on' 1='off' */
 406 #define BCSR0_FULLDPLX  0x10    /* Ethernet XCVR Control */
 407 #define BCSR0_COLTEST   0x20
 408 #define BCSR0_ETHLPBK   0x40
 409 #define BCSR0_ETHEN     0x80
 410
 411 #define BCSR1_PCVCTL7   0x01    /* PC Slot B Control */
 412 #define BCSR1_PCVCTL6   0x02
 413 #define BCSR1_PCVCTL5   0x04
 414 #define BCSR1_PCVCTL4   0x08
 415 #define BCSR1_IPB5SEL   0x10
 416
 417 #define BCSR2_MIIRST    0x80
 418 #define BCSR2_MIIPWRDWN 0x40
 419 #define BCSR2_MIICTL    0x08
 420
 421 #define BCSR3_BWRTC             0x01    /* Real Time Clock Battery */
 422 #define BCSR3_BWNVR             0x02    /* NVRAM Battery */
 423 #define BCSR3_RDY_BSY   0x04    /* Flash Operation */
 424 #define BCSR3_RPXL              0x08    /* Reserved (reads back '1') */
 425 #define BCSR3_D27               0x10    /* Dip Switch settings */
 426 #define BCSR3_D26               0x20
 427 #define BCSR3_D25               0x40
 428 #define BCSR3_D24               0x80
 429
 430
 431 /*
 432  * Environment setting
 433  */
 434
 435 /* #define CONFIG_ETHADDR       00:10:EC:00:2C:A2 */
 436 /* #define CONFIG_IPADDR        10.10.106.1 */
 437 /* #define CONFIG_SERVERIP      10.10.104.11 */
 438
 439 #endif  /* __CONFIG_H */