include/configs/TQM823M.h

   1 /*
   2  * (C) Copyright 2000-2003
   3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 /*
  25  * board/config.h - configuration options, board specific
  26  */
  27
  28 #ifndef __CONFIG_H
  29 #define __CONFIG_H
  30
  31 /*
  32  * High Level Configuration Options
  33  * (easy to change)
  34  */
  35
  36 #define CONFIG_MPC823           1       /* This is a MPC823 CPU         */
  37 #define CONFIG_TQM823M          1       /* ...on a TQM8xxM module       */
  38
  39 #ifdef  CONFIG_LCD                      /* with LCD controller ?        */
  40 /* #define CONFIG_NEC_NL6648BC20 1 / * use NEC NL6648BC20 display       */
  41 #endif
  42
  43 #define CONFIG_8xx_CONS_SMC1    1       /* Console is on SMC1           */
  44 #undef  CONFIG_8xx_CONS_SMC2
  45 #undef  CONFIG_8xx_CONS_NONE
  46 #define CONFIG_BAUDRATE         115200  /* console baudrate = 115kbps   */
  47 #if 0
  48 #define CONFIG_BOOTDELAY        -1      /* autoboot disabled            */
  49 #else
  50 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
  51 #endif
  52
  53 #define CONFIG_CLOCKS_IN_MHZ    1       /* clocks passsed to Linux in MHz */
  54
  55 #define CONFIG_BOARD_TYPES      1       /* support board types          */
  56
  57 #define CONFIG_PREBOOT  "echo;echo Type \"run flash_nfs\" to mount root filesystem over NFS;echo"
  58
  59 #undef  CONFIG_BOOTARGS
  60
  61 #define CONFIG_EXTRA_ENV_SETTINGS                                       \
  62         "netdev=eth0\0"                                                 \
  63         "nfsargs=setenv bootargs root=/dev/nfs rw "                     \
  64                 "nfsroot=$(serverip):$(rootpath)\0"                     \
  65         "ramargs=setenv bootargs root=/dev/ram rw\0"                    \
  66         "addip=setenv bootargs $(bootargs) "                            \
  67                 "ip=$(ipaddr):$(serverip):$(gatewayip):$(netmask)"      \
  68                 ":$(hostname):$(netdev):off panic=1\0"                  \
  69         "flash_nfs=run nfsargs addip;"                                  \
  70                 "bootm $(kernel_addr)\0"                                \
  71         "flash_self=run ramargs addip;"                                 \
  72                 "bootm $(kernel_addr) $(ramdisk_addr)\0"                \
  73         "net_nfs=tftp 200000 $(bootfile);run nfsargs addip;bootm\0"     \
  74         "rootpath=/opt/eldk/ppc_8xx\0"                                  \
  75         "bootfile=/tftpboot/TQM823M/uImage\0"                           \
  76         "kernel_addr=40080000\0"                                        \
  77         "ramdisk_addr=40180000\0"                                       \
  78         ""
  79 #define CONFIG_BOOTCOMMAND      "run flash_self"
  80
  81 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
  82 #undef  CFG_LOADS_BAUD_CHANGE           /* don't allow baudrate change  */
  83
  84 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
  85
  86 #ifdef CONFIG_LCD
  87 # undef  CONFIG_STATUS_LED              /* disturbs display             */
  88 #else
  89 # define CONFIG_STATUS_LED      1       /* Status LED enabled           */
  90 #endif  /* CONFIG_LCD */
  91
  92 #undef  CONFIG_CAN_DRIVER               /* CAN Driver support disabled  */
  93
  94 #define CONFIG_BOOTP_MASK       (CONFIG_BOOTP_DEFAULT | CONFIG_BOOTP_BOOTFILESIZE)
  95
  96 #define CONFIG_MAC_PARTITION
  97 #define CONFIG_DOS_PARTITION
  98
  99 #define CONFIG_RTC_MPC8xx               /* use internal RTC of MPC8xx   */
 100
 101 #define CONFIG_COMMANDS       ( CONFIG_CMD_DFL  | \
 102                                 CFG_CMD_ASKENV  | \
 103                                 CFG_CMD_DHCP    | \
 104                                 CFG_CMD_IDE     | \
 105                                 CFG_CMD_DATE    )
 106
 107 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
 108 #include <cmd_confdefs.h>
 109
 110 /*
 111  * Miscellaneous configurable options
 112  */
 113 #define CFG_LONGHELP                    /* undef to save memory         */
 114 #define CFG_PROMPT              "=> "   /* Monitor Command Prompt       */
 115
 116 #if 0
 117 #define CFG_HUSH_PARSER         1       /* use "hush" command parser    */
 118 #endif
 119 #ifdef  CFG_HUSH_PARSER
 120 #define CFG_PROMPT_HUSH_PS2     "> "
 121 #endif
 122
 123 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 124 #define CFG_CBSIZE              1024    /* Console I/O Buffer Size      */
 125 #else
 126 #define CFG_CBSIZE              256     /* Console I/O Buffer Size      */
 127 #endif
 128 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 129 #define CFG_MAXARGS             16      /* max number of command args   */
 130 #define CFG_BARGSIZE    CFG_CBSIZE      /* Boot Argument Buffer Size    */
 131
 132 #define CFG_MEMTEST_START       0x0400000       /* memtest works on     */
 133 #define CFG_MEMTEST_END         0x0C00000       /* 4 ... 12 MB in DRAM  */
 134
 135 #define CFG_LOAD_ADDR           0x100000        /* default load address */
 136
 137 #define CFG_HZ                  1000    /* decrementer freq: 1 ms ticks */
 138
 139 #define CFG_BAUDRATE_TABLE      { 9600, 19200, 38400, 57600, 115200 }
 140
 141 /*
 142  * Low Level Configuration Settings
 143  * (address mappings, register initial values, etc.)
 144  * You should know what you are doing if you make changes here.
 145  */
 146 /*-----------------------------------------------------------------------
 147  * Internal Memory Mapped Register
 148  */
 149 #define CFG_IMMR                0xFFF00000
 150
 151 /*-----------------------------------------------------------------------
 152  * Definitions for initial stack pointer and data area (in DPRAM)
 153  */
 154 #define CFG_INIT_RAM_ADDR       CFG_IMMR
 155 #define CFG_INIT_RAM_END        0x2F00  /* End of used area in DPRAM    */
 156 #define CFG_GBL_DATA_SIZE       64  /* size in bytes reserved for initial data */
 157 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
 158 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
 159
 160 /*-----------------------------------------------------------------------
 161  * Start addresses for the final memory configuration
 162  * (Set up by the startup code)
 163  * Please note that CFG_SDRAM_BASE _must_ start at 0
 164  */
 165 #define CFG_SDRAM_BASE          0x00000000
 166 #define CFG_FLASH_BASE          0x40000000
 167 #define CFG_MONITOR_LEN         (256 << 10)     /* Reserve 256 kB for Monitor   */
 168 #define CFG_MONITOR_BASE        CFG_FLASH_BASE
 169 #define CFG_MALLOC_LEN          (128 << 10)     /* Reserve 128 kB for malloc()  */
 170
 171 /*
 172  * For booting Linux, the board info and command line data
 173  * have to be in the first 8 MB of memory, since this is
 174  * the maximum mapped by the Linux kernel during initialization.
 175  */
 176 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
 177
 178 /*-----------------------------------------------------------------------
 179  * FLASH organization
 180  */
 181 #define CFG_MAX_FLASH_BANKS     1       /* max number of memory banks           */
 182 #define CFG_MAX_FLASH_SECT      256     /* max number of sectors on one chip    */
 183
 184 #define CFG_FLASH_ERASE_TOUT    120000  /* Timeout for Flash Erase (in ms)      */
 185 #define CFG_FLASH_WRITE_TOUT    500     /* Timeout for Flash Write (in ms)      */
 186
 187 #define CFG_ENV_IS_IN_FLASH     1
 188 #define CFG_ENV_OFFSET          0x40000 /*   Offset   of Environment Sector     */
 189 #define CFG_ENV_SIZE            0x08000 /* Total Size of Environment Sector     */
 190 #define CFG_ENV_SECT_SIZE       0x20000 /* Total Size of Environment Sector     */
 191
 192 /* Address and size of Redundant Environment Sector     */
 193 #define CFG_ENV_OFFSET_REDUND   (CFG_ENV_OFFSET+CFG_ENV_SECT_SIZE)
 194 #define CFG_ENV_SIZE_REDUND     (CFG_ENV_SIZE)
 195
 196 /*-----------------------------------------------------------------------
 197  * Hardware Information Block
 198  */
 199 #define CFG_HWINFO_OFFSET       0x0003FFC0      /* offset of HW Info block */
 200 #define CFG_HWINFO_SIZE         0x00000040      /* size   of HW Info block */
 201 #define CFG_HWINFO_MAGIC        0x54514D38      /* 'TQM8' */
 202
 203 /*-----------------------------------------------------------------------
 204  * Cache Configuration
 205  */
 206 #define CFG_CACHELINE_SIZE      16      /* For all MPC8xx CPUs                  */
 207 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 208 #define CFG_CACHELINE_SHIFT     4       /* log base 2 of the above value        */
 209 #endif
 210
 211 /*-----------------------------------------------------------------------
 212  * SYPCR - System Protection Control                            11-9
 213  * SYPCR can only be written once after reset!
 214  *-----------------------------------------------------------------------
 215  * Software & Bus Monitor Timer max, Bus Monitor enable, SW Watchdog freeze
 216  */
 217 #if defined(CONFIG_WATCHDOG)
 218 #define CFG_SYPCR       (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | \
 219                          SYPCR_SWE  | SYPCR_SWRI| SYPCR_SWP)
 220 #else
 221 #define CFG_SYPCR       (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | SYPCR_SWP)
 222 #endif
 223
 224 /*-----------------------------------------------------------------------
 225  * SIUMCR - SIU Module Configuration                            11-6
 226  *-----------------------------------------------------------------------
 227  * PCMCIA config., multi-function pin tri-state
 228  */
 229 #ifndef CONFIG_CAN_DRIVER
 230 #define CFG_SIUMCR      (SIUMCR_DBGC00 | SIUMCR_DBPC00 | SIUMCR_MLRC01)
 231 #else   /* we must activate GPL5 in the SIUMCR for CAN */
 232 #define CFG_SIUMCR      (SIUMCR_DBGC11 | SIUMCR_DBPC00 | SIUMCR_MLRC01)
 233 #endif  /* CONFIG_CAN_DRIVER */
 234
 235 /*-----------------------------------------------------------------------
 236  * TBSCR - Time Base Status and Control                         11-26
 237  *-----------------------------------------------------------------------
 238  * Clear Reference Interrupt Status, Timebase freezing enabled
 239  */
 240 #define CFG_TBSCR       (TBSCR_REFA | TBSCR_REFB | TBSCR_TBF)
 241
 242 /*-----------------------------------------------------------------------
 243  * RTCSC - Real-Time Clock Status and Control Register          11-27
 244  *-----------------------------------------------------------------------
 245  */
 246 #define CFG_RTCSC       (RTCSC_SEC | RTCSC_ALR | RTCSC_RTF| RTCSC_RTE)
 247
 248 /*-----------------------------------------------------------------------
 249  * PISCR - Periodic Interrupt Status and Control                11-31
 250  *-----------------------------------------------------------------------
 251  * Clear Periodic Interrupt Status, Interrupt Timer freezing enabled
 252  */
 253 #define CFG_PISCR       (PISCR_PS | PISCR_PITF)
 254
 255 /*-----------------------------------------------------------------------
 256  * PLPRCR - PLL, Low-Power, and Reset Control Register          15-30
 257  *-----------------------------------------------------------------------
 258  * Reset PLL lock status sticky bit, timer expired status bit and timer
 259  * interrupt status bit
 260  *
 261  * If this is a 80 MHz CPU, set PLL multiplication factor to 5 (5*16=80)!
 262  */
 263 #ifdef  CONFIG_80MHz    /* for 80 MHz, we use a 16 MHz clock * 5 */
 264 #define CFG_PLPRCR                                                      \
 265                 ( (5-1)<<PLPRCR_MF_SHIFT | PLPRCR_TEXPS | PLPRCR_TMIST )
 266 #else                   /* up to 66 MHz we use a 1:1 clock */
 267 #define CFG_PLPRCR      (PLPRCR_SPLSS | PLPRCR_TEXPS | PLPRCR_TMIST)
 268 #endif  /* CONFIG_80MHz */
 269
 270 /*-----------------------------------------------------------------------
 271  * SCCR - System Clock and reset Control Register               15-27
 272  *-----------------------------------------------------------------------
 273  * Set clock output, timebase and RTC source and divider,
 274  * power management and some other internal clocks
 275  */
 276 #define SCCR_MASK       SCCR_EBDF11
 277 #ifdef  CONFIG_80MHz    /* for 80 MHz, we use a 16 MHz clock * 5 */
 278 #define CFG_SCCR        (/* SCCR_TBS  | */ \
 279                          SCCR_COM00   | SCCR_DFSYNC00 | SCCR_DFBRG00  | \
 280                          SCCR_DFNL000 | SCCR_DFNH000  | SCCR_DFLCD000 | \
 281                          SCCR_DFALCD00)
 282 #else                   /* up to 66 MHz we use a 1:1 clock */
 283 #define CFG_SCCR        (SCCR_TBS     | \
 284                          SCCR_COM00   | SCCR_DFSYNC00 | SCCR_DFBRG00  | \
 285                          SCCR_DFNL000 | SCCR_DFNH000  | SCCR_DFLCD000 | \
 286                          SCCR_DFALCD00)
 287 #endif  /* CONFIG_80MHz */
 288
 289 /*-----------------------------------------------------------------------
 290  * PCMCIA stuff
 291  *-----------------------------------------------------------------------
 292  *
 293  */
 294 #define CFG_PCMCIA_MEM_ADDR     (0xE0000000)
 295 #define CFG_PCMCIA_MEM_SIZE     ( 64 << 20 )
 296 #define CFG_PCMCIA_DMA_ADDR     (0xE4000000)
 297 #define CFG_PCMCIA_DMA_SIZE     ( 64 << 20 )
 298 #define CFG_PCMCIA_ATTRB_ADDR   (0xE8000000)
 299 #define CFG_PCMCIA_ATTRB_SIZE   ( 64 << 20 )
 300 #define CFG_PCMCIA_IO_ADDR      (0xEC000000)
 301 #define CFG_PCMCIA_IO_SIZE      ( 64 << 20 )
 302
 303 /*-----------------------------------------------------------------------
 304  * IDE/ATA stuff (Supports IDE harddisk on PCMCIA Adapter)
 305  *-----------------------------------------------------------------------
 306  */
 307
 308 #define CONFIG_IDE_8xx_PCCARD   1       /* Use IDE with PC Card Adapter */
 309
 310 #undef  CONFIG_IDE_8xx_DIRECT           /* Direct IDE    not supported  */
 311 #undef  CONFIG_IDE_LED                  /* LED   for ide not supported  */
 312 #undef  CONFIG_IDE_RESET                /* reset for ide not supported  */
 313
 314 #define CFG_IDE_MAXBUS          1       /* max. 1 IDE bus               */
 315 #define CFG_IDE_MAXDEVICE       1       /* max. 1 drive per IDE bus     */
 316
 317 #define CFG_ATA_IDE0_OFFSET     0x0000
 318
 319 #define CFG_ATA_BASE_ADDR       CFG_PCMCIA_MEM_ADDR
 320
 321 /* Offset for data I/O                  */
 322 #define CFG_ATA_DATA_OFFSET     (CFG_PCMCIA_MEM_SIZE + 0x320)
 323
 324 /* Offset for normal register accesses  */
 325 #define CFG_ATA_REG_OFFSET      (2 * CFG_PCMCIA_MEM_SIZE + 0x320)
 326
 327 /* Offset for alternate registers       */
 328 #define CFG_ATA_ALT_OFFSET      0x0100
 329
 330 /*-----------------------------------------------------------------------
 331  *
 332  *-----------------------------------------------------------------------
 333  *
 334  */
 335 #define CFG_DER 0
 336
 337 /*
 338  * Init Memory Controller:
 339  *
 340  * BR0/1 and OR0/1 (FLASH)
 341  */
 342
 343 #define FLASH_BASE0_PRELIM      0x40000000      /* FLASH bank #0        */
 344 #define FLASH_BASE1_PRELIM      0x60000000      /* FLASH bank #0        */
 345
 346 /* used to re-map FLASH both when starting from SRAM or FLASH:
 347  * restrict access enough to keep SRAM working (if any)
 348  * but not too much to meddle with FLASH accesses
 349  */
 350 #define CFG_REMAP_OR_AM         0x80000000      /* OR addr mask */
 351 #define CFG_PRELIM_OR_AM        0xE0000000      /* OR addr mask */
 352
 353 /*
 354  * FLASH timing:
 355  */
 356 #if   defined(CONFIG_80MHz)
 357 /* 80 MHz CPU - 40 MHz bus: ACS = 00, TRLX = 0, CSNT = 1, SCY = 3, EHTR = 1 */
 358 #define CFG_OR_TIMING_FLASH     (OR_ACS_DIV1  | 0       | OR_CSNT_SAM | \
 359                                  OR_SCY_3_CLK | OR_EHTR | OR_BI)
 360 #elif defined(CONFIG_66MHz)
 361 /* 66 MHz CPU - 66 MHz bus: ACS = 00, TRLX = 1, CSNT = 1, SCY = 3, EHTR = 1 */
 362 #define CFG_OR_TIMING_FLASH     (OR_ACS_DIV1  | OR_TRLX | OR_CSNT_SAM | \
 363                                  OR_SCY_3_CLK | OR_EHTR | OR_BI)
 364 #else           /*   50 MHz */
 365 /* 50 MHz CPU - 50 MHz bus: ACS = 00, TRLX = 1, CSNT = 1, SCY = 2, EHTR = 1 */
 366 #define CFG_OR_TIMING_FLASH     (OR_ACS_DIV1  | OR_TRLX | OR_CSNT_SAM | \
 367                                  OR_SCY_2_CLK | OR_EHTR | OR_BI)
 368 #endif  /*CONFIG_??MHz */
 369
 370 #define CFG_OR0_REMAP   (CFG_REMAP_OR_AM  | CFG_OR_TIMING_FLASH)
 371 #define CFG_OR0_PRELIM  (CFG_PRELIM_OR_AM | CFG_OR_TIMING_FLASH)
 372 #define CFG_BR0_PRELIM  ((FLASH_BASE0_PRELIM & BR_BA_MSK) | BR_V )
 373
 374 #define CFG_OR1_REMAP   CFG_OR0_REMAP
 375 #define CFG_OR1_PRELIM  CFG_OR0_PRELIM
 376 #define CFG_BR1_PRELIM  ((FLASH_BASE1_PRELIM & BR_BA_MSK) | BR_V )
 377
 378 /*
 379  * BR2/3 and OR2/3 (SDRAM)
 380  *
 381  */
 382 #define SDRAM_BASE2_PRELIM      0x00000000      /* SDRAM bank #0        */
 383 #define SDRAM_BASE3_PRELIM      0x20000000      /* SDRAM bank #1        */
 384 #define SDRAM_MAX_SIZE          0x04000000      /* max 64 MB per bank   */
 385
 386 /* SDRAM timing: Multiplexed addresses, GPL5 output to GPL5_A (don't care)      */
 387 #define CFG_OR_TIMING_SDRAM     0x00000A00
 388
 389 #define CFG_OR2_PRELIM  (CFG_PRELIM_OR_AM | CFG_OR_TIMING_SDRAM )
 390 #define CFG_BR2_PRELIM  ((SDRAM_BASE2_PRELIM & BR_BA_MSK) | BR_MS_UPMA | BR_V )
 391
 392 #ifndef CONFIG_CAN_DRIVER
 393 #define CFG_OR3_PRELIM  CFG_OR2_PRELIM
 394 #define CFG_BR3_PRELIM  ((SDRAM_BASE3_PRELIM & BR_BA_MSK) | BR_MS_UPMA | BR_V )
 395 #else   /* CAN uses CS3#, so we can have only one SDRAM bank anyway */
 396 #define CFG_CAN_BASE            0xC0000000      /* CAN mapped at 0xC0000000     */
 397 #define CFG_CAN_OR_AM           0xFFFF8000      /* 32 kB address mask           */
 398 #define CFG_OR3_CAN             (CFG_CAN_OR_AM | OR_G5LA | OR_BI)
 399 #define CFG_BR3_CAN             ((CFG_CAN_BASE & BR_BA_MSK) | \
 400                                         BR_PS_8 | BR_MS_UPMB | BR_V )
 401 #endif  /* CONFIG_CAN_DRIVER */
 402
 403 /*
 404  * Memory Periodic Timer Prescaler
 405  *
 406  * The Divider for PTA (refresh timer) configuration is based on an
 407  * example SDRAM configuration (64 MBit, one bank). The adjustment to
 408  * the number of chip selects (NCS) and the actually needed refresh
 409  * rate is done by setting MPTPR.
 410  *
 411  * PTA is calculated from
 412  *      PTA = (gclk * Trefresh) / ((2 ^ (2 * DFBRG)) * PTP * NCS)
 413  *
 414  *      gclk      CPU clock (not bus clock!)
 415  *      Trefresh  Refresh cycle * 4 (four word bursts used)
 416  *
 417  * 4096  Rows from SDRAM example configuration
 418  * 1000  factor s -> ms
 419  *   32  PTP (pre-divider from MPTPR) from SDRAM example configuration
 420  *    4  Number of refresh cycles per period
 421  *   64  Refresh cycle in ms per number of rows
 422  * --------------------------------------------
 423  * Divider = 4096 * 32 * 1000 / (4 * 64) = 512000
 424  *
 425  * 50 MHz => 50.000.000 / Divider =  98
 426  * 66 Mhz => 66.000.000 / Divider = 129
 427  * 80 Mhz => 80.000.000 / Divider = 156
 428  */
 429 #if   defined(CONFIG_80MHz)
 430 #define CFG_MAMR_PTA            156
 431 #elif defined(CONFIG_66MHz)
 432 #define CFG_MAMR_PTA            129
 433 #else           /*   50 MHz */
 434 #define CFG_MAMR_PTA             98
 435 #endif  /*CONFIG_??MHz */
 436
 437 /*
 438  * For 16 MBit, refresh rates could be 31.3 us
 439  * (= 64 ms / 2K = 125 / quad bursts).
 440  * For a simpler initialization, 15.6 us is used instead.
 441  *
 442  * #define CFG_MPTPR_2BK_2K     MPTPR_PTP_DIV32         for 2 banks
 443  * #define CFG_MPTPR_1BK_2K     MPTPR_PTP_DIV64         for 1 bank
 444  */
 445 #define CFG_MPTPR_2BK_4K        MPTPR_PTP_DIV16         /* setting for 2 banks  */
 446 #define CFG_MPTPR_1BK_4K        MPTPR_PTP_DIV32         /* setting for 1 bank   */
 447
 448 /* refresh rate 7.8 us (= 64 ms / 8K = 31.2 / quad bursts) for 256 MBit         */
 449 #define CFG_MPTPR_2BK_8K        MPTPR_PTP_DIV8          /* setting for 2 banks  */
 450 #define CFG_MPTPR_1BK_8K        MPTPR_PTP_DIV16         /* setting for 1 bank   */
 451
 452 /*
 453  * MAMR settings for SDRAM
 454  */
 455
 456 /* 8 column SDRAM */
 457 #define CFG_MAMR_8COL   ((CFG_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE      |   \
 458                          MAMR_AMA_TYPE_0 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A11 |   \
 459                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
 460 /* 9 column SDRAM */
 461 #define CFG_MAMR_9COL   ((CFG_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE      |   \
 462                          MAMR_AMA_TYPE_1 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A10 |   \
 463                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
 464
 465
 466 /*
 467  * Internal Definitions
 468  *
 469  * Boot Flags
 470  */
 471 #define BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH     */
 472 #define BOOTFLAG_WARM   0x02            /* Software reboot                      */
 473
 474 #endif  /* __CONFIG_H */