include/configs/TQM860L.h

   1 /*
   2  * (C) Copyright 2000, 2001, 2002
   3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 /*
  25  * board/config.h - configuration options, board specific
  26  */
  27
  28 #ifndef __CONFIG_H
  29 #define __CONFIG_H
  30
  31 /*
  32  * High Level Configuration Options
  33  * (easy to change)
  34  */
  35
  36 #define CONFIG_MPC860           1       /* This is a MPC860 CPU         */
  37 #define CONFIG_TQM860L          1       /* ...on a TQM8xxL module       */
  38
  39 #define CONFIG_8xx_CONS_SMC1    1       /* Console is on SMC1           */
  40 #undef  CONFIG_8xx_CONS_SMC2
  41 #undef  CONFIG_8xx_CONS_NONE
  42
  43 #define CONFIG_BAUDRATE         115200  /* console baudrate = 115kbps   */
  44
  45 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
  46
  47 #define CONFIG_CLOCKS_IN_MHZ    1       /* clocks passsed to Linux in MHz */
  48
  49 #define CONFIG_BOARD_TYPES      1       /* support board types          */
  50
  51 #define CONFIG_PREBOOT  "echo;" \
  52                 "echo Type \"run flash_nfs\" to mount root filesystem over NFS;" \
  53                 "echo"
  54
  55 #undef  CONFIG_BOOTARGS
  56 #define CONFIG_BOOTCOMMAND                                                      \
  57         "bootp; "                                                               \
  58         "setenv bootargs root=/dev/nfs rw nfsroot=$(serverip):$(rootpath) "     \
  59         "ip=$(ipaddr):$(serverip):$(gatewayip):$(netmask):$(hostname)::off; "   \
  60         "bootm"
  61
  62 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
  63 #undef  CFG_LOADS_BAUD_CHANGE           /* don't allow baudrate change  */
  64
  65 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
  66
  67 #define CONFIG_STATUS_LED       1       /* Status LED enabled           */
  68
  69 #undef  CONFIG_CAN_DRIVER               /* CAN Driver support disabled  */
  70
  71 #define CONFIG_BOOTP_MASK       (CONFIG_BOOTP_DEFAULT | CONFIG_BOOTP_BOOTFILESIZE)
  72
  73 #define CONFIG_MAC_PARTITION
  74 #define CONFIG_DOS_PARTITION
  75
  76 #define CONFIG_RTC_MPC8xx               /* use internal RTC of MPC8xx   */
  77
  78 #define CONFIG_COMMANDS       ( CONFIG_CMD_DFL  | \
  79                                 CFG_CMD_ASKENV  | \
  80                                 CFG_CMD_DHCP    | \
  81                                 CFG_CMD_IDE     | \
  82                                 CFG_CMD_DATE    )
  83
  84 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
  85 #include <cmd_confdefs.h>
  86
  87 /*
  88  * Miscellaneous configurable options
  89  */
  90 #define CFG_LONGHELP                    /* undef to save memory         */
  91 #define CFG_PROMPT              "=> "   /* Monitor Command Prompt       */
  92
  93 #if 0
  94 #define CFG_HUSH_PARSER         1       /* use "hush" command parser    */
  95 #endif
  96 #ifdef  CFG_HUSH_PARSER
  97 #define CFG_PROMPT_HUSH_PS2     "> "
  98 #endif
  99
 100 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 101 #define CFG_CBSIZE              1024    /* Console I/O Buffer Size      */
 102 #else
 103 #define CFG_CBSIZE              256     /* Console I/O Buffer Size      */
 104 #endif
 105 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 106 #define CFG_MAXARGS             16      /* max number of command args   */
 107 #define CFG_BARGSIZE    CFG_CBSIZE      /* Boot Argument Buffer Size    */
 108
 109 #define CFG_MEMTEST_START       0x0400000       /* memtest works on     */
 110 #define CFG_MEMTEST_END         0x0C00000       /* 4 ... 12 MB in DRAM  */
 111
 112 #define CFG_LOAD_ADDR           0x100000        /* default load address */
 113
 114 #define CFG_HZ                  1000    /* decrementer freq: 1 ms ticks */
 115
 116 #define CFG_BAUDRATE_TABLE      { 9600, 19200, 38400, 57600, 115200 }
 117
 118 /*
 119  * Low Level Configuration Settings
 120  * (address mappings, register initial values, etc.)
 121  * You should know what you are doing if you make changes here.
 122  */
 123 /*-----------------------------------------------------------------------
 124  * Internal Memory Mapped Register
 125  */
 126 #define CFG_IMMR                0xFFF00000
 127
 128 /*-----------------------------------------------------------------------
 129  * Definitions for initial stack pointer and data area (in DPRAM)
 130  */
 131 #define CFG_INIT_RAM_ADDR       CFG_IMMR
 132 #define CFG_INIT_RAM_END        0x2F00  /* End of used area in DPRAM    */
 133 #define CFG_GBL_DATA_SIZE       64  /* size in bytes reserved for initial data */
 134 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
 135 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
 136
 137 /*-----------------------------------------------------------------------
 138  * Start addresses for the final memory configuration
 139  * (Set up by the startup code)
 140  * Please note that CFG_SDRAM_BASE _must_ start at 0
 141  */
 142 #define CFG_SDRAM_BASE          0x00000000
 143 #define CFG_FLASH_BASE          0x40000000
 144 #define CFG_MONITOR_LEN         (256 << 10)     /* Reserve 256 kB for Monitor   */
 145 #define CFG_MONITOR_BASE        CFG_FLASH_BASE
 146 #define CFG_MALLOC_LEN          (128 << 10)     /* Reserve 128 kB for malloc()  */
 147
 148 /*
 149  * For booting Linux, the board info and command line data
 150  * have to be in the first 8 MB of memory, since this is
 151  * the maximum mapped by the Linux kernel during initialization.
 152  */
 153 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
 154
 155 /*-----------------------------------------------------------------------
 156  * FLASH organization
 157  */
 158 #define CFG_MAX_FLASH_BANKS     2       /* max number of memory banks           */
 159 #define CFG_MAX_FLASH_SECT      67      /* max number of sectors on one chip    */
 160
 161 #define CFG_FLASH_ERASE_TOUT    120000  /* Timeout for Flash Erase (in ms)      */
 162 #define CFG_FLASH_WRITE_TOUT    500     /* Timeout for Flash Write (in ms)      */
 163
 164 #define CFG_ENV_IS_IN_FLASH     1
 165 #define CFG_ENV_OFFSET          0x8000  /*   Offset   of Environment Sector     */
 166 #define CFG_ENV_SIZE            0x4000  /* Total Size of Environment Sector     */
 167
 168 /* Address and size of Redundant Environment Sector     */
 169 #define CFG_ENV_OFFSET_REDUND   (CFG_ENV_OFFSET+CFG_ENV_SIZE)
 170 #define CFG_ENV_SIZE_REDUND     (CFG_ENV_SIZE)
 171
 172 /*-----------------------------------------------------------------------
 173  * Hardware Information Block
 174  */
 175 #define CFG_HWINFO_OFFSET       0x0003FFC0      /* offset of HW Info block */
 176 #define CFG_HWINFO_SIZE         0x00000040      /* size   of HW Info block */
 177 #define CFG_HWINFO_MAGIC        0x54514D38      /* 'TQM8' */
 178
 179 /*-----------------------------------------------------------------------
 180  * Cache Configuration
 181  */
 182 #define CFG_CACHELINE_SIZE      16      /* For all MPC8xx CPUs                  */
 183 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 184 #define CFG_CACHELINE_SHIFT     4       /* log base 2 of the above value        */
 185 #endif
 186
 187 /*-----------------------------------------------------------------------
 188  * SYPCR - System Protection Control                            11-9
 189  * SYPCR can only be written once after reset!
 190  *-----------------------------------------------------------------------
 191  * Software & Bus Monitor Timer max, Bus Monitor enable, SW Watchdog freeze
 192  */
 193 #if defined(CONFIG_WATCHDOG)
 194 #define CFG_SYPCR       (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | \
 195                          SYPCR_SWE  | SYPCR_SWRI| SYPCR_SWP)
 196 #else
 197 #define CFG_SYPCR       (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | SYPCR_SWP)
 198 #endif
 199
 200 /*-----------------------------------------------------------------------
 201  * SIUMCR - SIU Module Configuration                            11-6
 202  *-----------------------------------------------------------------------
 203  * PCMCIA config., multi-function pin tri-state
 204  */
 205 #ifndef CONFIG_CAN_DRIVER
 206 #define CFG_SIUMCR      (SIUMCR_DBGC00 | SIUMCR_DBPC00 | SIUMCR_MLRC01)
 207 #else   /* we must activate GPL5 in the SIUMCR for CAN */
 208 #define CFG_SIUMCR      (SIUMCR_DBGC11 | SIUMCR_DBPC00 | SIUMCR_MLRC01)
 209 #endif  /* CONFIG_CAN_DRIVER */
 210
 211 /*-----------------------------------------------------------------------
 212  * TBSCR - Time Base Status and Control                         11-26
 213  *-----------------------------------------------------------------------
 214  * Clear Reference Interrupt Status, Timebase freezing enabled
 215  */
 216 #define CFG_TBSCR       (TBSCR_REFA | TBSCR_REFB | TBSCR_TBF)
 217
 218 /*-----------------------------------------------------------------------
 219  * RTCSC - Real-Time Clock Status and Control Register          11-27
 220  *-----------------------------------------------------------------------
 221  */
 222 #define CFG_RTCSC       (RTCSC_SEC | RTCSC_ALR | RTCSC_RTF| RTCSC_RTE)
 223
 224 /*-----------------------------------------------------------------------
 225  * PISCR - Periodic Interrupt Status and Control                11-31
 226  *-----------------------------------------------------------------------
 227  * Clear Periodic Interrupt Status, Interrupt Timer freezing enabled
 228  */
 229 #define CFG_PISCR       (PISCR_PS | PISCR_PITF)
 230
 231 /*-----------------------------------------------------------------------
 232  * PLPRCR - PLL, Low-Power, and Reset Control Register          15-30
 233  *-----------------------------------------------------------------------
 234  * Reset PLL lock status sticky bit, timer expired status bit and timer
 235  * interrupt status bit
 236  *
 237  * If this is a 80 MHz CPU, set PLL multiplication factor to 5 (5*16=80)!
 238  */
 239 #ifdef  CONFIG_80MHz    /* for 80 MHz, we use a 16 MHz clock * 5 */
 240 #define CFG_PLPRCR                                                      \
 241                 ( (5-1)<<PLPRCR_MF_SHIFT | PLPRCR_TEXPS | PLPRCR_TMIST )
 242 #else                   /* up to 50 MHz we use a 1:1 clock */
 243 #define CFG_PLPRCR      (PLPRCR_SPLSS | PLPRCR_TEXPS | PLPRCR_TMIST)
 244 #endif  /* CONFIG_80MHz */
 245
 246 /*-----------------------------------------------------------------------
 247  * SCCR - System Clock and reset Control Register               15-27
 248  *-----------------------------------------------------------------------
 249  * Set clock output, timebase and RTC source and divider,
 250  * power management and some other internal clocks
 251  */
 252 #define SCCR_MASK       SCCR_EBDF11
 253 #ifdef  CONFIG_80MHz    /* for 80 MHz, we use a 16 MHz clock * 5 */
 254 #define CFG_SCCR        (/* SCCR_TBS  | */ \
 255                          SCCR_COM00   | SCCR_DFSYNC00 | SCCR_DFBRG00  | \
 256                          SCCR_DFNL000 | SCCR_DFNH000  | SCCR_DFLCD000 | \
 257                          SCCR_DFALCD00)
 258 #else                   /* up to 50 MHz we use a 1:1 clock */
 259 #define CFG_SCCR        (SCCR_TBS     | \
 260                          SCCR_COM00   | SCCR_DFSYNC00 | SCCR_DFBRG00  | \
 261                          SCCR_DFNL000 | SCCR_DFNH000  | SCCR_DFLCD000 | \
 262                          SCCR_DFALCD00)
 263 #endif  /* CONFIG_80MHz */
 264
 265 /*-----------------------------------------------------------------------
 266  * PCMCIA stuff
 267  *-----------------------------------------------------------------------
 268  *
 269  */
 270 #define CFG_PCMCIA_MEM_ADDR     (0xE0000000)
 271 #define CFG_PCMCIA_MEM_SIZE     ( 64 << 20 )
 272 #define CFG_PCMCIA_DMA_ADDR     (0xE4000000)
 273 #define CFG_PCMCIA_DMA_SIZE     ( 64 << 20 )
 274 #define CFG_PCMCIA_ATTRB_ADDR   (0xE8000000)
 275 #define CFG_PCMCIA_ATTRB_SIZE   ( 64 << 20 )
 276 #define CFG_PCMCIA_IO_ADDR      (0xEC000000)
 277 #define CFG_PCMCIA_IO_SIZE      ( 64 << 20 )
 278
 279 /*-----------------------------------------------------------------------
 280  * IDE/ATA stuff (Supports IDE harddisk on PCMCIA Adapter)
 281  *-----------------------------------------------------------------------
 282  */
 283
 284 #define CONFIG_IDE_8xx_PCCARD   1       /* Use IDE with PC Card Adapter */
 285
 286 #undef  CONFIG_IDE_8xx_DIRECT           /* Direct IDE    not supported  */
 287 #undef  CONFIG_IDE_LED                  /* LED   for ide not supported  */
 288 #undef  CONFIG_IDE_RESET                /* reset for ide not supported  */
 289
 290 #define CFG_IDE_MAXBUS          1       /* max. 1 IDE bus               */
 291 #define CFG_IDE_MAXDEVICE       1       /* max. 1 drive per IDE bus     */
 292
 293 #define CFG_ATA_IDE0_OFFSET     0x0000
 294
 295 #define CFG_ATA_BASE_ADDR       CFG_PCMCIA_MEM_ADDR
 296
 297 /* Offset for data I/O                  */
 298 #define CFG_ATA_DATA_OFFSET     (CFG_PCMCIA_MEM_SIZE + 0x320)
 299
 300 /* Offset for normal register accesses  */
 301 #define CFG_ATA_REG_OFFSET      (2 * CFG_PCMCIA_MEM_SIZE + 0x320)
 302
 303 /* Offset for alternate registers       */
 304 #define CFG_ATA_ALT_OFFSET      0x0100
 305
 306 /*-----------------------------------------------------------------------
 307  *
 308  *-----------------------------------------------------------------------
 309  *
 310  */
 311 /*#define       CFG_DER 0x2002000F*/
 312 #define CFG_DER 0
 313
 314 /*
 315  * Init Memory Controller:
 316  *
 317  * BR0/1 and OR0/1 (FLASH)
 318  */
 319
 320 #define FLASH_BASE0_PRELIM      0x40000000      /* FLASH bank #0        */
 321 #define FLASH_BASE1_PRELIM      0x60000000      /* FLASH bank #0        */
 322
 323 /* used to re-map FLASH both when starting from SRAM or FLASH:
 324  * restrict access enough to keep SRAM working (if any)
 325  * but not too much to meddle with FLASH accesses
 326  */
 327 #define CFG_REMAP_OR_AM         0x80000000      /* OR addr mask */
 328 #define CFG_PRELIM_OR_AM        0xE0000000      /* OR addr mask */
 329
 330 /*
 331  * FLASH timing:
 332  */
 333 #if   defined(CONFIG_80MHz)
 334 /* 80 MHz CPU - 40 MHz bus: ACS = 00, TRLX = 0, CSNT = 1, SCY = 3, EHTR = 1 */
 335 #define CFG_OR_TIMING_FLASH     (OR_ACS_DIV1  | 0       | OR_CSNT_SAM | \
 336                                  OR_SCY_3_CLK | OR_EHTR | OR_BI)
 337 #elif defined(CONFIG_66MHz)
 338 /* 66 MHz CPU - 66 MHz bus: ACS = 00, TRLX = 1, CSNT = 1, SCY = 3, EHTR = 1 */
 339 #define CFG_OR_TIMING_FLASH     (OR_ACS_DIV1  | OR_TRLX | OR_CSNT_SAM | \
 340                                  OR_SCY_3_CLK | OR_EHTR | OR_BI)
 341 #else           /*   50 MHz */
 342 /* 50 MHz CPU - 50 MHz bus: ACS = 00, TRLX = 1, CSNT = 1, SCY = 2, EHTR = 1 */
 343 #define CFG_OR_TIMING_FLASH     (OR_ACS_DIV1  | OR_TRLX | OR_CSNT_SAM | \
 344                                  OR_SCY_2_CLK | OR_EHTR | OR_BI)
 345 #endif  /*CONFIG_??MHz */
 346
 347 #define CFG_OR0_REMAP   (CFG_REMAP_OR_AM  | CFG_OR_TIMING_FLASH)
 348 #define CFG_OR0_PRELIM  (CFG_PRELIM_OR_AM | CFG_OR_TIMING_FLASH)
 349 #define CFG_BR0_PRELIM  ((FLASH_BASE0_PRELIM & BR_BA_MSK) | BR_V )
 350
 351 #define CFG_OR1_REMAP   CFG_OR0_REMAP
 352 #define CFG_OR1_PRELIM  CFG_OR0_PRELIM
 353 #define CFG_BR1_PRELIM  ((FLASH_BASE1_PRELIM & BR_BA_MSK) | BR_V )
 354
 355 /*
 356  * BR2/3 and OR2/3 (SDRAM)
 357  *
 358  */
 359 #define SDRAM_BASE2_PRELIM      0x00000000      /* SDRAM bank #0        */
 360 #define SDRAM_BASE3_PRELIM      0x20000000      /* SDRAM bank #1        */
 361 #define SDRAM_MAX_SIZE          0x04000000      /* max 64 MB per bank   */
 362
 363 /* SDRAM timing: Multiplexed addresses, GPL5 output to GPL5_A (don't care)      */
 364 #define CFG_OR_TIMING_SDRAM     0x00000A00
 365
 366 #define CFG_OR2_PRELIM  (CFG_PRELIM_OR_AM | CFG_OR_TIMING_SDRAM )
 367 #define CFG_BR2_PRELIM  ((SDRAM_BASE2_PRELIM & BR_BA_MSK) | BR_MS_UPMA | BR_V )
 368
 369 #ifndef CONFIG_CAN_DRIVER
 370 #define CFG_OR3_PRELIM  CFG_OR2_PRELIM
 371 #define CFG_BR3_PRELIM  ((SDRAM_BASE3_PRELIM & BR_BA_MSK) | BR_MS_UPMA | BR_V )
 372 #else   /* CAN uses CS3#, so we can have only one SDRAM bank anyway */
 373 #define CFG_CAN_BASE            0xC0000000      /* CAN mapped at 0xC0000000     */
 374 #define CFG_CAN_OR_AM           0xFFFF8000      /* 32 kB address mask           */
 375 #define CFG_OR3_CAN             (CFG_CAN_OR_AM | OR_G5LA | OR_BI)
 376 #define CFG_BR3_CAN             ((CFG_CAN_BASE & BR_BA_MSK) | \
 377                                         BR_PS_8 | BR_MS_UPMB | BR_V )
 378 #endif  /* CONFIG_CAN_DRIVER */
 379
 380 /*
 381  * Memory Periodic Timer Prescaler
 382  *
 383  * The Divider for PTA (refresh timer) configuration is based on an
 384  * example SDRAM configuration (64 MBit, one bank). The adjustment to
 385  * the number of chip selects (NCS) and the actually needed refresh
 386  * rate is done by setting MPTPR.
 387  *
 388  * PTA is calculated from
 389  *      PTA = (gclk * Trefresh) / ((2 ^ (2 * DFBRG)) * PTP * NCS)
 390  *
 391  *      gclk      CPU clock (not bus clock!)
 392  *      Trefresh  Refresh cycle * 4 (four word bursts used)
 393  *
 394  * 4096  Rows from SDRAM example configuration
 395  * 1000  factor s -> ms
 396  *   32  PTP (pre-divider from MPTPR) from SDRAM example configuration
 397  *    4  Number of refresh cycles per period
 398  *   64  Refresh cycle in ms per number of rows
 399  * --------------------------------------------
 400  * Divider = 4096 * 32 * 1000 / (4 * 64) = 512000
 401  *
 402  * 50 MHz => 50.000.000 / Divider =  98
 403  * 66 Mhz => 66.000.000 / Divider = 129
 404  * 80 Mhz => 80.000.000 / Divider = 156
 405  */
 406 #if   defined(CONFIG_80MHz)
 407 #define CFG_MAMR_PTA            156
 408 #elif defined(CONFIG_66MHz)
 409 #define CFG_MAMR_PTA            129
 410 #else           /*   50 MHz */
 411 #define CFG_MAMR_PTA             98
 412 #endif  /*CONFIG_??MHz */
 413
 414 /*
 415  * For 16 MBit, refresh rates could be 31.3 us
 416  * (= 64 ms / 2K = 125 / quad bursts).
 417  * For a simpler initialization, 15.6 us is used instead.
 418  *
 419  * #define CFG_MPTPR_2BK_2K     MPTPR_PTP_DIV32         for 2 banks
 420  * #define CFG_MPTPR_1BK_2K     MPTPR_PTP_DIV64         for 1 bank
 421  */
 422 #define CFG_MPTPR_2BK_4K        MPTPR_PTP_DIV16         /* setting for 2 banks  */
 423 #define CFG_MPTPR_1BK_4K        MPTPR_PTP_DIV32         /* setting for 1 bank   */
 424
 425 /* refresh rate 7.8 us (= 64 ms / 8K = 31.2 / quad bursts) for 256 MBit         */
 426 #define CFG_MPTPR_2BK_8K        MPTPR_PTP_DIV8          /* setting for 2 banks  */
 427 #define CFG_MPTPR_1BK_8K        MPTPR_PTP_DIV16         /* setting for 1 bank   */
 428
 429 /*
 430  * MAMR settings for SDRAM
 431  */
 432
 433 /* 8 column SDRAM */
 434 #define CFG_MAMR_8COL   ((CFG_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE      |   \
 435                          MAMR_AMA_TYPE_0 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A11 |   \
 436                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
 437 /* 9 column SDRAM */
 438 #define CFG_MAMR_9COL   ((CFG_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE      |   \
 439                          MAMR_AMA_TYPE_1 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A10 |   \
 440                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
 441
 442
 443 /*
 444  * Internal Definitions
 445  *
 446  * Boot Flags
 447  */
 448 #define BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH     */
 449 #define BOOTFLAG_WARM   0x02            /* Software reboot                      */
 450
 451 #define CONFIG_SCC1_ENET
 452 #define CONFIG_FEC_ENET
 453 #define CONFIG_ETHPRIME         "SCC ETHERNET"
 454
 455 #endif  /* __CONFIG_H */