* Added support for both PCMCIA slots (at the same time!) on MPC8xx
[karo-tx-uboot.git] / include / configs / lwmon.h
1 /*
2  * (C) Copyright 2001
3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
4  *
5  * See file CREDITS for list of people who contributed to this
6  * project.
7  *
8  * This program is free software; you can redistribute it and/or
9  * modify it under the terms of the GNU General Public License as
10  * published by the Free Software Foundation; either version 2 of
11  * the License, or (at your option) any later version.
12  *
13  * This program is distributed in the hope that it will be useful,
14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
16  * GNU General Public License for more details.
17  *
18  * You should have received a copy of the GNU General Public License
19  * along with this program; if not, write to the Free Software
20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
21  * MA 02111-1307 USA
22  */
23
24 /*
25  * board/config.h - configuration options, board specific
26  */
27
28 #ifndef __CONFIG_H
29 #define __CONFIG_H
30
31 /* External logbuffer support */
32 #define CONFIG_LOGBUFFER
33
34 /* Reserve space for the logbuffer */
35 #ifdef CONFIG_LOGBUFFER
36 #define CONFIG_PRAM 20
37 #endif
38
39 /*
40  * High Level Configuration Options
41  * (easy to change)
42  */
43
44 #define CONFIG_MPC823           1       /* This is a MPC823E CPU        */
45 #define CONFIG_LWMON            1       /* ...on a LWMON board          */
46
47 #define CONFIG_BOARD_PRE_INIT   1       /* Call board_pre_init          */
48
49 #define CONFIG_LCD              1       /* use LCD controller ...       */
50 #define CONFIG_HLD1045          1       /* ... with a HLD1045 display   */
51
52 #if 1
53 #define CONFIG_8xx_CONS_SMC2    1       /* Console is on SMC2           */
54 #else
55 #define CONFIG_8xx_CONS_SCC2
56 #endif
57
58 #define CONFIG_BAUDRATE         115200  /* with watchdog >= 38400 needed */
59
60 #define CONFIG_BOOTDELAY        1       /* autoboot after 1 second      */
61
62 #define CONFIG_CLOCKS_IN_MHZ    1       /* clocks passsed to Linux in MHz */
63
64 /* pre-boot commands */
65 #define CONFIG_PREBOOT          "setenv bootdelay 15"
66
67 #undef  CONFIG_BOOTARGS
68
69 /* POST support */
70 #define CONFIG_POST             (CFG_POST_CACHE    | \
71                                  CFG_POST_WATCHDOG | \
72                                  CFG_POST_RTC      | \
73                                  CFG_POST_MEMORY   | \
74                                  CFG_POST_CPU      | \
75                                  CFG_POST_UART     | \
76                                  CFG_POST_ETHER    | \
77                                  CFG_POST_I2C      | \
78                                  CFG_POST_SPI      | \
79                                  CFG_POST_USB      | \
80                                  CFG_POST_SPR)
81
82 #define CONFIG_BOOTCOMMAND      "run flash_self"
83
84 #define CONFIG_EXTRA_ENV_SETTINGS                                               \
85         "kernel_addr=40040000\0"                                                \
86         "ramdisk_addr=40100000\0"                                               \
87         "magic_keys=#3\0"                                                       \
88         "key_magic#=28\0"                                                       \
89         "key_cmd#=setenv addfb setenv bootargs \\$(bootargs) console=tty0\0"    \
90         "key_magic3=24\0"                                                       \
91         "key_cmd3=echo *** Entering Test Mode ***;" \
92                 "setenv add_misc setenv bootargs \\$(bootargs) testmode\0"      \
93         "nfsargs=setenv bootargs root=/dev/nfs rw nfsroot=$(serverip):$(rootpath)\0" \
94         "ramargs=setenv bootargs root=/dev/ram rw\0"                            \
95         "addfb=setenv bootargs $(bootargs) console=ttyS1,$(baudrate)\0"         \
96         "addip=setenv bootargs $(bootargs) "                                    \
97                 "ip=$(ipaddr):$(serverip):$(gatewayip):$(netmask):$(hostname)::off " \
98                 "panic=1\0"                                                     \
99         "add_wdt=setenv bootargs $(bootargs) $(wdt_args)\0"                     \
100         "flash_nfs=run nfsargs addip add_wdt addfb;"            \
101                 "bootm $(kernel_addr)\0"                                        \
102         "flash_self=run ramargs addip add_wdt addfb;"           \
103                 "bootm $(kernel_addr) $(ramdisk_addr)\0"                        \
104         "net_nfs=tftp 100000 /tftpboot/pImage.lwmon;"           \
105                 "run nfsargs addip add_wdt addfb;bootm\0"       \
106         "rootpath=/opt/eldk/ppc_8xx\0"                                          \
107         "load=tftp 100000 /tftpboot/u-boot.bin\0"                               \
108         "update=protect off 1:0;era 1:0;cp.b 100000 40000000 $(filesize)\0"     \
109         "wdt_args=wdt_8xx=off\0"                                                \
110         "verify=no"
111
112 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
113 #undef  CFG_LOADS_BAUD_CHANGE           /* don't allow baudrate change  */
114
115 #define CONFIG_WATCHDOG         1       /* watchdog enabled             */
116
117 #undef  CONFIG_STATUS_LED               /* Status LED disabled          */
118
119 /* enable I2C and select the hardware/software driver */
120 #undef  CONFIG_HARD_I2C                 /* I2C with hardware support    */
121 #define CONFIG_SOFT_I2C         1       /* I2C bit-banged               */
122
123 #define CFG_I2C_SPEED           93000   /* 93 kHz is supposed to work   */
124 #define CFG_I2C_SLAVE           0xFE
125
126 #ifdef CONFIG_SOFT_I2C
127 /*
128  * Software (bit-bang) I2C driver configuration
129  */
130 #define PB_SCL          0x00000020      /* PB 26 */
131 #define PB_SDA          0x00000010      /* PB 27 */
132
133 #define I2C_INIT        (immr->im_cpm.cp_pbdir |=  PB_SCL)
134 #define I2C_ACTIVE      (immr->im_cpm.cp_pbdir |=  PB_SDA)
135 #define I2C_TRISTATE    (immr->im_cpm.cp_pbdir &= ~PB_SDA)
136 #define I2C_READ        ((immr->im_cpm.cp_pbdat & PB_SDA) != 0)
137 #define I2C_SDA(bit)    if(bit) immr->im_cpm.cp_pbdat |=  PB_SDA; \
138                         else    immr->im_cpm.cp_pbdat &= ~PB_SDA
139 #define I2C_SCL(bit)    if(bit) immr->im_cpm.cp_pbdat |=  PB_SCL; \
140                         else    immr->im_cpm.cp_pbdat &= ~PB_SCL
141 #define I2C_DELAY       udelay(1)       /* 1/4 I2C clock duration */
142 #endif  /* CONFIG_SOFT_I2C */
143
144
145 #define CONFIG_RTC_PCF8563              /* use Philips PCF8563 RTC      */
146
147 #ifdef CONFIG_POST
148 #define CFG_CMD_POST_DIAG CFG_CMD_DIAG
149 #else
150 #define CFG_CMD_POST_DIAG 0
151 #endif
152
153 #ifdef CONFIG_8xx_CONS_SCC2     /* Can't use ethernet, then */
154 #define CONFIG_COMMANDS      ( (CONFIG_CMD_DFL & ~CFG_CMD_NET) | \
155                                 CFG_CMD_DATE    | \
156                                 CFG_CMD_I2C     | \
157                                 CFG_CMD_EEPROM  | \
158                                 CFG_CMD_IDE     | \
159                                 CFG_CMD_BSP     | \
160                                 CFG_CMD_POST_DIAG )
161 #else
162 #define CONFIG_COMMANDS       ( CONFIG_CMD_DFL  | \
163                                 CFG_CMD_DHCP    | \
164                                 CFG_CMD_DATE    | \
165                                 CFG_CMD_I2C     | \
166                                 CFG_CMD_EEPROM  | \
167                                 CFG_CMD_IDE     | \
168                                 CFG_CMD_BSP     | \
169                                 CFG_CMD_POST_DIAG )
170 #endif
171 #define CONFIG_MAC_PARTITION
172 #define CONFIG_DOS_PARTITION
173
174 #define CONFIG_BOOTP_MASK       (CONFIG_BOOTP_DEFAULT | CONFIG_BOOTP_BOOTFILESIZE)
175
176 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
177 #include <cmd_confdefs.h>
178
179 /*----------------------------------------------------------------------*/
180
181 /*
182  * Miscellaneous configurable options
183  */
184 #define CFG_LONGHELP                    /* undef to save memory         */
185 #define CFG_PROMPT      "=> "           /* Monitor Command Prompt       */
186
187 #undef  CFG_HUSH_PARSER                 /* enable "hush" shell          */
188 #ifdef  CFG_HUSH_PARSER
189 #define CFG_PROMPT_HUSH_PS2     "> "
190 #endif
191
192 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
193 #define CFG_CBSIZE      1024            /* Console I/O Buffer Size      */
194 #else
195 #define CFG_CBSIZE      256             /* Console I/O Buffer Size      */
196 #endif
197 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
198 #define CFG_MAXARGS     16              /* max number of command args   */
199 #define CFG_BARGSIZE    CFG_CBSIZE      /* Boot Argument Buffer Size    */
200
201 #define CFG_MEMTEST_START       0x00100000      /* memtest works on     */
202 #define CFG_MEMTEST_END         0x00F00000      /* 1 ... 15MB in DRAM   */
203
204 #define CFG_LOAD_ADDR           0x00100000      /* default load address */
205
206 #define CFG_PIO_MODE            0       /* IDE interface in PIO Mode 0  */
207
208 #define CFG_HZ                  1000    /* decrementer freq: 1 ms ticks */
209
210 #define CFG_BAUDRATE_TABLE      { 9600, 19200, 38400, 57600, 115200 }
211
212 /*
213  * Low Level Configuration Settings
214  * (address mappings, register initial values, etc.)
215  * You should know what you are doing if you make changes here.
216  */
217 /*-----------------------------------------------------------------------
218  * Internal Memory Mapped Register
219  */
220 #define CFG_IMMR                0xFFF00000
221
222 /*-----------------------------------------------------------------------
223  * Definitions for initial stack pointer and data area (in DPRAM)
224  */
225 #define CFG_INIT_RAM_ADDR       CFG_IMMR
226 #define CFG_INIT_RAM_END        0x2F00  /* End of used area in DPRAM    */
227 #define CFG_GBL_DATA_SIZE       64  /* size in bytes reserved for initial data */
228 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
229 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
230
231 /*-----------------------------------------------------------------------
232  * Start addresses for the final memory configuration
233  * (Set up by the startup code)
234  * Please note that CFG_SDRAM_BASE _must_ start at 0
235  */
236 #define CFG_SDRAM_BASE          0x00000000
237 #define CFG_FLASH_BASE          0x40000000
238 #if defined(DEBUG) || (CONFIG_COMMANDS & CFG_CMD_IDE)
239 #define CFG_MONITOR_LEN         (256 << 10)     /* Reserve 256 kB for Monitor   */
240 #else
241 #define CFG_MONITOR_LEN         (128 << 10)     /* Reserve 128 kB for Monitor   */
242 #endif
243 #define CFG_MONITOR_BASE        CFG_FLASH_BASE
244 #define CFG_MALLOC_LEN          (128 << 10)     /* Reserve 128 kB for malloc()  */
245
246 /*
247  * For booting Linux, the board info and command line data
248  * have to be in the first 8 MB of memory, since this is
249  * the maximum mapped by the Linux kernel during initialization.
250  */
251 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
252 /*-----------------------------------------------------------------------
253  * FLASH organization
254  */
255 #define CFG_MAX_FLASH_BANKS     2       /* max number of memory banks           */
256 #define CFG_MAX_FLASH_SECT      128     /* max number of sectors on one chip    */
257
258 #define CFG_FLASH_ERASE_TOUT    180000  /* Timeout for Flash Erase (in ms)      */
259 #define CFG_FLASH_WRITE_TOUT    600     /* Timeout for Flash Write (in ms)      */
260
261 #if 1
262 /* Put environment in flash which is much faster to boot */
263 #define CFG_ENV_IS_IN_FLASH     1
264 #define CFG_ENV_ADDR        0x40040000  /* Address    of Environment Sector     */
265 #define CFG_ENV_SIZE            0x2000  /* Total Size of Environment            */
266 #define CFG_ENV_SECT_SIZE       0x40000 /* we have BIG sectors only :-(         */
267 #else
268 /* Environment in EEPROM */
269 #define CFG_ENV_IS_IN_EEPROM    1
270 #define CFG_ENV_OFFSET          0
271 #define CFG_ENV_SIZE            2048
272 #endif
273 /*-----------------------------------------------------------------------
274  * I2C/EEPROM Configuration
275  */
276
277 #define CFG_I2C_AUDIO_ADDR      0x28    /* Audio volume control                 */
278 #define CFG_I2C_SYSMON_ADDR     0x2E    /* LM87 System Monitor                  */
279 #define CFG_I2C_RTC_ADDR        0x51    /* PCF8563 RTC                          */
280 #define CFG_I2C_POWER_A_ADDR    0x52    /* PCMCIA/USB power switch, channel A   */
281 #define CFG_I2C_POWER_B_ADDR    0x53    /* PCMCIA/USB power switch, channel B   */
282 #define CFG_I2C_KEYBD_ADDR      0x56    /* PIC LWE keyboard                     */
283 #define CFG_I2C_PICIO_ADDR      0x57    /* PIC IO Expander                      */
284
285 #define CONFIG_USE_FRAM                 /* Use FRAM instead of EEPROM   */
286 #ifdef CONFIG_USE_FRAM  /* use FRAM */
287 #define CFG_I2C_EEPROM_ADDR     0x55    /* FRAM FM24CL64                */
288 #define CFG_I2C_EEPROM_ADDR_LEN 2
289 #else                   /* use EEPROM */
290 #define CFG_I2C_EEPROM_ADDR     0x58    /* EEPROM AT24C164              */
291 #define CFG_I2C_EEPROM_ADDR_LEN 1
292 #define CFG_EEPROM_PAGE_WRITE_DELAY_MS  10      /* takes up to 10 msec  */
293 #endif  /* CONFIG_USE_FRAM */
294 #define CFG_EEPROM_PAGE_WRITE_BITS      4
295
296 /*-----------------------------------------------------------------------
297  * Cache Configuration
298  */
299 #define CFG_CACHELINE_SIZE      16      /* For all MPC8xx CPUs                  */
300 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
301 #define CFG_CACHELINE_SHIFT     4       /* log base 2 of the above value        */
302 #endif
303
304 /*-----------------------------------------------------------------------
305  * SYPCR - System Protection Control                            11-9
306  * SYPCR can only be written once after reset!
307  *-----------------------------------------------------------------------
308  * Software & Bus Monitor Timer max, Bus Monitor enable, SW Watchdog freeze
309  */
310 #if 0 && defined(CONFIG_WATCHDOG)       /* LWMON uses external MAX706TESA WD */
311 #define CFG_SYPCR       (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | \
312                          SYPCR_SWE  | SYPCR_SWRI| SYPCR_SWP)
313 #else
314 #define CFG_SYPCR       (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | SYPCR_SWP)
315 #endif
316
317 /*-----------------------------------------------------------------------
318  * SIUMCR - SIU Module Configuration                            11-6
319  *-----------------------------------------------------------------------
320  * PCMCIA config., multi-function pin tri-state
321  */
322 /* EARB, DBGC and DBPC are initialised by the HCW */
323 /* => 0x000000C0 */
324 #define CFG_SIUMCR      (SIUMCR_GB5E)
325 /*#define CFG_SIUMCR    (SIUMCR_DBGC00 | SIUMCR_DBPC00 | SIUMCR_MLRC01) */
326
327 /*-----------------------------------------------------------------------
328  * TBSCR - Time Base Status and Control                         11-26
329  *-----------------------------------------------------------------------
330  * Clear Reference Interrupt Status, Timebase freezing enabled
331  */
332 #define CFG_TBSCR       (TBSCR_REFA | TBSCR_REFB | TBSCR_TBF)
333
334 /*-----------------------------------------------------------------------
335  * PISCR - Periodic Interrupt Status and Control                11-31
336  *-----------------------------------------------------------------------
337  * Clear Periodic Interrupt Status, Interrupt Timer freezing enabled
338  */
339 #define CFG_PISCR       (PISCR_PS | PISCR_PITF)
340
341 /*-----------------------------------------------------------------------
342  * PLPRCR - PLL, Low-Power, and Reset Control Register          15-30
343  *-----------------------------------------------------------------------
344  * Reset PLL lock status sticky bit, timer expired status bit and timer
345  * interrupt status bit, set PLL multiplication factor !
346  */
347 /* 0x00405000 */
348 #define CFG_PLPRCR_MF   4       /* (4+1) * 13.2 = 66 MHz Clock */
349 #define CFG_PLPRCR                                                      \
350                 (       (CFG_PLPRCR_MF << PLPRCR_MF_SHIFT) |            \
351                         PLPRCR_SPLSS | PLPRCR_TEXPS | PLPRCR_TMIST |    \
352                         /*PLPRCR_CSRC|*/ PLPRCR_LPM_NORMAL |            \
353                         PLPRCR_CSR    /*| PLPRCR_LOLRE|PLPRCR_FIOPD*/   \
354                 )
355
356 #define CONFIG_8xx_GCLK_FREQ    ((CFG_PLPRCR_MF+1)*13200000)
357
358 /*-----------------------------------------------------------------------
359  * SCCR - System Clock and reset Control Register               15-27
360  *-----------------------------------------------------------------------
361  * Set clock output, timebase and RTC source and divider,
362  * power management and some other internal clocks
363  */
364 #define SCCR_MASK       SCCR_EBDF11
365 /* 0x01800000 */
366 #define CFG_SCCR        (SCCR_COM00     | /*SCCR_TBS|*/         \
367                          SCCR_RTDIV     |   SCCR_RTSEL    |     \
368                          /*SCCR_CRQEN|*/  /*SCCR_PRQEN|*/       \
369                          SCCR_EBDF00 |   SCCR_DFSYNC00 |        \
370                          SCCR_DFBRG00   |   SCCR_DFNL000  |     \
371                          SCCR_DFNH000   |   SCCR_DFLCD100 |     \
372                          SCCR_DFALCD01)
373
374 /*-----------------------------------------------------------------------
375  * RTCSC - Real-Time Clock Status and Control Register          11-27
376  *-----------------------------------------------------------------------
377  */
378 /* 0x00C3 => 0x0003 */
379 #define CFG_RTCSC       (RTCSC_SEC | RTCSC_ALR | RTCSC_RTF| RTCSC_RTE)
380
381
382 /*-----------------------------------------------------------------------
383  * RCCR - RISC Controller Configuration Register                19-4
384  *-----------------------------------------------------------------------
385  */
386 #define CFG_RCCR 0x0000
387
388 /*-----------------------------------------------------------------------
389  * RMDS - RISC Microcode Development Support Control Register
390  *-----------------------------------------------------------------------
391  */
392 #define CFG_RMDS 0
393
394 /*-----------------------------------------------------------------------
395  *
396  * Interrupt Levels
397  *-----------------------------------------------------------------------
398  */
399 #define CFG_CPM_INTERRUPT       13      /* SIU_LEVEL6   */
400
401 /*-----------------------------------------------------------------------
402  * PCMCIA stuff
403  *-----------------------------------------------------------------------
404  *
405  */
406 #define CFG_PCMCIA_MEM_ADDR     (0x50000000)
407 #define CFG_PCMCIA_MEM_SIZE     ( 64 << 20 )
408 #define CFG_PCMCIA_DMA_ADDR     (0x54000000)
409 #define CFG_PCMCIA_DMA_SIZE     ( 64 << 20 )
410 #define CFG_PCMCIA_ATTRB_ADDR   (0x58000000)
411 #define CFG_PCMCIA_ATTRB_SIZE   ( 64 << 20 )
412 #define CFG_PCMCIA_IO_ADDR      (0x5C000000)
413 #define CFG_PCMCIA_IO_SIZE      ( 64 << 20 )
414
415 /*-----------------------------------------------------------------------
416  * IDE/ATA stuff (Supports IDE harddisk on PCMCIA Adapter)
417  *-----------------------------------------------------------------------
418  */
419
420 #define CONFIG_IDE_8xx_PCCARD   1       /* Use IDE with PC Card Adapter */
421
422 #undef  CONFIG_IDE_8xx_DIRECT           /* Direct IDE    not supported  */
423 #undef  CONFIG_IDE_LED                  /* LED   for ide not supported  */
424 #undef  CONFIG_IDE_RESET                /* reset for ide not supported  */
425
426 #define CFG_IDE_MAXBUS          1       /* max. 1 IDE bus               */
427 #define CFG_IDE_MAXDEVICE       1       /* max. 1 drive per IDE bus     */
428
429 #define CFG_ATA_IDE0_OFFSET     0x0000
430
431 #define CFG_ATA_BASE_ADDR       CFG_PCMCIA_MEM_ADDR
432
433 /* Offset for data I/O                  */
434 #define CFG_ATA_DATA_OFFSET     (CFG_PCMCIA_MEM_SIZE + 0x320)
435
436 /* Offset for normal register accesses  */
437 #define CFG_ATA_REG_OFFSET      (2 * CFG_PCMCIA_MEM_SIZE + 0x320)
438
439 /* Offset for alternate registers       */
440 #define CFG_ATA_ALT_OFFSET      0x0100
441
442 /*-----------------------------------------------------------------------
443  *
444  *-----------------------------------------------------------------------
445  *
446  */
447 /*#define       CFG_DER 0x2002000F*/
448 #define CFG_DER 0
449
450 /*
451  * Init Memory Controller:
452  *
453  * BR0/1 and OR0/1 (FLASH) - second Flash bank optional
454  */
455
456 #define FLASH_BASE0_PRELIM      0x40000000      /* FLASH bank #0        */
457 #define FLASH_BASE1_PRELIM      0x41000000      /* FLASH bank #1        */
458
459 /* used to re-map FLASH:
460  * restrict access enough to keep SRAM working (if any)
461  * but not too much to meddle with FLASH accesses
462  */
463 #define CFG_REMAP_OR_AM         0xFF000000      /* OR addr mask */
464 #define CFG_PRELIM_OR_AM        0xFF000000      /* OR addr mask */
465
466 /* FLASH timing: ACS = 00, TRLX = 0, CSNT = 1, SCY = 8, EHTR = 0        */
467 #define CFG_OR_TIMING_FLASH     (OR_SCY_8_CLK)
468
469 #define CFG_OR0_REMAP   ( CFG_REMAP_OR_AM | OR_CSNT_SAM | OR_ACS_DIV1 | OR_BI | \
470                                 CFG_OR_TIMING_FLASH)
471 #define CFG_OR0_PRELIM  (CFG_PRELIM_OR_AM | OR_ACS_DIV1 | OR_BI | \
472                                 CFG_OR_TIMING_FLASH)
473 /* 16 bit, bank valid */
474 #define CFG_BR0_PRELIM  ((FLASH_BASE0_PRELIM & BR_BA_MSK) | BR_PS_32 | BR_V )
475
476 #define CFG_OR1_REMAP   CFG_OR0_REMAP
477 #define CFG_OR1_PRELIM  CFG_OR0_PRELIM
478 #define CFG_BR1_PRELIM  ((FLASH_BASE1_PRELIM & BR_BA_MSK) | BR_PS_32 | BR_V )
479
480 /*
481  * BR3/OR3: SDRAM
482  *
483  * Multiplexed addresses, GPL5 output to GPL5_A (don't care)
484  */
485 #define SDRAM_BASE3_PRELIM      0x00000000      /* SDRAM bank */
486 #define SDRAM_PRELIM_OR_AM      0xF0000000      /* map 256 MB (>SDRAM_MAX_SIZE!) */
487 #define SDRAM_TIMING            OR_SCY_0_CLK    /* SDRAM-Timing */
488
489 #define SDRAM_MAX_SIZE          0x08000000      /* max 128 MB SDRAM */
490
491 #define CFG_OR3_PRELIM  (SDRAM_PRELIM_OR_AM | OR_CSNT_SAM | OR_G5LS | SDRAM_TIMING )
492 #define CFG_BR3_PRELIM  ((SDRAM_BASE3_PRELIM & BR_BA_MSK) | BR_MS_UPMA | BR_V )
493
494 /*
495  * BR5/OR5: Touch Panel
496  *
497  * AM=0xFFC00 ATM=0 CSNT/SAM=0 ACS/G5LA/G5LS=3 BIH=1 SCY=0 SETA=0 TRLX=0 EHTR=0
498  */
499 #define TOUCHPNL_BASE           0x20000000
500 #define TOUCHPNL_OR_AM          0xFFFF8000
501 #define TOUCHPNL_TIMING         OR_SCY_0_CLK
502
503 #define CFG_OR5_PRELIM  (TOUCHPNL_OR_AM | OR_CSNT_SAM | OR_ACS_DIV1 | OR_BI | \
504                          TOUCHPNL_TIMING )
505 #define CFG_BR5_PRELIM  ((TOUCHPNL_BASE & BR_BA_MSK) | BR_PS_32 | BR_V )
506
507 #define CFG_MEMORY_75
508 #undef  CFG_MEMORY_7E
509 #undef  CFG_MEMORY_8E
510
511 /*
512  * Memory Periodic Timer Prescaler
513  */
514
515 /* periodic timer for refresh */
516 #define CFG_MPTPR       0x200
517
518 /*
519  * MAMR settings for SDRAM
520  */
521
522 #define CFG_MAMR_8COL   0x80802114
523 #define CFG_MAMR_9COL   0x80904114
524
525 /*
526  * MAR setting for SDRAM
527  */
528 #define CFG_MAR         0x00000088
529
530 /*
531  * Internal Definitions
532  *
533  * Boot Flags
534  */
535 #define BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH     */
536 #define BOOTFLAG_WARM   0x02            /* Software reboot                      */
537
538 #endif  /* __CONFIG_H */