include/configs/utx8245.h

   1 /*
   2  * (C) Copyright 2001
   3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   4  *
   5  * (C) Copyright 2002
   6  * Gregory E. Allen, gallen@arlut.utexas.edu
   7  * Matthew E. Karger, karger@arlut.utexas.edu
   8  * Applied Research Laboratories, The University of Texas at Austin
   9  *
  10  * See file CREDITS for list of people who contributed to this
  11  * project.
  12  *
  13  * This program is free software; you can redistribute it and/or
  14  * modify it under the terms of the GNU General Public License as
  15  * published by the Free Software Foundation; either version 2 of
  16  * the License, or (at your option) any later version.
  17  *
  18  * This program is distributed in the hope that it will be useful,
  19  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  20  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  21  * GNU General Public License for more details.
  22  *
  23  * You should have received a copy of the GNU General Public License
  24  * along with this program; if not, write to the Free Software
  25  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  26  * MA 02111-1307 USA
  27  */
  28
  29 /*
  30  *
  31  * Configuration settings for the utx8245 board.
  32  *
  33  */
  34
  35 /* ------------------------------------------------------------------------- */
  36
  37 /*
  38  * board/config.h - configuration options, board specific
  39  */
  40
  41 #ifndef __CONFIG_H
  42 #define __CONFIG_H
  43
  44 /*
  45  * High Level Configuration Options
  46  * (easy to change)
  47  */
  48
  49 #define CONFIG_MPC824X          1
  50 #define CONFIG_MPC8245          1
  51 #define CONFIG_UTX8245          1
  52 #define DEBUG                           1
  53
  54 #define CONFIG_CONS_INDEX       1
  55 #define CONFIG_BAUDRATE         57600
  56 #define CFG_BAUDRATE_TABLE      { 9600, 19200, 38400, 57600, 115200 }
  57
  58 #define CONFIG_BOOTDELAY        5
  59 #define CONFIG_AUTOBOOT_PROMPT  "autoboot in %d seconds\n"
  60 #define CONFIG_BOOTCOMMAND      "bootm FF920000 FF800000"       /* autoboot command     */
  61 #define CONFIG_BOOTARGS         "root=/dev/ram console=ttyS0,57600" /* RAMdisk */
  62 #define CONFIG_ETHADDR          41:52:4c:61:00:01       /* MAC address */
  63 #define CONFIG_SERVERIP         10.8.17.105
  64 #define CONFIG_ENV_OVERWRITE
  65
  66 #define CONFIG_COMMANDS         (CFG_CMD_DFL | CFG_CMD_BDI | CFG_CMD_PCI \
  67                                                                 | CFG_CMD_FLASH | CFG_CMD_MEMORY \
  68                                                                 | CFG_CMD_ENV | CFG_CMD_CONSOLE \
  69                                                                 | CFG_CMD_LOADS | CFG_CMD_LOADB \
  70                                                                 | CFG_CMD_IMI | CFG_CMD_CACHE \
  71                                                                 | CFG_CMD_RUN | CFG_CMD_ECHO \
  72                                                                 | CFG_CMD_REGINFO | CFG_CMD_NET\
  73                                                                 | CFG_CMD_DHCP)
  74
  75 /* This must be included AFTER the definition of CONFIG_COMMANDS (if any)
  76  */
  77 #include <cmd_confdefs.h>
  78
  79
  80 /*
  81  * Miscellaneous configurable options
  82  */
  83 #define CFG_LONGHELP                    /* undef to save memory         */
  84 #define CFG_PROMPT      "=> "           /* Monitor Command Prompt       */
  85 #define CFG_CBSIZE      256             /* Console I/O Buffer Size      */
  86
  87 /* Print Buffer Size */
  88 #define CFG_PBSIZE      (CFG_CBSIZE + sizeof(CFG_PROMPT) + 16)
  89
  90 #define CFG_MAXARGS     16              /* max number of command args   */
  91 #define CFG_BARGSIZE    CFG_CBSIZE      /* Boot Argument Buffer Size    */
  92 #define CFG_LOAD_ADDR   0x00100000      /* Default load address         */
  93
  94
  95 /*-----------------------------------------------------------------------
  96  * PCI configuration
  97  *-----------------------------------------------------------------------
  98  */
  99 #define CONFIG_PCI                              /* include pci support          */
 100 #undef CONFIG_PCI_PNP
 101 #define CONFIG_PCI_SCAN_SHOW
 102 #define CONFIG_NET_MULTI
 103 #define CONFIG_EEPRO100
 104
 105 #define PCI_ENET0_IOADDR        0x80000000
 106 #define PCI_ENET0_MEMADDR       0x80000000
 107 #define PCI_FIREWIRE_IOADDR     0x81000000
 108 #define PCI_FIREWIRE_MEMADDR    0x81000000
 109
 110
 111 /*-----------------------------------------------------------------------
 112  * Start addresses for the final memory configuration
 113  * (Set up by the startup code)
 114  * Please note that CFG_SDRAM_BASE _must_ start at 0
 115  */
 116 #define CFG_SDRAM_BASE      0x00000000
 117 #define CFG_MAX_RAM_SIZE    0x10000000  /* amount of SDRAM  */
 118
 119
 120 /* even though FLASHP_BASE is FF800000, with 2MB on RCS0, the
 121  * reset vector is actually located at FF800100, but the 8245
 122  * takes care of us.
 123  */
 124 #define CFG_RESET_ADDRESS   0xFFF00100
 125
 126 #define CFG_EUMB_ADDR       0xFC000000
 127
 128 #define CFG_MONITOR_BASE    TEXT_BASE
 129
 130 #define CFG_MONITOR_LEN     (256 << 10) /* Reserve 256 kB for Monitor   */
 131 #define CFG_MALLOC_LEN      (128 << 10) /* Reserve 128 kB for malloc()  */
 132
 133 /*#define CFG_DRAM_TEST         1 */
 134 #define CFG_MEMTEST_START   0x00003000  /* memtest works on     0...256 MB      */
 135 #define CFG_MEMTEST_END     0x0ff8ffa8  /* in SDRAM, skips exception */
 136                                                                                 /* vectors and U-Boot */
 137
 138
 139 /*--------------------------------------------------------------------
 140  * Definitions for initial stack pointer and data area
 141  *------------------------------------------------------------------*/
 142 #define CFG_GBL_DATA_SIZE    128        /* Size in bytes reserved for */
 143                                                                         /* initial data */
 144 #define CFG_INIT_RAM_ADDR     0x40000000
 145 #define CFG_INIT_RAM_END      0x1000
 146 #define CFG_GBL_DATA_OFFSET  (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
 147
 148 /*--------------------------------------------------------------------
 149  * NS16550 Configuration
 150  *------------------------------------------------------------------*/
 151 #define CFG_NS16550
 152 #define CFG_NS16550_SERIAL
 153
 154 #define CFG_NS16550_REG_SIZE    1
 155
 156 #define CFG_NS16550_CLK         get_bus_freq(0)
 157
 158 #define CFG_NS16550_COM1        (CFG_EUMB_ADDR + 0x4500)
 159 #define CFG_NS16550_COM2        (CFG_EUMB_ADDR + 0x4600)
 160
 161 /*--------------------------------------------------------------------
 162  * Low Level Configuration Settings
 163  * (address mappings, register initial values, etc.)
 164  * You should know what you are doing if you make changes here.
 165  * For the detail description refer to the MPC8240 user's manual.
 166  *------------------------------------------------------------------*/
 167
 168 #define CONFIG_SYS_CLK_FREQ  33000000
 169 #define CFG_HZ                          1000
 170
 171 #define CFG_ETH_DEV_FN       0x7800
 172 #define CFG_ETH_IOBASE       0x00104000
 173
 174
 175 /*--------------------------------------------------------------------
 176  *      Memory Control Configuration Register values
 177  *      - see sec. 4.12 of MPC8245 UM
 178  *------------------------------------------------------------------*/
 179
 180 /* MCCR1 */
 181 #define CFG_ROMNAL          0
 182 #define CFG_ROMFAL          2                   /* (tacc=70ns)*mem_freq - 2 */
 183 #define CFG_BANK0_ROW   2                       /* SDRAM bank 7-0 row address */
 184 #define CFG_BANK1_ROW   2                       /*      bit count */
 185 #define CFG_BANK2_ROW   0
 186 #define CFG_BANK3_ROW   0
 187 #define CFG_BANK4_ROW   0
 188 #define CFG_BANK5_ROW   0
 189 #define CFG_BANK6_ROW   0
 190 #define CFG_BANK7_ROW   0
 191
 192 /* MCCR2, refresh interval clock cycles */
 193 #define CFG_REFINT          480     /* 33 MHz SDRAM clock was 480 */
 194
 195 /* Burst To Precharge. Bits of this value go to MCCR3 and MCCR4 */
 196 #define CFG_BSTOPRE         1023        /* burst to precharge[0..9], */
 197                                                                 /* sets open page interval */
 198
 199 /* MCCR3 */
 200 #define CFG_REFREC          5       /* Refresh to activate interval, trc */
 201
 202 /* MCCR4 */
 203 #define CFG_PRETOACT        2       /* trp */
 204 #define CFG_ACTTOPRE        7       /* trcd + (burst length - 1) + tdrl */
 205 #define CFG_SDMODE_CAS_LAT  3       /* SDMODE CAS latancy */
 206 #define CFG_SDMODE_WRAP     0       /* SDMODE wrap type, sequential */
 207 #define CFG_ACTORW              2               /* trcd min */
 208 #define CFG_DBUS_SIZE2          1               /* set for 8-bit RCS1, clear for 32,64 */
 209 #define CFG_REGISTERD_TYPE_BUFFER 1
 210 #define CFG_EXTROM          1
 211 #define CFG_REGDIMM         0
 212
 213 /* calculate according to formula in sec. 6-22 of 8245 UM */
 214 #define CFG_PGMAX           50          /* how long the 8245 retains the */
 215                                                                         /* currently accessed page in memory */
 216                                                                         /* was 45 */
 217
 218 #define CFG_SDRAM_DSCD  0x20    /* SDRAM data in sample clock delay - note */
 219                                                                 /* bottom 3 bits MUST be 0 */
 220
 221 #define CFG_DLL_MAX_DELAY       0x04
 222 #define CFG_DLL_EXTEND  0x80
 223 #define CFG_PCI_HOLD_DEL 0x20
 224
 225
 226 /* Memory bank settings.
 227  * Only bits 20-29 are actually used from these values to set the
 228  * start/end addresses. The upper two bits will always be 0, and the lower
 229  * 20 bits will be 0x00000 for a start address, or 0xfffff for an end
 230  * address. Refer to the MPC8245 user manual.
 231  */
 232
 233 #define CFG_BANK0_START     0x00000000
 234 #define CFG_BANK0_END       (CFG_MAX_RAM_SIZE/2 - 1)
 235 #define CFG_BANK0_ENABLE    1
 236 #define CFG_BANK1_START     CFG_MAX_RAM_SIZE/2
 237 #define CFG_BANK1_END       (CFG_MAX_RAM_SIZE - 1)
 238 #define CFG_BANK1_ENABLE    1
 239 #define CFG_BANK2_START     0x3ff00000          /* not available in this design */
 240 #define CFG_BANK2_END       0x3fffffff
 241 #define CFG_BANK2_ENABLE    0
 242 #define CFG_BANK3_START     0x3ff00000
 243 #define CFG_BANK3_END       0x3fffffff
 244 #define CFG_BANK3_ENABLE    0
 245 #define CFG_BANK4_START     0x3ff00000
 246 #define CFG_BANK4_END       0x3fffffff
 247 #define CFG_BANK4_ENABLE    0
 248 #define CFG_BANK5_START     0x3ff00000
 249 #define CFG_BANK5_END       0x3fffffff
 250 #define CFG_BANK5_ENABLE    0
 251 #define CFG_BANK6_START     0x3ff00000
 252 #define CFG_BANK6_END       0x3fffffff
 253 #define CFG_BANK6_ENABLE    0
 254 #define CFG_BANK7_START     0x3ff00000
 255 #define CFG_BANK7_END       0x3fffffff
 256 #define CFG_BANK7_ENABLE    0
 257
 258 /*--------------------------------------------------------------------
 259  * 4.4 - Output Driver Control Register
 260  *------------------------------------------------------------------*/
 261 #define CFG_ODCR            0xe5
 262
 263 /*--------------------------------------------------------------------
 264  * 4.8 - Error Handling Registers
 265  *------------------------------------------------------------------*/
 266 #define CFG_ERRENR1     0x11    /* enable SDRAM refresh overflow error */
 267
 268 /* SDRAM 0-256 MB */
 269 #define CFG_IBAT0L  (CFG_SDRAM_BASE | BATL_PP_10 | BATL_MEMCOHERENCE)
 270 #define CFG_IBAT0U  (CFG_SDRAM_BASE | BATU_BL_256M | BATU_VS | BATU_VP)
 271
 272 /* stack in dcache */
 273 #define CFG_IBAT1L  (CFG_INIT_RAM_ADDR | BATL_PP_10 | BATL_MEMCOHERENCE)
 274 #define CFG_IBAT1U  (CFG_INIT_RAM_ADDR | BATU_BL_128K | BATU_VS | BATU_VP)
 275
 276 /* PCI memory */
 277 #define CFG_IBAT2L  (0x80000000 | BATL_PP_10 | BATL_CACHEINHIBIT)
 278 #define CFG_IBAT2U  (0x80000000 | BATU_BL_256M | BATU_VS | BATU_VP)
 279
 280 /* Flash, config addrs, etc. */
 281 #define CFG_IBAT3L  (0xF0000000 | BATL_PP_10 | BATL_CACHEINHIBIT)
 282 #define CFG_IBAT3U  (0xF0000000 | BATU_BL_256M | BATU_VS | BATU_VP)
 283
 284 #define CFG_DBAT0L  CFG_IBAT0L
 285 #define CFG_DBAT0U  CFG_IBAT0U
 286 #define CFG_DBAT1L  CFG_IBAT1L
 287 #define CFG_DBAT1U  CFG_IBAT1U
 288 #define CFG_DBAT2L  CFG_IBAT2L
 289 #define CFG_DBAT2U  CFG_IBAT2U
 290 #define CFG_DBAT3L  CFG_IBAT3L
 291 #define CFG_DBAT3U  CFG_IBAT3U
 292
 293 /*
 294  * For booting Linux, the board info and command line data
 295  * have to be in the first 8 MB of memory, since this is
 296  * the maximum mapped by the Linux kernel during initialization.
 297  */
 298 #define CFG_BOOTMAPSZ       (8 << 20)   /* Initial Memory map for Linux */
 299
 300 /*-----------------------------------------------------------------------
 301  * FLASH organization (AMD AM29LV116D)
 302  */
 303 #define CFG_FLASH_BASE      0xFF800000
 304
 305 #define CFG_MAX_FLASH_BANKS     1       /* Max number of flash banks */
 306 #define CFG_MAX_FLASH_SECT      35      /* Max number of sectors in one bank */
 307
 308 #define CFG_FLASH_ERASE_TOUT    120000  /* Timeout for Flash Erase (in ms)      */
 309 #define CFG_FLASH_WRITE_TOUT    500             /* Timeout for Flash Write (in ms)      */
 310
 311         /* Warning: environment is not EMBEDDED in the U-Boot code.
 312          * It's stored in flash separately.
 313          */
 314 #define CFG_ENV_IS_IN_FLASH         1
 315
 316 #define CFG_ENV_ADDR            0xFF9FA000      /* flash sector SA33 */
 317 #define CFG_ENV_SIZE            0x2000          /* Size of the Environment */
 318 #define CFG_ENV_OFFSET          0                       /* starting right at the beginning */
 319 #define CFG_ENV_SECT_SIZE       0x2000          /* Size of the Environment Sector */
 320
 321
 322 #if CFG_MONITOR_BASE >= CFG_FLASH_BASE
 323 #undef CFG_RAMBOOT
 324 #else
 325 #define CFG_RAMBOOT
 326 #endif
 327
 328
 329 /*-----------------------------------------------------------------------
 330  * Cache Configuration
 331  */
 332 #define CFG_CACHELINE_SIZE      32
 333 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 334 #  define CFG_CACHELINE_SHIFT   5       /* log base 2 of the above value        */
 335 #endif
 336
 337 /*
 338  * Internal Definitions
 339  *
 340  * Boot Flags
 341  */
 342 #define BOOTFLAG_COLD           0x01    /* Normal Power-On: Boot from FLASH     */
 343 #define BOOTFLAG_WARM           0x02    /* Software reboot                      */
 344
 345
 346 #endif  /* __CONFIG_H */