patches/0064-ENGR00119505-MX51-BBG-Change-DDR2-settings.patch

   1 From e9ff0d26c61f8999a3f48b78538eae0b072ce4c6 Mon Sep 17 00:00:00 2001
   2 From: Lily Zhang <r58066@freescale.com>
   3 Date: Sat, 19 Dec 2009 16:48:58 +0800
   4 Subject: [PATCH] ENGR00119505 MX51 BBG: Change DDR2 settings
   5
   6 1. Change the drive strength of DRAM PAD as high
   7 2. Change ESDCFG setting
   8
   9 Signed-off-by: Lily Zhang <r58066@freescale.com>
  10 ---
  11  board/freescale/mx51_bbg/flash_header.S |   12 ++++++------
  12  1 files changed, 6 insertions(+), 6 deletions(-)
  13
  14 diff --git a/board/freescale/mx51_bbg/flash_header.S b/board/freescale/mx51_bbg/flash_header.S
  15 index 17a5c59..2f860b8 100644
  16 --- a/board/freescale/mx51_bbg/flash_header.S
  17 +++ b/board/freescale/mx51_bbg/flash_header.S
  18 @@ -65,17 +65,17 @@ MXC_DCD_ITEM(16, 4, IOMUXC_BASE_ADDR + 0x4b4, 0xe3)
  19  MXC_DCD_ITEM(17, 4, IOMUXC_BASE_ADDR + 0x4cc, 0xe3)
  20  MXC_DCD_ITEM(18, 4, IOMUXC_BASE_ADDR + 0x4d0, 0xe2)
  21  /* Set drive strength to MAX */
  22 -MXC_DCD_ITEM(19, 4, IOMUXC_BASE_ADDR + 0x82c, 0x6)
  23 -MXC_DCD_ITEM(20, 4, IOMUXC_BASE_ADDR + 0x8a4, 0x6)
  24 -MXC_DCD_ITEM(21, 4, IOMUXC_BASE_ADDR + 0x8ac, 0x6)
  25 -MXC_DCD_ITEM(22, 4, IOMUXC_BASE_ADDR + 0x8b8, 0x6)
  26 +MXC_DCD_ITEM(19, 4, IOMUXC_BASE_ADDR + 0x82c, 0x4)
  27 +MXC_DCD_ITEM(20, 4, IOMUXC_BASE_ADDR + 0x8a4, 0x4)
  28 +MXC_DCD_ITEM(21, 4, IOMUXC_BASE_ADDR + 0x8ac, 0x4)
  29 +MXC_DCD_ITEM(22, 4, IOMUXC_BASE_ADDR + 0x8b8, 0x4)
  30  /* 13 ROW, 10 COL, 32Bit, SREF=4 Micron Model */
  31  /* CAS=3,  BL=4 */
  32  MXC_DCD_ITEM(23, 4, ESDCTL_BASE_ADDR + ESDCTL_ESDCTL0, 0x82a20000)
  33  MXC_DCD_ITEM(24, 4, ESDCTL_BASE_ADDR + ESDCTL_ESDCTL1, 0x82a20000)
  34  MXC_DCD_ITEM(25, 4, ESDCTL_BASE_ADDR + ESDCTL_ESDMISC, 0x000ad0d0)
  35 -MXC_DCD_ITEM(26, 4, ESDCTL_BASE_ADDR + ESDCTL_ESDCFG0, 0x333574aa)
  36 -MXC_DCD_ITEM(27, 4, ESDCTL_BASE_ADDR + ESDCTL_ESDCFG1, 0x333574aa)
  37 +MXC_DCD_ITEM(26, 4, ESDCTL_BASE_ADDR + ESDCTL_ESDCFG0, 0x333584ab)
  38 +MXC_DCD_ITEM(27, 4, ESDCTL_BASE_ADDR + ESDCTL_ESDCFG1, 0x333584ab)
  39  /* Init DRAM on CS0 */
  40  MXC_DCD_ITEM(28, 4, ESDCTL_BASE_ADDR + ESDCTL_ESDSCR, 0x04008008)
  41  MXC_DCD_ITEM(29, 4, ESDCTL_BASE_ADDR + ESDCTL_ESDSCR, 0x0000801a)
  42 --
  43 1.5.4.4
  44