drivers/net/wireless/ath/ath9k/hw.c

   1 /*
   2  * Copyright (c) 2008-2011 Atheros Communications Inc.
   3  *
   4  * Permission to use, copy, modify, and/or distribute this software for any
   5  * purpose with or without fee is hereby granted, provided that the above
   6  * copyright notice and this permission notice appear in all copies.
   7  *
   8  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
   9  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  10  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  11  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  12  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  13  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  14  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  15  */
  16
  17 #include <linux/io.h>
  18 #include <linux/slab.h>
  19 #include <linux/module.h>
  20 #include <linux/time.h>
  21 #include <linux/bitops.h>
  22 #include <linux/etherdevice.h>
  23 #include <linux/gpio.h>
  24 #include <asm/unaligned.h>
  25
  26 #include "hw.h"
  27 #include "hw-ops.h"
  28 #include "ar9003_mac.h"
  29 #include "ar9003_mci.h"
  30 #include "ar9003_phy.h"
  31 #include "ath9k.h"
  32
  33 static bool ath9k_hw_set_reset_reg(struct ath_hw *ah, u32 type);
  34
  35 MODULE_AUTHOR("Atheros Communications");
  36 MODULE_DESCRIPTION("Support for Atheros 802.11n wireless LAN cards.");
  37 MODULE_SUPPORTED_DEVICE("Atheros 802.11n WLAN cards");
  38 MODULE_LICENSE("Dual BSD/GPL");
  39
  40 static void ath9k_hw_set_clockrate(struct ath_hw *ah)
  41 {
  42         struct ath_common *common = ath9k_hw_common(ah);
  43         struct ath9k_channel *chan = ah->curchan;
  44         unsigned int clockrate;
  45
  46         /* AR9287 v1.3+ uses async FIFO and runs the MAC at 117 MHz */
  47         if (AR_SREV_9287(ah) && AR_SREV_9287_13_OR_LATER(ah))
  48                 clockrate = 117;
  49         else if (!chan) /* should really check for CCK instead */
  50                 clockrate = ATH9K_CLOCK_RATE_CCK;
  51         else if (IS_CHAN_2GHZ(chan))
  52                 clockrate = ATH9K_CLOCK_RATE_2GHZ_OFDM;
  53         else if (ah->caps.hw_caps & ATH9K_HW_CAP_FASTCLOCK)
  54                 clockrate = ATH9K_CLOCK_FAST_RATE_5GHZ_OFDM;
  55         else
  56                 clockrate = ATH9K_CLOCK_RATE_5GHZ_OFDM;
  57
  58         if (chan) {
  59                 if (IS_CHAN_HT40(chan))
  60                         clockrate *= 2;
  61                 if (IS_CHAN_HALF_RATE(chan))
  62                         clockrate /= 2;
  63                 if (IS_CHAN_QUARTER_RATE(chan))
  64                         clockrate /= 4;
  65         }
  66
  67         common->clockrate = clockrate;
  68 }
  69
  70 static u32 ath9k_hw_mac_to_clks(struct ath_hw *ah, u32 usecs)
  71 {
  72         struct ath_common *common = ath9k_hw_common(ah);
  73
  74         return usecs * common->clockrate;
  75 }
  76
  77 bool ath9k_hw_wait(struct ath_hw *ah, u32 reg, u32 mask, u32 val, u32 timeout)
  78 {
  79         int i;
  80
  81         BUG_ON(timeout < AH_TIME_QUANTUM);
  82
  83         for (i = 0; i < (timeout / AH_TIME_QUANTUM); i++) {
  84                 if ((REG_READ(ah, reg) & mask) == val)
  85                         return true;
  86
  87                 udelay(AH_TIME_QUANTUM);
  88         }
  89
  90         ath_dbg(ath9k_hw_common(ah), ANY,
  91                 "timeout (%d us) on reg 0x%x: 0x%08x & 0x%08x != 0x%08x\n",
  92                 timeout, reg, REG_READ(ah, reg), mask, val);
  93
  94         return false;
  95 }
  96 EXPORT_SYMBOL(ath9k_hw_wait);
  97
  98 void ath9k_hw_synth_delay(struct ath_hw *ah, struct ath9k_channel *chan,
  99                           int hw_delay)
 100 {
 101         hw_delay /= 10;
 102
 103         if (IS_CHAN_HALF_RATE(chan))
 104                 hw_delay *= 2;
 105         else if (IS_CHAN_QUARTER_RATE(chan))
 106                 hw_delay *= 4;
 107
 108         udelay(hw_delay + BASE_ACTIVATE_DELAY);
 109 }
 110
 111 void ath9k_hw_write_array(struct ath_hw *ah, const struct ar5416IniArray *array,
 112                           int column, unsigned int *writecnt)
 113 {
 114         int r;
 115
 116         ENABLE_REGWRITE_BUFFER(ah);
 117         for (r = 0; r < array->ia_rows; r++) {
 118                 REG_WRITE(ah, INI_RA(array, r, 0),
 119                           INI_RA(array, r, column));
 120                 DO_DELAY(*writecnt);
 121         }
 122         REGWRITE_BUFFER_FLUSH(ah);
 123 }
 124
 125 void ath9k_hw_read_array(struct ath_hw *ah, u32 array[][2], int size)
 126 {
 127         u32 *tmp_reg_list, *tmp_data;
 128         int i;
 129
 130         tmp_reg_list = kmalloc(size * sizeof(u32), GFP_KERNEL);
 131         if (!tmp_reg_list) {
 132                 dev_err(ah->dev, "%s: tmp_reg_list: alloc filed\n", __func__);
 133                 return;
 134         }
 135
 136         tmp_data = kmalloc(size * sizeof(u32), GFP_KERNEL);
 137         if (!tmp_data) {
 138                 dev_err(ah->dev, "%s tmp_data: alloc filed\n", __func__);
 139                 goto error_tmp_data;
 140         }
 141
 142         for (i = 0; i < size; i++)
 143                 tmp_reg_list[i] = array[i][0];
 144
 145         REG_READ_MULTI(ah, tmp_reg_list, tmp_data, size);
 146
 147         for (i = 0; i < size; i++)
 148                 array[i][1] = tmp_data[i];
 149
 150         kfree(tmp_data);
 151 error_tmp_data:
 152         kfree(tmp_reg_list);
 153 }
 154
 155 u32 ath9k_hw_reverse_bits(u32 val, u32 n)
 156 {
 157         u32 retval;
 158         int i;
 159
 160         for (i = 0, retval = 0; i < n; i++) {
 161                 retval = (retval << 1) | (val & 1);
 162                 val >>= 1;
 163         }
 164         return retval;
 165 }
 166
 167 u16 ath9k_hw_computetxtime(struct ath_hw *ah,
 168                            u8 phy, int kbps,
 169                            u32 frameLen, u16 rateix,
 170                            bool shortPreamble)
 171 {
 172         u32 bitsPerSymbol, numBits, numSymbols, phyTime, txTime;
 173
 174         if (kbps == 0)
 175                 return 0;
 176
 177         switch (phy) {
 178         case WLAN_RC_PHY_CCK:
 179                 phyTime = CCK_PREAMBLE_BITS + CCK_PLCP_BITS;
 180                 if (shortPreamble)
 181                         phyTime >>= 1;
 182                 numBits = frameLen << 3;
 183                 txTime = CCK_SIFS_TIME + phyTime + ((numBits * 1000) / kbps);
 184                 break;
 185         case WLAN_RC_PHY_OFDM:
 186                 if (ah->curchan && IS_CHAN_QUARTER_RATE(ah->curchan)) {
 187                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME_QUARTER) / 1000;
 188                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 189                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 190                         txTime = OFDM_SIFS_TIME_QUARTER
 191                                 + OFDM_PREAMBLE_TIME_QUARTER
 192                                 + (numSymbols * OFDM_SYMBOL_TIME_QUARTER);
 193                 } else if (ah->curchan &&
 194                            IS_CHAN_HALF_RATE(ah->curchan)) {
 195                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME_HALF) / 1000;
 196                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 197                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 198                         txTime = OFDM_SIFS_TIME_HALF +
 199                                 OFDM_PREAMBLE_TIME_HALF
 200                                 + (numSymbols * OFDM_SYMBOL_TIME_HALF);
 201                 } else {
 202                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME) / 1000;
 203                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 204                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 205                         txTime = OFDM_SIFS_TIME + OFDM_PREAMBLE_TIME
 206                                 + (numSymbols * OFDM_SYMBOL_TIME);
 207                 }
 208                 break;
 209         default:
 210                 ath_err(ath9k_hw_common(ah),
 211                         "Unknown phy %u (rate ix %u)\n", phy, rateix);
 212                 txTime = 0;
 213                 break;
 214         }
 215
 216         return txTime;
 217 }
 218 EXPORT_SYMBOL(ath9k_hw_computetxtime);
 219
 220 void ath9k_hw_get_channel_centers(struct ath_hw *ah,
 221                                   struct ath9k_channel *chan,
 222                                   struct chan_centers *centers)
 223 {
 224         int8_t extoff;
 225
 226         if (!IS_CHAN_HT40(chan)) {
 227                 centers->ctl_center = centers->ext_center =
 228                         centers->synth_center = chan->channel;
 229                 return;
 230         }
 231
 232         if (IS_CHAN_HT40PLUS(chan)) {
 233                 centers->synth_center =
 234                         chan->channel + HT40_CHANNEL_CENTER_SHIFT;
 235                 extoff = 1;
 236         } else {
 237                 centers->synth_center =
 238                         chan->channel - HT40_CHANNEL_CENTER_SHIFT;
 239                 extoff = -1;
 240         }
 241
 242         centers->ctl_center =
 243                 centers->synth_center - (extoff * HT40_CHANNEL_CENTER_SHIFT);
 244         /* 25 MHz spacing is supported by hw but not on upper layers */
 245         centers->ext_center =
 246                 centers->synth_center + (extoff * HT40_CHANNEL_CENTER_SHIFT);
 247 }
 248
 249 /******************/
 250 /* Chip Revisions */
 251 /******************/
 252
 253 static void ath9k_hw_read_revisions(struct ath_hw *ah)
 254 {
 255         u32 val;
 256
 257         if (ah->get_mac_revision)
 258                 ah->hw_version.macRev = ah->get_mac_revision();
 259
 260         switch (ah->hw_version.devid) {
 261         case AR5416_AR9100_DEVID:
 262                 ah->hw_version.macVersion = AR_SREV_VERSION_9100;
 263                 break;
 264         case AR9300_DEVID_AR9330:
 265                 ah->hw_version.macVersion = AR_SREV_VERSION_9330;
 266                 if (!ah->get_mac_revision) {
 267                         val = REG_READ(ah, AR_SREV);
 268                         ah->hw_version.macRev = MS(val, AR_SREV_REVISION2);
 269                 }
 270                 return;
 271         case AR9300_DEVID_AR9340:
 272                 ah->hw_version.macVersion = AR_SREV_VERSION_9340;
 273                 return;
 274         case AR9300_DEVID_QCA955X:
 275                 ah->hw_version.macVersion = AR_SREV_VERSION_9550;
 276                 return;
 277         case AR9300_DEVID_AR953X:
 278                 ah->hw_version.macVersion = AR_SREV_VERSION_9531;
 279                 return;
 280         case AR9300_DEVID_QCA956X:
 281                 ah->hw_version.macVersion = AR_SREV_VERSION_9561;
 282                 return;
 283         }
 284
 285         val = REG_READ(ah, AR_SREV) & AR_SREV_ID;
 286
 287         if (val == 0xFF) {
 288                 val = REG_READ(ah, AR_SREV);
 289                 ah->hw_version.macVersion =
 290                         (val & AR_SREV_VERSION2) >> AR_SREV_TYPE2_S;
 291                 ah->hw_version.macRev = MS(val, AR_SREV_REVISION2);
 292
 293                 if (AR_SREV_9462(ah) || AR_SREV_9565(ah))
 294                         ah->is_pciexpress = true;
 295                 else
 296                         ah->is_pciexpress = (val &
 297                                              AR_SREV_TYPE2_HOST_MODE) ? 0 : 1;
 298         } else {
 299                 if (!AR_SREV_9100(ah))
 300                         ah->hw_version.macVersion = MS(val, AR_SREV_VERSION);
 301
 302                 ah->hw_version.macRev = val & AR_SREV_REVISION;
 303
 304                 if (ah->hw_version.macVersion == AR_SREV_VERSION_5416_PCIE)
 305                         ah->is_pciexpress = true;
 306         }
 307 }
 308
 309 /************************************/
 310 /* HW Attach, Detach, Init Routines */
 311 /************************************/
 312
 313 static void ath9k_hw_disablepcie(struct ath_hw *ah)
 314 {
 315         if (!AR_SREV_5416(ah))
 316                 return;
 317
 318         REG_WRITE(ah, AR_PCIE_SERDES, 0x9248fc00);
 319         REG_WRITE(ah, AR_PCIE_SERDES, 0x24924924);
 320         REG_WRITE(ah, AR_PCIE_SERDES, 0x28000029);
 321         REG_WRITE(ah, AR_PCIE_SERDES, 0x57160824);
 322         REG_WRITE(ah, AR_PCIE_SERDES, 0x25980579);
 323         REG_WRITE(ah, AR_PCIE_SERDES, 0x00000000);
 324         REG_WRITE(ah, AR_PCIE_SERDES, 0x1aaabe40);
 325         REG_WRITE(ah, AR_PCIE_SERDES, 0xbe105554);
 326         REG_WRITE(ah, AR_PCIE_SERDES, 0x000e1007);
 327
 328         REG_WRITE(ah, AR_PCIE_SERDES2, 0x00000000);
 329 }
 330
 331 /* This should work for all families including legacy */
 332 static bool ath9k_hw_chip_test(struct ath_hw *ah)
 333 {
 334         struct ath_common *common = ath9k_hw_common(ah);
 335         u32 regAddr[2] = { AR_STA_ID0 };
 336         u32 regHold[2];
 337         static const u32 patternData[4] = {
 338                 0x55555555, 0xaaaaaaaa, 0x66666666, 0x99999999
 339         };
 340         int i, j, loop_max;
 341
 342         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 343                 loop_max = 2;
 344                 regAddr[1] = AR_PHY_BASE + (8 << 2);
 345         } else
 346                 loop_max = 1;
 347
 348         for (i = 0; i < loop_max; i++) {
 349                 u32 addr = regAddr[i];
 350                 u32 wrData, rdData;
 351
 352                 regHold[i] = REG_READ(ah, addr);
 353                 for (j = 0; j < 0x100; j++) {
 354                         wrData = (j << 16) | j;
 355                         REG_WRITE(ah, addr, wrData);
 356                         rdData = REG_READ(ah, addr);
 357                         if (rdData != wrData) {
 358                                 ath_err(common,
 359                                         "address test failed addr: 0x%08x - wr:0x%08x != rd:0x%08x\n",
 360                                         addr, wrData, rdData);
 361                                 return false;
 362                         }
 363                 }
 364                 for (j = 0; j < 4; j++) {
 365                         wrData = patternData[j];
 366                         REG_WRITE(ah, addr, wrData);
 367                         rdData = REG_READ(ah, addr);
 368                         if (wrData != rdData) {
 369                                 ath_err(common,
 370                                         "address test failed addr: 0x%08x - wr:0x%08x != rd:0x%08x\n",
 371                                         addr, wrData, rdData);
 372                                 return false;
 373                         }
 374                 }
 375                 REG_WRITE(ah, regAddr[i], regHold[i]);
 376         }
 377         udelay(100);
 378
 379         return true;
 380 }
 381
 382 static void ath9k_hw_init_config(struct ath_hw *ah)
 383 {
 384         struct ath_common *common = ath9k_hw_common(ah);
 385
 386         ah->config.dma_beacon_response_time = 1;
 387         ah->config.sw_beacon_response_time = 6;
 388         ah->config.cwm_ignore_extcca = 0;
 389         ah->config.analog_shiftreg = 1;
 390
 391         ah->config.rx_intr_mitigation = true;
 392
 393         if (AR_SREV_9300_20_OR_LATER(ah)) {
 394                 ah->config.rimt_last = 500;
 395                 ah->config.rimt_first = 2000;
 396         } else {
 397                 ah->config.rimt_last = 250;
 398                 ah->config.rimt_first = 700;
 399         }
 400
 401         if (AR_SREV_9462(ah) || AR_SREV_9565(ah))
 402                 ah->config.pll_pwrsave = 7;
 403
 404         /*
 405          * We need this for PCI devices only (Cardbus, PCI, miniPCI)
 406          * _and_ if on non-uniprocessor systems (Multiprocessor/HT).
 407          * This means we use it for all AR5416 devices, and the few
 408          * minor PCI AR9280 devices out there.
 409          *
 410          * Serialization is required because these devices do not handle
 411          * well the case of two concurrent reads/writes due to the latency
 412          * involved. During one read/write another read/write can be issued
 413          * on another CPU while the previous read/write may still be working
 414          * on our hardware, if we hit this case the hardware poops in a loop.
 415          * We prevent this by serializing reads and writes.
 416          *
 417          * This issue is not present on PCI-Express devices or pre-AR5416
 418          * devices (legacy, 802.11abg).
 419          */
 420         if (num_possible_cpus() > 1)
 421                 ah->config.serialize_regmode = SER_REG_MODE_AUTO;
 422
 423         if (NR_CPUS > 1 && ah->config.serialize_regmode == SER_REG_MODE_AUTO) {
 424                 if (ah->hw_version.macVersion == AR_SREV_VERSION_5416_PCI ||
 425                     ((AR_SREV_9160(ah) || AR_SREV_9280(ah) || AR_SREV_9287(ah)) &&
 426                      !ah->is_pciexpress)) {
 427                         ah->config.serialize_regmode = SER_REG_MODE_ON;
 428                 } else {
 429                         ah->config.serialize_regmode = SER_REG_MODE_OFF;
 430                 }
 431         }
 432
 433         ath_dbg(common, RESET, "serialize_regmode is %d\n",
 434                 ah->config.serialize_regmode);
 435
 436         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
 437                 ah->config.max_txtrig_level = MAX_TX_FIFO_THRESHOLD >> 1;
 438         else
 439                 ah->config.max_txtrig_level = MAX_TX_FIFO_THRESHOLD;
 440 }
 441
 442 static void ath9k_hw_init_defaults(struct ath_hw *ah)
 443 {
 444         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
 445
 446         regulatory->country_code = CTRY_DEFAULT;
 447         regulatory->power_limit = MAX_RATE_POWER;
 448
 449         ah->hw_version.magic = AR5416_MAGIC;
 450         ah->hw_version.subvendorid = 0;
 451
 452         ah->sta_id1_defaults = AR_STA_ID1_CRPT_MIC_ENABLE |
 453                                AR_STA_ID1_MCAST_KSRCH;
 454         if (AR_SREV_9100(ah))
 455                 ah->sta_id1_defaults |= AR_STA_ID1_AR9100_BA_FIX;
 456
 457         ah->slottime = ATH9K_SLOT_TIME_9;
 458         ah->globaltxtimeout = (u32) -1;
 459         ah->power_mode = ATH9K_PM_UNDEFINED;
 460         ah->htc_reset_init = true;
 461
 462         ah->tpc_enabled = false;
 463
 464         ah->ani_function = ATH9K_ANI_ALL;
 465         if (!AR_SREV_9300_20_OR_LATER(ah))
 466                 ah->ani_function &= ~ATH9K_ANI_MRC_CCK;
 467
 468         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
 469                 ah->tx_trig_level = (AR_FTRIG_256B >> AR_FTRIG_S);
 470         else
 471                 ah->tx_trig_level = (AR_FTRIG_512B >> AR_FTRIG_S);
 472 }
 473
 474 static int ath9k_hw_init_macaddr(struct ath_hw *ah)
 475 {
 476         struct ath_common *common = ath9k_hw_common(ah);
 477         u32 sum;
 478         int i;
 479         u16 eeval;
 480         static const u32 EEP_MAC[] = { EEP_MAC_LSW, EEP_MAC_MID, EEP_MAC_MSW };
 481
 482         sum = 0;
 483         for (i = 0; i < 3; i++) {
 484                 eeval = ah->eep_ops->get_eeprom(ah, EEP_MAC[i]);
 485                 sum += eeval;
 486                 common->macaddr[2 * i] = eeval >> 8;
 487                 common->macaddr[2 * i + 1] = eeval & 0xff;
 488         }
 489         if (!is_valid_ether_addr(common->macaddr)) {
 490                 ath_err(common,
 491                         "eeprom contains invalid mac address: %pM\n",
 492                         common->macaddr);
 493
 494                 random_ether_addr(common->macaddr);
 495                 ath_err(common,
 496                         "random mac address will be used: %pM\n",
 497                         common->macaddr);
 498         }
 499
 500         return 0;
 501 }
 502
 503 static int ath9k_hw_post_init(struct ath_hw *ah)
 504 {
 505         struct ath_common *common = ath9k_hw_common(ah);
 506         int ecode;
 507
 508         if (common->bus_ops->ath_bus_type != ATH_USB) {
 509                 if (!ath9k_hw_chip_test(ah))
 510                         return -ENODEV;
 511         }
 512
 513         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 514                 ecode = ar9002_hw_rf_claim(ah);
 515                 if (ecode != 0)
 516                         return ecode;
 517         }
 518
 519         ecode = ath9k_hw_eeprom_init(ah);
 520         if (ecode != 0)
 521                 return ecode;
 522
 523         ath_dbg(ath9k_hw_common(ah), CONFIG, "Eeprom VER: %d, REV: %d\n",
 524                 ah->eep_ops->get_eeprom_ver(ah),
 525                 ah->eep_ops->get_eeprom_rev(ah));
 526
 527         ath9k_hw_ani_init(ah);
 528
 529         /*
 530          * EEPROM needs to be initialized before we do this.
 531          * This is required for regulatory compliance.
 532          */
 533         if (AR_SREV_9300_20_OR_LATER(ah)) {
 534                 u16 regdmn = ah->eep_ops->get_eeprom(ah, EEP_REG_0);
 535                 if ((regdmn & 0xF0) == CTL_FCC) {
 536                         ah->nf_2g.max = AR_PHY_CCA_MAX_GOOD_VAL_9300_FCC_2GHZ;
 537                         ah->nf_5g.max = AR_PHY_CCA_MAX_GOOD_VAL_9300_FCC_5GHZ;
 538                 }
 539         }
 540
 541         return 0;
 542 }
 543
 544 static int ath9k_hw_attach_ops(struct ath_hw *ah)
 545 {
 546         if (!AR_SREV_9300_20_OR_LATER(ah))
 547                 return ar9002_hw_attach_ops(ah);
 548
 549         ar9003_hw_attach_ops(ah);
 550         return 0;
 551 }
 552
 553 /* Called for all hardware families */
 554 static int __ath9k_hw_init(struct ath_hw *ah)
 555 {
 556         struct ath_common *common = ath9k_hw_common(ah);
 557         int r = 0;
 558
 559         ath9k_hw_read_revisions(ah);
 560
 561         switch (ah->hw_version.macVersion) {
 562         case AR_SREV_VERSION_5416_PCI:
 563         case AR_SREV_VERSION_5416_PCIE:
 564         case AR_SREV_VERSION_9160:
 565         case AR_SREV_VERSION_9100:
 566         case AR_SREV_VERSION_9280:
 567         case AR_SREV_VERSION_9285:
 568         case AR_SREV_VERSION_9287:
 569         case AR_SREV_VERSION_9271:
 570         case AR_SREV_VERSION_9300:
 571         case AR_SREV_VERSION_9330:
 572         case AR_SREV_VERSION_9485:
 573         case AR_SREV_VERSION_9340:
 574         case AR_SREV_VERSION_9462:
 575         case AR_SREV_VERSION_9550:
 576         case AR_SREV_VERSION_9565:
 577         case AR_SREV_VERSION_9531:
 578         case AR_SREV_VERSION_9561:
 579                 break;
 580         default:
 581                 ath_err(common,
 582                         "Mac Chip Rev 0x%02x.%x is not supported by this driver\n",
 583                         ah->hw_version.macVersion, ah->hw_version.macRev);
 584                 return -EOPNOTSUPP;
 585         }
 586
 587         /*
 588          * Read back AR_WA into a permanent copy and set bits 14 and 17.
 589          * We need to do this to avoid RMW of this register. We cannot
 590          * read the reg when chip is asleep.
 591          */
 592         if (AR_SREV_9300_20_OR_LATER(ah)) {
 593                 ah->WARegVal = REG_READ(ah, AR_WA);
 594                 ah->WARegVal |= (AR_WA_D3_L1_DISABLE |
 595                                  AR_WA_ASPM_TIMER_BASED_DISABLE);
 596         }
 597
 598         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON)) {
 599                 ath_err(common, "Couldn't reset chip\n");
 600                 return -EIO;
 601         }
 602
 603         if (AR_SREV_9565(ah)) {
 604                 ah->WARegVal |= AR_WA_BIT22;
 605                 REG_WRITE(ah, AR_WA, ah->WARegVal);
 606         }
 607
 608         ath9k_hw_init_defaults(ah);
 609         ath9k_hw_init_config(ah);
 610
 611         r = ath9k_hw_attach_ops(ah);
 612         if (r)
 613                 return r;
 614
 615         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE)) {
 616                 ath_err(common, "Couldn't wakeup chip\n");
 617                 return -EIO;
 618         }
 619
 620         if (AR_SREV_9271(ah) || AR_SREV_9100(ah) || AR_SREV_9340(ah) ||
 621             AR_SREV_9330(ah) || AR_SREV_9550(ah))
 622                 ah->is_pciexpress = false;
 623
 624         ah->hw_version.phyRev = REG_READ(ah, AR_PHY_CHIP_ID);
 625         ath9k_hw_init_cal_settings(ah);
 626
 627         if (!ah->is_pciexpress)
 628                 ath9k_hw_disablepcie(ah);
 629
 630         r = ath9k_hw_post_init(ah);
 631         if (r)
 632                 return r;
 633
 634         ath9k_hw_init_mode_gain_regs(ah);
 635         r = ath9k_hw_fill_cap_info(ah);
 636         if (r)
 637                 return r;
 638
 639         r = ath9k_hw_init_macaddr(ah);
 640         if (r) {
 641                 ath_err(common, "Failed to initialize MAC address\n");
 642                 return r;
 643         }
 644
 645         ath9k_hw_init_hang_checks(ah);
 646
 647         common->state = ATH_HW_INITIALIZED;
 648
 649         return 0;
 650 }
 651
 652 int ath9k_hw_init(struct ath_hw *ah)
 653 {
 654         int ret;
 655         struct ath_common *common = ath9k_hw_common(ah);
 656
 657         /* These are all the AR5008/AR9001/AR9002/AR9003 hardware family of chipsets */
 658         switch (ah->hw_version.devid) {
 659         case AR5416_DEVID_PCI:
 660         case AR5416_DEVID_PCIE:
 661         case AR5416_AR9100_DEVID:
 662         case AR9160_DEVID_PCI:
 663         case AR9280_DEVID_PCI:
 664         case AR9280_DEVID_PCIE:
 665         case AR9285_DEVID_PCIE:
 666         case AR9287_DEVID_PCI:
 667         case AR9287_DEVID_PCIE:
 668         case AR2427_DEVID_PCIE:
 669         case AR9300_DEVID_PCIE:
 670         case AR9300_DEVID_AR9485_PCIE:
 671         case AR9300_DEVID_AR9330:
 672         case AR9300_DEVID_AR9340:
 673         case AR9300_DEVID_QCA955X:
 674         case AR9300_DEVID_AR9580:
 675         case AR9300_DEVID_AR9462:
 676         case AR9485_DEVID_AR1111:
 677         case AR9300_DEVID_AR9565:
 678         case AR9300_DEVID_AR953X:
 679         case AR9300_DEVID_QCA956X:
 680                 break;
 681         default:
 682                 if (common->bus_ops->ath_bus_type == ATH_USB)
 683                         break;
 684                 ath_err(common, "Hardware device ID 0x%04x not supported\n",
 685                         ah->hw_version.devid);
 686                 return -EOPNOTSUPP;
 687         }
 688
 689         ret = __ath9k_hw_init(ah);
 690         if (ret) {
 691                 ath_err(common,
 692                         "Unable to initialize hardware; initialization status: %d\n",
 693                         ret);
 694                 return ret;
 695         }
 696
 697         ath_dynack_init(ah);
 698
 699         return 0;
 700 }
 701 EXPORT_SYMBOL(ath9k_hw_init);
 702
 703 static void ath9k_hw_init_qos(struct ath_hw *ah)
 704 {
 705         ENABLE_REGWRITE_BUFFER(ah);
 706
 707         REG_WRITE(ah, AR_MIC_QOS_CONTROL, 0x100aa);
 708         REG_WRITE(ah, AR_MIC_QOS_SELECT, 0x3210);
 709
 710         REG_WRITE(ah, AR_QOS_NO_ACK,
 711                   SM(2, AR_QOS_NO_ACK_TWO_BIT) |
 712                   SM(5, AR_QOS_NO_ACK_BIT_OFF) |
 713                   SM(0, AR_QOS_NO_ACK_BYTE_OFF));
 714
 715         REG_WRITE(ah, AR_TXOP_X, AR_TXOP_X_VAL);
 716         REG_WRITE(ah, AR_TXOP_0_3, 0xFFFFFFFF);
 717         REG_WRITE(ah, AR_TXOP_4_7, 0xFFFFFFFF);
 718         REG_WRITE(ah, AR_TXOP_8_11, 0xFFFFFFFF);
 719         REG_WRITE(ah, AR_TXOP_12_15, 0xFFFFFFFF);
 720
 721         REGWRITE_BUFFER_FLUSH(ah);
 722 }
 723
 724 u32 ar9003_get_pll_sqsum_dvc(struct ath_hw *ah)
 725 {
 726         struct ath_common *common = ath9k_hw_common(ah);
 727         int i = 0;
 728
 729         REG_CLR_BIT(ah, PLL3, PLL3_DO_MEAS_MASK);
 730         udelay(100);
 731         REG_SET_BIT(ah, PLL3, PLL3_DO_MEAS_MASK);
 732
 733         while ((REG_READ(ah, PLL4) & PLL4_MEAS_DONE) == 0) {
 734
 735                 udelay(100);
 736
 737                 if (WARN_ON_ONCE(i >= 100)) {
 738                         ath_err(common, "PLL4 meaurement not done\n");
 739                         break;
 740                 }
 741
 742                 i++;
 743         }
 744
 745         return (REG_READ(ah, PLL3) & SQSUM_DVC_MASK) >> 3;
 746 }
 747 EXPORT_SYMBOL(ar9003_get_pll_sqsum_dvc);
 748
 749 static void ath9k_hw_init_pll(struct ath_hw *ah,
 750                               struct ath9k_channel *chan)
 751 {
 752         u32 pll;
 753
 754         pll = ath9k_hw_compute_pll_control(ah, chan);
 755
 756         if (AR_SREV_9485(ah) || AR_SREV_9565(ah)) {
 757                 /* program BB PLL ki and kd value, ki=0x4, kd=0x40 */
 758                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 759                               AR_CH0_BB_DPLL2_PLL_PWD, 0x1);
 760                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 761                               AR_CH0_DPLL2_KD, 0x40);
 762                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 763                               AR_CH0_DPLL2_KI, 0x4);
 764
 765                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL1,
 766                               AR_CH0_BB_DPLL1_REFDIV, 0x5);
 767                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL1,
 768                               AR_CH0_BB_DPLL1_NINI, 0x58);
 769                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL1,
 770                               AR_CH0_BB_DPLL1_NFRAC, 0x0);
 771
 772                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 773                               AR_CH0_BB_DPLL2_OUTDIV, 0x1);
 774                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 775                               AR_CH0_BB_DPLL2_LOCAL_PLL, 0x1);
 776                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 777                               AR_CH0_BB_DPLL2_EN_NEGTRIG, 0x1);
 778
 779                 /* program BB PLL phase_shift to 0x6 */
 780                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL3,
 781                               AR_CH0_BB_DPLL3_PHASE_SHIFT, 0x6);
 782
 783                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 784                               AR_CH0_BB_DPLL2_PLL_PWD, 0x0);
 785                 udelay(1000);
 786         } else if (AR_SREV_9330(ah)) {
 787                 u32 ddr_dpll2, pll_control2, kd;
 788
 789                 if (ah->is_clk_25mhz) {
 790                         ddr_dpll2 = 0x18e82f01;
 791                         pll_control2 = 0xe04a3d;
 792                         kd = 0x1d;
 793                 } else {
 794                         ddr_dpll2 = 0x19e82f01;
 795                         pll_control2 = 0x886666;
 796                         kd = 0x3d;
 797                 }
 798
 799                 /* program DDR PLL ki and kd value */
 800                 REG_WRITE(ah, AR_CH0_DDR_DPLL2, ddr_dpll2);
 801
 802                 /* program DDR PLL phase_shift */
 803                 REG_RMW_FIELD(ah, AR_CH0_DDR_DPLL3,
 804                               AR_CH0_DPLL3_PHASE_SHIFT, 0x1);
 805
 806                 REG_WRITE(ah, AR_RTC_PLL_CONTROL,
 807                           pll | AR_RTC_9300_PLL_BYPASS);
 808                 udelay(1000);
 809
 810                 /* program refdiv, nint, frac to RTC register */
 811                 REG_WRITE(ah, AR_RTC_PLL_CONTROL2, pll_control2);
 812
 813                 /* program BB PLL kd and ki value */
 814                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2, AR_CH0_DPLL2_KD, kd);
 815                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2, AR_CH0_DPLL2_KI, 0x06);
 816
 817                 /* program BB PLL phase_shift */
 818                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL3,
 819                               AR_CH0_BB_DPLL3_PHASE_SHIFT, 0x1);
 820         } else if (AR_SREV_9340(ah) || AR_SREV_9550(ah) || AR_SREV_9531(ah) ||
 821                    AR_SREV_9561(ah)) {
 822                 u32 regval, pll2_divint, pll2_divfrac, refdiv;
 823
 824                 REG_WRITE(ah, AR_RTC_PLL_CONTROL,
 825                           pll | AR_RTC_9300_SOC_PLL_BYPASS);
 826                 udelay(1000);
 827
 828                 REG_SET_BIT(ah, AR_PHY_PLL_MODE, 0x1 << 16);
 829                 udelay(100);
 830
 831                 if (ah->is_clk_25mhz) {
 832                         if (AR_SREV_9531(ah) || AR_SREV_9561(ah)) {
 833                                 pll2_divint = 0x1c;
 834                                 pll2_divfrac = 0xa3d2;
 835                                 refdiv = 1;
 836                         } else {
 837                                 pll2_divint = 0x54;
 838                                 pll2_divfrac = 0x1eb85;
 839                                 refdiv = 3;
 840                         }
 841                 } else {
 842                         if (AR_SREV_9340(ah)) {
 843                                 pll2_divint = 88;
 844                                 pll2_divfrac = 0;
 845                                 refdiv = 5;
 846                         } else {
 847                                 pll2_divint = 0x11;
 848                                 pll2_divfrac = (AR_SREV_9531(ah) ||
 849                                                 AR_SREV_9561(ah)) ?
 850                                                 0x26665 : 0x26666;
 851                                 refdiv = 1;
 852                         }
 853                 }
 854
 855                 regval = REG_READ(ah, AR_PHY_PLL_MODE);
 856                 if (AR_SREV_9531(ah) || AR_SREV_9561(ah))
 857                         regval |= (0x1 << 22);
 858                 else
 859                         regval |= (0x1 << 16);
 860                 REG_WRITE(ah, AR_PHY_PLL_MODE, regval);
 861                 udelay(100);
 862
 863                 REG_WRITE(ah, AR_PHY_PLL_CONTROL, (refdiv << 27) |
 864                           (pll2_divint << 18) | pll2_divfrac);
 865                 udelay(100);
 866
 867                 regval = REG_READ(ah, AR_PHY_PLL_MODE);
 868                 if (AR_SREV_9340(ah))
 869                         regval = (regval & 0x80071fff) |
 870                                 (0x1 << 30) |
 871                                 (0x1 << 13) |
 872                                 (0x4 << 26) |
 873                                 (0x18 << 19);
 874                 else if (AR_SREV_9531(ah) || AR_SREV_9561(ah)) {
 875                         regval = (regval & 0x01c00fff) |
 876                                 (0x1 << 31) |
 877                                 (0x2 << 29) |
 878                                 (0xa << 25) |
 879                                 (0x1 << 19);
 880
 881                         if (AR_SREV_9531(ah))
 882                                 regval |= (0x6 << 12);
 883                 } else
 884                         regval = (regval & 0x80071fff) |
 885                                 (0x3 << 30) |
 886                                 (0x1 << 13) |
 887                                 (0x4 << 26) |
 888                                 (0x60 << 19);
 889                 REG_WRITE(ah, AR_PHY_PLL_MODE, regval);
 890
 891                 if (AR_SREV_9531(ah) || AR_SREV_9561(ah))
 892                         REG_WRITE(ah, AR_PHY_PLL_MODE,
 893                                   REG_READ(ah, AR_PHY_PLL_MODE) & 0xffbfffff);
 894                 else
 895                         REG_WRITE(ah, AR_PHY_PLL_MODE,
 896                                   REG_READ(ah, AR_PHY_PLL_MODE) & 0xfffeffff);
 897
 898                 udelay(1000);
 899         }
 900
 901         if (AR_SREV_9565(ah))
 902                 pll |= 0x40000;
 903         REG_WRITE(ah, AR_RTC_PLL_CONTROL, pll);
 904
 905         if (AR_SREV_9485(ah) || AR_SREV_9340(ah) || AR_SREV_9330(ah) ||
 906             AR_SREV_9550(ah))
 907                 udelay(1000);
 908
 909         /* Switch the core clock for ar9271 to 117Mhz */
 910         if (AR_SREV_9271(ah)) {
 911                 udelay(500);
 912                 REG_WRITE(ah, 0x50040, 0x304);
 913         }
 914
 915         udelay(RTC_PLL_SETTLE_DELAY);
 916
 917         REG_WRITE(ah, AR_RTC_SLEEP_CLK, AR_RTC_FORCE_DERIVED_CLK);
 918 }
 919
 920 static void ath9k_hw_init_interrupt_masks(struct ath_hw *ah,
 921                                           enum nl80211_iftype opmode)
 922 {
 923         u32 sync_default = AR_INTR_SYNC_DEFAULT;
 924         u32 imr_reg = AR_IMR_TXERR |
 925                 AR_IMR_TXURN |
 926                 AR_IMR_RXERR |
 927                 AR_IMR_RXORN |
 928                 AR_IMR_BCNMISC;
 929
 930         if (AR_SREV_9340(ah) || AR_SREV_9550(ah) || AR_SREV_9531(ah) ||
 931             AR_SREV_9561(ah))
 932                 sync_default &= ~AR_INTR_SYNC_HOST1_FATAL;
 933
 934         if (AR_SREV_9300_20_OR_LATER(ah)) {
 935                 imr_reg |= AR_IMR_RXOK_HP;
 936                 if (ah->config.rx_intr_mitigation)
 937                         imr_reg |= AR_IMR_RXINTM | AR_IMR_RXMINTR;
 938                 else
 939                         imr_reg |= AR_IMR_RXOK_LP;
 940
 941         } else {
 942                 if (ah->config.rx_intr_mitigation)
 943                         imr_reg |= AR_IMR_RXINTM | AR_IMR_RXMINTR;
 944                 else
 945                         imr_reg |= AR_IMR_RXOK;
 946         }
 947
 948         if (ah->config.tx_intr_mitigation)
 949                 imr_reg |= AR_IMR_TXINTM | AR_IMR_TXMINTR;
 950         else
 951                 imr_reg |= AR_IMR_TXOK;
 952
 953         ENABLE_REGWRITE_BUFFER(ah);
 954
 955         REG_WRITE(ah, AR_IMR, imr_reg);
 956         ah->imrs2_reg |= AR_IMR_S2_GTT;
 957         REG_WRITE(ah, AR_IMR_S2, ah->imrs2_reg);
 958
 959         if (!AR_SREV_9100(ah)) {
 960                 REG_WRITE(ah, AR_INTR_SYNC_CAUSE, 0xFFFFFFFF);
 961                 REG_WRITE(ah, AR_INTR_SYNC_ENABLE, sync_default);
 962                 REG_WRITE(ah, AR_INTR_SYNC_MASK, 0);
 963         }
 964
 965         REGWRITE_BUFFER_FLUSH(ah);
 966
 967         if (AR_SREV_9300_20_OR_LATER(ah)) {
 968                 REG_WRITE(ah, AR_INTR_PRIO_ASYNC_ENABLE, 0);
 969                 REG_WRITE(ah, AR_INTR_PRIO_ASYNC_MASK, 0);
 970                 REG_WRITE(ah, AR_INTR_PRIO_SYNC_ENABLE, 0);
 971                 REG_WRITE(ah, AR_INTR_PRIO_SYNC_MASK, 0);
 972         }
 973 }
 974
 975 static void ath9k_hw_set_sifs_time(struct ath_hw *ah, u32 us)
 976 {
 977         u32 val = ath9k_hw_mac_to_clks(ah, us - 2);
 978         val = min(val, (u32) 0xFFFF);
 979         REG_WRITE(ah, AR_D_GBL_IFS_SIFS, val);
 980 }
 981
 982 void ath9k_hw_setslottime(struct ath_hw *ah, u32 us)
 983 {
 984         u32 val = ath9k_hw_mac_to_clks(ah, us);
 985         val = min(val, (u32) 0xFFFF);
 986         REG_WRITE(ah, AR_D_GBL_IFS_SLOT, val);
 987 }
 988
 989 void ath9k_hw_set_ack_timeout(struct ath_hw *ah, u32 us)
 990 {
 991         u32 val = ath9k_hw_mac_to_clks(ah, us);
 992         val = min(val, (u32) MS(0xFFFFFFFF, AR_TIME_OUT_ACK));
 993         REG_RMW_FIELD(ah, AR_TIME_OUT, AR_TIME_OUT_ACK, val);
 994 }
 995
 996 void ath9k_hw_set_cts_timeout(struct ath_hw *ah, u32 us)
 997 {
 998         u32 val = ath9k_hw_mac_to_clks(ah, us);
 999         val = min(val, (u32) MS(0xFFFFFFFF, AR_TIME_OUT_CTS));
1000         REG_RMW_FIELD(ah, AR_TIME_OUT, AR_TIME_OUT_CTS, val);
1001 }
1002
1003 static bool ath9k_hw_set_global_txtimeout(struct ath_hw *ah, u32 tu)
1004 {
1005         if (tu > 0xFFFF) {
1006                 ath_dbg(ath9k_hw_common(ah), XMIT, "bad global tx timeout %u\n",
1007                         tu);
1008                 ah->globaltxtimeout = (u32) -1;
1009                 return false;
1010         } else {
1011                 REG_RMW_FIELD(ah, AR_GTXTO, AR_GTXTO_TIMEOUT_LIMIT, tu);
1012                 ah->globaltxtimeout = tu;
1013                 return true;
1014         }
1015 }
1016
1017 void ath9k_hw_init_global_settings(struct ath_hw *ah)
1018 {
1019         struct ath_common *common = ath9k_hw_common(ah);
1020         const struct ath9k_channel *chan = ah->curchan;
1021         int acktimeout, ctstimeout, ack_offset = 0;
1022         int slottime;
1023         int sifstime;
1024         int rx_lat = 0, tx_lat = 0, eifs = 0;
1025         u32 reg;
1026
1027         ath_dbg(ath9k_hw_common(ah), RESET, "ah->misc_mode 0x%x\n",
1028                 ah->misc_mode);
1029
1030         if (!chan)
1031                 return;
1032
1033         if (ah->misc_mode != 0)
1034                 REG_SET_BIT(ah, AR_PCU_MISC, ah->misc_mode);
1035
1036         if (IS_CHAN_A_FAST_CLOCK(ah, chan))
1037                 rx_lat = 41;
1038         else
1039                 rx_lat = 37;
1040         tx_lat = 54;
1041
1042         if (IS_CHAN_5GHZ(chan))
1043                 sifstime = 16;
1044         else
1045                 sifstime = 10;
1046
1047         if (IS_CHAN_HALF_RATE(chan)) {
1048                 eifs = 175;
1049                 rx_lat *= 2;
1050                 tx_lat *= 2;
1051                 if (IS_CHAN_A_FAST_CLOCK(ah, chan))
1052                     tx_lat += 11;
1053
1054                 sifstime = 32;
1055                 ack_offset = 16;
1056                 slottime = 13;
1057         } else if (IS_CHAN_QUARTER_RATE(chan)) {
1058                 eifs = 340;
1059                 rx_lat = (rx_lat * 4) - 1;
1060                 tx_lat *= 4;
1061                 if (IS_CHAN_A_FAST_CLOCK(ah, chan))
1062                     tx_lat += 22;
1063
1064                 sifstime = 64;
1065                 ack_offset = 32;
1066                 slottime = 21;
1067         } else {
1068                 if (AR_SREV_9287(ah) && AR_SREV_9287_13_OR_LATER(ah)) {
1069                         eifs = AR_D_GBL_IFS_EIFS_ASYNC_FIFO;
1070                         reg = AR_USEC_ASYNC_FIFO;
1071                 } else {
1072                         eifs = REG_READ(ah, AR_D_GBL_IFS_EIFS)/
1073                                 common->clockrate;
1074                         reg = REG_READ(ah, AR_USEC);
1075                 }
1076                 rx_lat = MS(reg, AR_USEC_RX_LAT);
1077                 tx_lat = MS(reg, AR_USEC_TX_LAT);
1078
1079                 slottime = ah->slottime;
1080         }
1081
1082         /* As defined by IEEE 802.11-2007 17.3.8.6 */
1083         slottime += 3 * ah->coverage_class;
1084         acktimeout = slottime + sifstime + ack_offset;
1085         ctstimeout = acktimeout;
1086
1087         /*
1088          * Workaround for early ACK timeouts, add an offset to match the
1089          * initval's 64us ack timeout value. Use 48us for the CTS timeout.
1090          * This was initially only meant to work around an issue with delayed
1091          * BA frames in some implementations, but it has been found to fix ACK
1092          * timeout issues in other cases as well.
1093          */
1094         if (IS_CHAN_2GHZ(chan) &&
1095             !IS_CHAN_HALF_RATE(chan) && !IS_CHAN_QUARTER_RATE(chan)) {
1096                 acktimeout += 64 - sifstime - ah->slottime;
1097                 ctstimeout += 48 - sifstime - ah->slottime;
1098         }
1099
1100         if (ah->dynack.enabled) {
1101                 acktimeout = ah->dynack.ackto;
1102                 ctstimeout = acktimeout;
1103                 slottime = (acktimeout - 3) / 2;
1104         } else {
1105                 ah->dynack.ackto = acktimeout;
1106         }
1107
1108         ath9k_hw_set_sifs_time(ah, sifstime);
1109         ath9k_hw_setslottime(ah, slottime);
1110         ath9k_hw_set_ack_timeout(ah, acktimeout);
1111         ath9k_hw_set_cts_timeout(ah, ctstimeout);
1112         if (ah->globaltxtimeout != (u32) -1)
1113                 ath9k_hw_set_global_txtimeout(ah, ah->globaltxtimeout);
1114
1115         REG_WRITE(ah, AR_D_GBL_IFS_EIFS, ath9k_hw_mac_to_clks(ah, eifs));
1116         REG_RMW(ah, AR_USEC,
1117                 (common->clockrate - 1) |
1118                 SM(rx_lat, AR_USEC_RX_LAT) |
1119                 SM(tx_lat, AR_USEC_TX_LAT),
1120                 AR_USEC_TX_LAT | AR_USEC_RX_LAT | AR_USEC_USEC);
1121
1122 }
1123 EXPORT_SYMBOL(ath9k_hw_init_global_settings);
1124
1125 void ath9k_hw_deinit(struct ath_hw *ah)
1126 {
1127         struct ath_common *common = ath9k_hw_common(ah);
1128
1129         if (common->state < ATH_HW_INITIALIZED)
1130                 return;
1131
1132         ath9k_hw_setpower(ah, ATH9K_PM_FULL_SLEEP);
1133 }
1134 EXPORT_SYMBOL(ath9k_hw_deinit);
1135
1136 /*******/
1137 /* INI */
1138 /*******/
1139
1140 u32 ath9k_regd_get_ctl(struct ath_regulatory *reg, struct ath9k_channel *chan)
1141 {
1142         u32 ctl = ath_regd_get_band_ctl(reg, chan->chan->band);
1143
1144         if (IS_CHAN_2GHZ(chan))
1145                 ctl |= CTL_11G;
1146         else
1147                 ctl |= CTL_11A;
1148
1149         return ctl;
1150 }
1151
1152 /****************************************/
1153 /* Reset and Channel Switching Routines */
1154 /****************************************/
1155
1156 static inline void ath9k_hw_set_dma(struct ath_hw *ah)
1157 {
1158         struct ath_common *common = ath9k_hw_common(ah);
1159         int txbuf_size;
1160
1161         ENABLE_REGWRITE_BUFFER(ah);
1162
1163         /*
1164          * set AHB_MODE not to do cacheline prefetches
1165         */
1166         if (!AR_SREV_9300_20_OR_LATER(ah))
1167                 REG_SET_BIT(ah, AR_AHB_MODE, AR_AHB_PREFETCH_RD_EN);
1168
1169         /*
1170          * let mac dma reads be in 128 byte chunks
1171          */
1172         REG_RMW(ah, AR_TXCFG, AR_TXCFG_DMASZ_128B, AR_TXCFG_DMASZ_MASK);
1173
1174         REGWRITE_BUFFER_FLUSH(ah);
1175
1176         /*
1177          * Restore TX Trigger Level to its pre-reset value.
1178          * The initial value depends on whether aggregation is enabled, and is
1179          * adjusted whenever underruns are detected.
1180          */
1181         if (!AR_SREV_9300_20_OR_LATER(ah))
1182                 REG_RMW_FIELD(ah, AR_TXCFG, AR_FTRIG, ah->tx_trig_level);
1183
1184         ENABLE_REGWRITE_BUFFER(ah);
1185
1186         /*
1187          * let mac dma writes be in 128 byte chunks
1188          */
1189         REG_RMW(ah, AR_RXCFG, AR_RXCFG_DMASZ_128B, AR_RXCFG_DMASZ_MASK);
1190
1191         /*
1192          * Setup receive FIFO threshold to hold off TX activities
1193          */
1194         REG_WRITE(ah, AR_RXFIFO_CFG, 0x200);
1195
1196         if (AR_SREV_9300_20_OR_LATER(ah)) {
1197                 REG_RMW_FIELD(ah, AR_RXBP_THRESH, AR_RXBP_THRESH_HP, 0x1);
1198                 REG_RMW_FIELD(ah, AR_RXBP_THRESH, AR_RXBP_THRESH_LP, 0x1);
1199
1200                 ath9k_hw_set_rx_bufsize(ah, common->rx_bufsize -
1201                         ah->caps.rx_status_len);
1202         }
1203
1204         /*
1205          * reduce the number of usable entries in PCU TXBUF to avoid
1206          * wrap around issues.
1207          */
1208         if (AR_SREV_9285(ah)) {
1209                 /* For AR9285 the number of Fifos are reduced to half.
1210                  * So set the usable tx buf size also to half to
1211                  * avoid data/delimiter underruns
1212                  */
1213                 txbuf_size = AR_9285_PCU_TXBUF_CTRL_USABLE_SIZE;
1214         } else if (AR_SREV_9340_13_OR_LATER(ah)) {
1215                 /* Uses fewer entries for AR934x v1.3+ to prevent rx overruns */
1216                 txbuf_size = AR_9340_PCU_TXBUF_CTRL_USABLE_SIZE;
1217         } else {
1218                 txbuf_size = AR_PCU_TXBUF_CTRL_USABLE_SIZE;
1219         }
1220
1221         if (!AR_SREV_9271(ah))
1222                 REG_WRITE(ah, AR_PCU_TXBUF_CTRL, txbuf_size);
1223
1224         REGWRITE_BUFFER_FLUSH(ah);
1225
1226         if (AR_SREV_9300_20_OR_LATER(ah))
1227                 ath9k_hw_reset_txstatus_ring(ah);
1228 }
1229
1230 static void ath9k_hw_set_operating_mode(struct ath_hw *ah, int opmode)
1231 {
1232         u32 mask = AR_STA_ID1_STA_AP | AR_STA_ID1_ADHOC;
1233         u32 set = AR_STA_ID1_KSRCH_MODE;
1234
1235         ENABLE_REG_RMW_BUFFER(ah);
1236         switch (opmode) {
1237         case NL80211_IFTYPE_ADHOC:
1238                 if (!AR_SREV_9340_13(ah)) {
1239                         set |= AR_STA_ID1_ADHOC;
1240                         REG_SET_BIT(ah, AR_CFG, AR_CFG_AP_ADHOC_INDICATION);
1241                         break;
1242                 }
1243                 /* fall through */
1244         case NL80211_IFTYPE_OCB:
1245         case NL80211_IFTYPE_MESH_POINT:
1246         case NL80211_IFTYPE_AP:
1247                 set |= AR_STA_ID1_STA_AP;
1248                 /* fall through */
1249         case NL80211_IFTYPE_STATION:
1250                 REG_CLR_BIT(ah, AR_CFG, AR_CFG_AP_ADHOC_INDICATION);
1251                 break;
1252         default:
1253                 if (!ah->is_monitoring)
1254                         set = 0;
1255                 break;
1256         }
1257         REG_RMW(ah, AR_STA_ID1, set, mask);
1258         REG_RMW_BUFFER_FLUSH(ah);
1259 }
1260
1261 void ath9k_hw_get_delta_slope_vals(struct ath_hw *ah, u32 coef_scaled,
1262                                    u32 *coef_mantissa, u32 *coef_exponent)
1263 {
1264         u32 coef_exp, coef_man;
1265
1266         for (coef_exp = 31; coef_exp > 0; coef_exp--)
1267                 if ((coef_scaled >> coef_exp) & 0x1)
1268                         break;
1269
1270         coef_exp = 14 - (coef_exp - COEF_SCALE_S);
1271
1272         coef_man = coef_scaled + (1 << (COEF_SCALE_S - coef_exp - 1));
1273
1274         *coef_mantissa = coef_man >> (COEF_SCALE_S - coef_exp);
1275         *coef_exponent = coef_exp - 16;
1276 }
1277
1278 /* AR9330 WAR:
1279  * call external reset function to reset WMAC if:
1280  * - doing a cold reset
1281  * - we have pending frames in the TX queues.
1282  */
1283 static bool ath9k_hw_ar9330_reset_war(struct ath_hw *ah, int type)
1284 {
1285         int i, npend = 0;
1286
1287         for (i = 0; i < AR_NUM_QCU; i++) {
1288                 npend = ath9k_hw_numtxpending(ah, i);
1289                 if (npend)
1290                         break;
1291         }
1292
1293         if (ah->external_reset &&
1294             (npend || type == ATH9K_RESET_COLD)) {
1295                 int reset_err = 0;
1296
1297                 ath_dbg(ath9k_hw_common(ah), RESET,
1298                         "reset MAC via external reset\n");
1299
1300                 reset_err = ah->external_reset();
1301                 if (reset_err) {
1302                         ath_err(ath9k_hw_common(ah),
1303                                 "External reset failed, err=%d\n",
1304                                 reset_err);
1305                         return false;
1306                 }
1307
1308                 REG_WRITE(ah, AR_RTC_RESET, 1);
1309         }
1310
1311         return true;
1312 }
1313
1314 static bool ath9k_hw_set_reset(struct ath_hw *ah, int type)
1315 {
1316         u32 rst_flags;
1317         u32 tmpReg;
1318
1319         if (AR_SREV_9100(ah)) {
1320                 REG_RMW_FIELD(ah, AR_RTC_DERIVED_CLK,
1321                               AR_RTC_DERIVED_CLK_PERIOD, 1);
1322                 (void)REG_READ(ah, AR_RTC_DERIVED_CLK);
1323         }
1324
1325         ENABLE_REGWRITE_BUFFER(ah);
1326
1327         if (AR_SREV_9300_20_OR_LATER(ah)) {
1328                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1329                 udelay(10);
1330         }
1331
1332         REG_WRITE(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN |
1333                   AR_RTC_FORCE_WAKE_ON_INT);
1334
1335         if (AR_SREV_9100(ah)) {
1336                 rst_flags = AR_RTC_RC_MAC_WARM | AR_RTC_RC_MAC_COLD |
1337                         AR_RTC_RC_COLD_RESET | AR_RTC_RC_WARM_RESET;
1338         } else {
1339                 tmpReg = REG_READ(ah, AR_INTR_SYNC_CAUSE);
1340                 if (AR_SREV_9340(ah))
1341                         tmpReg &= AR9340_INTR_SYNC_LOCAL_TIMEOUT;
1342                 else
1343                         tmpReg &= AR_INTR_SYNC_LOCAL_TIMEOUT |
1344                                   AR_INTR_SYNC_RADM_CPL_TIMEOUT;
1345
1346                 if (tmpReg) {
1347                         u32 val;
1348                         REG_WRITE(ah, AR_INTR_SYNC_ENABLE, 0);
1349
1350                         val = AR_RC_HOSTIF;
1351                         if (!AR_SREV_9300_20_OR_LATER(ah))
1352                                 val |= AR_RC_AHB;
1353                         REG_WRITE(ah, AR_RC, val);
1354
1355                 } else if (!AR_SREV_9300_20_OR_LATER(ah))
1356                         REG_WRITE(ah, AR_RC, AR_RC_AHB);
1357
1358                 rst_flags = AR_RTC_RC_MAC_WARM;
1359                 if (type == ATH9K_RESET_COLD)
1360                         rst_flags |= AR_RTC_RC_MAC_COLD;
1361         }
1362
1363         if (AR_SREV_9330(ah)) {
1364                 if (!ath9k_hw_ar9330_reset_war(ah, type))
1365                         return false;
1366         }
1367
1368         if (ath9k_hw_mci_is_enabled(ah))
1369                 ar9003_mci_check_gpm_offset(ah);
1370
1371         REG_WRITE(ah, AR_RTC_RC, rst_flags);
1372
1373         REGWRITE_BUFFER_FLUSH(ah);
1374
1375         if (AR_SREV_9300_20_OR_LATER(ah))
1376                 udelay(50);
1377         else if (AR_SREV_9100(ah))
1378                 mdelay(10);
1379         else
1380                 udelay(100);
1381
1382         REG_WRITE(ah, AR_RTC_RC, 0);
1383         if (!ath9k_hw_wait(ah, AR_RTC_RC, AR_RTC_RC_M, 0, AH_WAIT_TIMEOUT)) {
1384                 ath_dbg(ath9k_hw_common(ah), RESET, "RTC stuck in MAC reset\n");
1385                 return false;
1386         }
1387
1388         if (!AR_SREV_9100(ah))
1389                 REG_WRITE(ah, AR_RC, 0);
1390
1391         if (AR_SREV_9100(ah))
1392                 udelay(50);
1393
1394         return true;
1395 }
1396
1397 static bool ath9k_hw_set_reset_power_on(struct ath_hw *ah)
1398 {
1399         ENABLE_REGWRITE_BUFFER(ah);
1400
1401         if (AR_SREV_9300_20_OR_LATER(ah)) {
1402                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1403                 udelay(10);
1404         }
1405
1406         REG_WRITE(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN |
1407                   AR_RTC_FORCE_WAKE_ON_INT);
1408
1409         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1410                 REG_WRITE(ah, AR_RC, AR_RC_AHB);
1411
1412         REG_WRITE(ah, AR_RTC_RESET, 0);
1413
1414         REGWRITE_BUFFER_FLUSH(ah);
1415
1416         udelay(2);
1417
1418         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1419                 REG_WRITE(ah, AR_RC, 0);
1420
1421         REG_WRITE(ah, AR_RTC_RESET, 1);
1422
1423         if (!ath9k_hw_wait(ah,
1424                            AR_RTC_STATUS,
1425                            AR_RTC_STATUS_M,
1426                            AR_RTC_STATUS_ON,
1427                            AH_WAIT_TIMEOUT)) {
1428                 ath_dbg(ath9k_hw_common(ah), RESET, "RTC not waking up\n");
1429                 return false;
1430         }
1431
1432         return ath9k_hw_set_reset(ah, ATH9K_RESET_WARM);
1433 }
1434
1435 static bool ath9k_hw_set_reset_reg(struct ath_hw *ah, u32 type)
1436 {
1437         bool ret = false;
1438
1439         if (AR_SREV_9300_20_OR_LATER(ah)) {
1440                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1441                 udelay(10);
1442         }
1443
1444         REG_WRITE(ah, AR_RTC_FORCE_WAKE,
1445                   AR_RTC_FORCE_WAKE_EN | AR_RTC_FORCE_WAKE_ON_INT);
1446
1447         if (!ah->reset_power_on)
1448                 type = ATH9K_RESET_POWER_ON;
1449
1450         switch (type) {
1451         case ATH9K_RESET_POWER_ON:
1452                 ret = ath9k_hw_set_reset_power_on(ah);
1453                 if (ret)
1454                         ah->reset_power_on = true;
1455                 break;
1456         case ATH9K_RESET_WARM:
1457         case ATH9K_RESET_COLD:
1458                 ret = ath9k_hw_set_reset(ah, type);
1459                 break;
1460         default:
1461                 break;
1462         }
1463
1464         return ret;
1465 }
1466
1467 static bool ath9k_hw_chip_reset(struct ath_hw *ah,
1468                                 struct ath9k_channel *chan)
1469 {
1470         int reset_type = ATH9K_RESET_WARM;
1471
1472         if (AR_SREV_9280(ah)) {
1473                 if (ah->eep_ops->get_eeprom(ah, EEP_OL_PWRCTRL))
1474                         reset_type = ATH9K_RESET_POWER_ON;
1475                 else
1476                         reset_type = ATH9K_RESET_COLD;
1477         } else if (ah->chip_fullsleep || REG_READ(ah, AR_Q_TXE) ||
1478                    (REG_READ(ah, AR_CR) & AR_CR_RXE))
1479                 reset_type = ATH9K_RESET_COLD;
1480
1481         if (!ath9k_hw_set_reset_reg(ah, reset_type))
1482                 return false;
1483
1484         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
1485                 return false;
1486
1487         ah->chip_fullsleep = false;
1488
1489         if (AR_SREV_9330(ah))
1490                 ar9003_hw_internal_regulator_apply(ah);
1491         ath9k_hw_init_pll(ah, chan);
1492
1493         return true;
1494 }
1495
1496 static bool ath9k_hw_channel_change(struct ath_hw *ah,
1497                                     struct ath9k_channel *chan)
1498 {
1499         struct ath_common *common = ath9k_hw_common(ah);
1500         struct ath9k_hw_capabilities *pCap = &ah->caps;
1501         bool band_switch = false, mode_diff = false;
1502         u8 ini_reloaded = 0;
1503         u32 qnum;
1504         int r;
1505
1506         if (pCap->hw_caps & ATH9K_HW_CAP_FCC_BAND_SWITCH) {
1507                 u32 flags_diff = chan->channelFlags ^ ah->curchan->channelFlags;
1508                 band_switch = !!(flags_diff & CHANNEL_5GHZ);
1509                 mode_diff = !!(flags_diff & ~CHANNEL_HT);
1510         }
1511
1512         for (qnum = 0; qnum < AR_NUM_QCU; qnum++) {
1513                 if (ath9k_hw_numtxpending(ah, qnum)) {
1514                         ath_dbg(common, QUEUE,
1515                                 "Transmit frames pending on queue %d\n", qnum);
1516                         return false;
1517                 }
1518         }
1519
1520         if (!ath9k_hw_rfbus_req(ah)) {
1521                 ath_err(common, "Could not kill baseband RX\n");
1522                 return false;
1523         }
1524
1525         if (band_switch || mode_diff) {
1526                 ath9k_hw_mark_phy_inactive(ah);
1527                 udelay(5);
1528
1529                 if (band_switch)
1530                         ath9k_hw_init_pll(ah, chan);
1531
1532                 if (ath9k_hw_fast_chan_change(ah, chan, &ini_reloaded)) {
1533                         ath_err(common, "Failed to do fast channel change\n");
1534                         return false;
1535                 }
1536         }
1537
1538         ath9k_hw_set_channel_regs(ah, chan);
1539
1540         r = ath9k_hw_rf_set_freq(ah, chan);
1541         if (r) {
1542                 ath_err(common, "Failed to set channel\n");
1543                 return false;
1544         }
1545         ath9k_hw_set_clockrate(ah);
1546         ath9k_hw_apply_txpower(ah, chan, false);
1547
1548         ath9k_hw_set_delta_slope(ah, chan);
1549         ath9k_hw_spur_mitigate_freq(ah, chan);
1550
1551         if (band_switch || ini_reloaded)
1552                 ah->eep_ops->set_board_values(ah, chan);
1553
1554         ath9k_hw_init_bb(ah, chan);
1555         ath9k_hw_rfbus_done(ah);
1556
1557         if (band_switch || ini_reloaded) {
1558                 ah->ah_flags |= AH_FASTCC;
1559                 ath9k_hw_init_cal(ah, chan);
1560                 ah->ah_flags &= ~AH_FASTCC;
1561         }
1562
1563         return true;
1564 }
1565
1566 static void ath9k_hw_apply_gpio_override(struct ath_hw *ah)
1567 {
1568         u32 gpio_mask = ah->gpio_mask;
1569         int i;
1570
1571         for (i = 0; gpio_mask; i++, gpio_mask >>= 1) {
1572                 if (!(gpio_mask & 1))
1573                         continue;
1574
1575                 ath9k_hw_cfg_output(ah, i, AR_GPIO_OUTPUT_MUX_AS_OUTPUT);
1576                 ath9k_hw_set_gpio(ah, i, !!(ah->gpio_val & BIT(i)));
1577         }
1578 }
1579
1580 void ath9k_hw_check_nav(struct ath_hw *ah)
1581 {
1582         struct ath_common *common = ath9k_hw_common(ah);
1583         u32 val;
1584
1585         val = REG_READ(ah, AR_NAV);
1586         if (val != 0xdeadbeef && val > 0x7fff) {
1587                 ath_dbg(common, BSTUCK, "Abnormal NAV: 0x%x\n", val);
1588                 REG_WRITE(ah, AR_NAV, 0);
1589         }
1590 }
1591 EXPORT_SYMBOL(ath9k_hw_check_nav);
1592
1593 bool ath9k_hw_check_alive(struct ath_hw *ah)
1594 {
1595         int count = 50;
1596         u32 reg, last_val;
1597
1598         if (AR_SREV_9300(ah))
1599                 return !ath9k_hw_detect_mac_hang(ah);
1600
1601         if (AR_SREV_9285_12_OR_LATER(ah))
1602                 return true;
1603
1604         last_val = REG_READ(ah, AR_OBS_BUS_1);
1605         do {
1606                 reg = REG_READ(ah, AR_OBS_BUS_1);
1607                 if (reg != last_val)
1608                         return true;
1609
1610                 udelay(1);
1611                 last_val = reg;
1612                 if ((reg & 0x7E7FFFEF) == 0x00702400)
1613                         continue;
1614
1615                 switch (reg & 0x7E000B00) {
1616                 case 0x1E000000:
1617                 case 0x52000B00:
1618                 case 0x18000B00:
1619                         continue;
1620                 default:
1621                         return true;
1622                 }
1623         } while (count-- > 0);
1624
1625         return false;
1626 }
1627 EXPORT_SYMBOL(ath9k_hw_check_alive);
1628
1629 static void ath9k_hw_init_mfp(struct ath_hw *ah)
1630 {
1631         /* Setup MFP options for CCMP */
1632         if (AR_SREV_9280_20_OR_LATER(ah)) {
1633                 /* Mask Retry(b11), PwrMgt(b12), MoreData(b13) to 0 in mgmt
1634                  * frames when constructing CCMP AAD. */
1635                 REG_RMW_FIELD(ah, AR_AES_MUTE_MASK1, AR_AES_MUTE_MASK1_FC_MGMT,
1636                               0xc7ff);
1637                 if (AR_SREV_9271(ah) || AR_DEVID_7010(ah))
1638                         ah->sw_mgmt_crypto_tx = true;
1639                 else
1640                         ah->sw_mgmt_crypto_tx = false;
1641                 ah->sw_mgmt_crypto_rx = false;
1642         } else if (AR_SREV_9160_10_OR_LATER(ah)) {
1643                 /* Disable hardware crypto for management frames */
1644                 REG_CLR_BIT(ah, AR_PCU_MISC_MODE2,
1645                             AR_PCU_MISC_MODE2_MGMT_CRYPTO_ENABLE);
1646                 REG_SET_BIT(ah, AR_PCU_MISC_MODE2,
1647                             AR_PCU_MISC_MODE2_NO_CRYPTO_FOR_NON_DATA_PKT);
1648                 ah->sw_mgmt_crypto_tx = true;
1649                 ah->sw_mgmt_crypto_rx = true;
1650         } else {
1651                 ah->sw_mgmt_crypto_tx = true;
1652                 ah->sw_mgmt_crypto_rx = true;
1653         }
1654 }
1655
1656 static void ath9k_hw_reset_opmode(struct ath_hw *ah,
1657                                   u32 macStaId1, u32 saveDefAntenna)
1658 {
1659         struct ath_common *common = ath9k_hw_common(ah);
1660
1661         ENABLE_REGWRITE_BUFFER(ah);
1662
1663         REG_RMW(ah, AR_STA_ID1, macStaId1
1664                   | AR_STA_ID1_RTS_USE_DEF
1665                   | ah->sta_id1_defaults,
1666                   ~AR_STA_ID1_SADH_MASK);
1667         ath_hw_setbssidmask(common);
1668         REG_WRITE(ah, AR_DEF_ANTENNA, saveDefAntenna);
1669         ath9k_hw_write_associd(ah);
1670         REG_WRITE(ah, AR_ISR, ~0);
1671         REG_WRITE(ah, AR_RSSI_THR, INIT_RSSI_THR);
1672
1673         REGWRITE_BUFFER_FLUSH(ah);
1674
1675         ath9k_hw_set_operating_mode(ah, ah->opmode);
1676 }
1677
1678 static void ath9k_hw_init_queues(struct ath_hw *ah)
1679 {
1680         int i;
1681
1682         ENABLE_REGWRITE_BUFFER(ah);
1683
1684         for (i = 0; i < AR_NUM_DCU; i++)
1685                 REG_WRITE(ah, AR_DQCUMASK(i), 1 << i);
1686
1687         REGWRITE_BUFFER_FLUSH(ah);
1688
1689         ah->intr_txqs = 0;
1690         for (i = 0; i < ATH9K_NUM_TX_QUEUES; i++)
1691                 ath9k_hw_resettxqueue(ah, i);
1692 }
1693
1694 /*
1695  * For big endian systems turn on swapping for descriptors
1696  */
1697 static void ath9k_hw_init_desc(struct ath_hw *ah)
1698 {
1699         struct ath_common *common = ath9k_hw_common(ah);
1700
1701         if (AR_SREV_9100(ah)) {
1702                 u32 mask;
1703                 mask = REG_READ(ah, AR_CFG);
1704                 if (mask & (AR_CFG_SWRB | AR_CFG_SWTB | AR_CFG_SWRG)) {
1705                         ath_dbg(common, RESET, "CFG Byte Swap Set 0x%x\n",
1706                                 mask);
1707                 } else {
1708                         mask = INIT_CONFIG_STATUS | AR_CFG_SWRB | AR_CFG_SWTB;
1709                         REG_WRITE(ah, AR_CFG, mask);
1710                         ath_dbg(common, RESET, "Setting CFG 0x%x\n",
1711                                 REG_READ(ah, AR_CFG));
1712                 }
1713         } else {
1714                 if (common->bus_ops->ath_bus_type == ATH_USB) {
1715                         /* Configure AR9271 target WLAN */
1716                         if (AR_SREV_9271(ah))
1717                                 REG_WRITE(ah, AR_CFG, AR_CFG_SWRB | AR_CFG_SWTB);
1718                         else
1719                                 REG_WRITE(ah, AR_CFG, AR_CFG_SWTD | AR_CFG_SWRD);
1720                 }
1721 #ifdef __BIG_ENDIAN
1722                 else if (AR_SREV_9330(ah) || AR_SREV_9340(ah) ||
1723                          AR_SREV_9550(ah) || AR_SREV_9531(ah) ||
1724                          AR_SREV_9561(ah))
1725                         REG_RMW(ah, AR_CFG, AR_CFG_SWRB | AR_CFG_SWTB, 0);
1726                 else
1727                         REG_WRITE(ah, AR_CFG, AR_CFG_SWTD | AR_CFG_SWRD);
1728 #endif
1729         }
1730 }
1731
1732 /*
1733  * Fast channel change:
1734  * (Change synthesizer based on channel freq without resetting chip)
1735  */
1736 static int ath9k_hw_do_fastcc(struct ath_hw *ah, struct ath9k_channel *chan)
1737 {
1738         struct ath_common *common = ath9k_hw_common(ah);
1739         struct ath9k_hw_capabilities *pCap = &ah->caps;
1740         int ret;
1741
1742         if (AR_SREV_9280(ah) && common->bus_ops->ath_bus_type == ATH_PCI)
1743                 goto fail;
1744
1745         if (ah->chip_fullsleep)
1746                 goto fail;
1747
1748         if (!ah->curchan)
1749                 goto fail;
1750
1751         if (chan->channel == ah->curchan->channel)
1752                 goto fail;
1753
1754         if ((ah->curchan->channelFlags | chan->channelFlags) &
1755             (CHANNEL_HALF | CHANNEL_QUARTER))
1756                 goto fail;
1757
1758         /*
1759          * If cross-band fcc is not supoprted, bail out if channelFlags differ.
1760          */
1761         if (!(pCap->hw_caps & ATH9K_HW_CAP_FCC_BAND_SWITCH) &&
1762             ((chan->channelFlags ^ ah->curchan->channelFlags) & ~CHANNEL_HT))
1763                 goto fail;
1764
1765         if (!ath9k_hw_check_alive(ah))
1766                 goto fail;
1767
1768         /*
1769          * For AR9462, make sure that calibration data for
1770          * re-using are present.
1771          */
1772         if (AR_SREV_9462(ah) && (ah->caldata &&
1773                                  (!test_bit(TXIQCAL_DONE, &ah->caldata->cal_flags) ||
1774                                   !test_bit(TXCLCAL_DONE, &ah->caldata->cal_flags) ||
1775                                   !test_bit(RTT_DONE, &ah->caldata->cal_flags))))
1776                 goto fail;
1777
1778         ath_dbg(common, RESET, "FastChannelChange for %d -> %d\n",
1779                 ah->curchan->channel, chan->channel);
1780
1781         ret = ath9k_hw_channel_change(ah, chan);
1782         if (!ret)
1783                 goto fail;
1784
1785         if (ath9k_hw_mci_is_enabled(ah))
1786                 ar9003_mci_2g5g_switch(ah, false);
1787
1788         ath9k_hw_loadnf(ah, ah->curchan);
1789         ath9k_hw_start_nfcal(ah, true);
1790
1791         if (AR_SREV_9271(ah))
1792                 ar9002_hw_load_ani_reg(ah, chan);
1793
1794         return 0;
1795 fail:
1796         return -EINVAL;
1797 }
1798
1799 u32 ath9k_hw_get_tsf_offset(struct timespec *last, struct timespec *cur)
1800 {
1801         struct timespec ts;
1802         s64 usec;
1803
1804         if (!cur) {
1805                 getrawmonotonic(&ts);
1806                 cur = &ts;
1807         }
1808
1809         usec = cur->tv_sec * 1000000ULL + cur->tv_nsec / 1000;
1810         usec -= last->tv_sec * 1000000ULL + last->tv_nsec / 1000;
1811
1812         return (u32) usec;
1813 }
1814 EXPORT_SYMBOL(ath9k_hw_get_tsf_offset);
1815
1816 int ath9k_hw_reset(struct ath_hw *ah, struct ath9k_channel *chan,
1817                    struct ath9k_hw_cal_data *caldata, bool fastcc)
1818 {
1819         struct ath_common *common = ath9k_hw_common(ah);
1820         u32 saveLedState;
1821         u32 saveDefAntenna;
1822         u32 macStaId1;
1823         u64 tsf = 0;
1824         s64 usec = 0;
1825         int r;
1826         bool start_mci_reset = false;
1827         bool save_fullsleep = ah->chip_fullsleep;
1828
1829         if (ath9k_hw_mci_is_enabled(ah)) {
1830                 start_mci_reset = ar9003_mci_start_reset(ah, chan);
1831                 if (start_mci_reset)
1832                         return 0;
1833         }
1834
1835         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
1836                 return -EIO;
1837
1838         if (ah->curchan && !ah->chip_fullsleep)
1839                 ath9k_hw_getnf(ah, ah->curchan);
1840
1841         ah->caldata = caldata;
1842         if (caldata && (chan->channel != caldata->channel ||
1843                         chan->channelFlags != caldata->channelFlags)) {
1844                 /* Operating channel changed, reset channel calibration data */
1845                 memset(caldata, 0, sizeof(*caldata));
1846                 ath9k_init_nfcal_hist_buffer(ah, chan);
1847         } else if (caldata) {
1848                 clear_bit(PAPRD_PACKET_SENT, &caldata->cal_flags);
1849         }
1850         ah->noise = ath9k_hw_getchan_noise(ah, chan, chan->noisefloor);
1851
1852         if (fastcc) {
1853                 r = ath9k_hw_do_fastcc(ah, chan);
1854                 if (!r)
1855                         return r;
1856         }
1857
1858         if (ath9k_hw_mci_is_enabled(ah))
1859                 ar9003_mci_stop_bt(ah, save_fullsleep);
1860
1861         saveDefAntenna = REG_READ(ah, AR_DEF_ANTENNA);
1862         if (saveDefAntenna == 0)
1863                 saveDefAntenna = 1;
1864
1865         macStaId1 = REG_READ(ah, AR_STA_ID1) & AR_STA_ID1_BASE_RATE_11B;
1866
1867         /* Save TSF before chip reset, a cold reset clears it */
1868         tsf = ath9k_hw_gettsf64(ah);
1869         usec = ktime_to_us(ktime_get_raw());
1870
1871         saveLedState = REG_READ(ah, AR_CFG_LED) &
1872                 (AR_CFG_LED_ASSOC_CTL | AR_CFG_LED_MODE_SEL |
1873                  AR_CFG_LED_BLINK_THRESH_SEL | AR_CFG_LED_BLINK_SLOW);
1874
1875         ath9k_hw_mark_phy_inactive(ah);
1876
1877         ah->paprd_table_write_done = false;
1878
1879         /* Only required on the first reset */
1880         if (AR_SREV_9271(ah) && ah->htc_reset_init) {
1881                 REG_WRITE(ah,
1882                           AR9271_RESET_POWER_DOWN_CONTROL,
1883                           AR9271_RADIO_RF_RST);
1884                 udelay(50);
1885         }
1886
1887         if (!ath9k_hw_chip_reset(ah, chan)) {
1888                 ath_err(common, "Chip reset failed\n");
1889                 return -EINVAL;
1890         }
1891
1892         /* Only required on the first reset */
1893         if (AR_SREV_9271(ah) && ah->htc_reset_init) {
1894                 ah->htc_reset_init = false;
1895                 REG_WRITE(ah,
1896                           AR9271_RESET_POWER_DOWN_CONTROL,
1897                           AR9271_GATE_MAC_CTL);
1898                 udelay(50);
1899         }
1900
1901         /* Restore TSF */
1902         usec = ktime_to_us(ktime_get_raw()) - usec;
1903         ath9k_hw_settsf64(ah, tsf + usec);
1904
1905         if (AR_SREV_9280_20_OR_LATER(ah))
1906                 REG_SET_BIT(ah, AR_GPIO_INPUT_EN_VAL, AR_GPIO_JTAG_DISABLE);
1907
1908         if (!AR_SREV_9300_20_OR_LATER(ah))
1909                 ar9002_hw_enable_async_fifo(ah);
1910
1911         r = ath9k_hw_process_ini(ah, chan);
1912         if (r)
1913                 return r;
1914
1915         ath9k_hw_set_rfmode(ah, chan);
1916
1917         if (ath9k_hw_mci_is_enabled(ah))
1918                 ar9003_mci_reset(ah, false, IS_CHAN_2GHZ(chan), save_fullsleep);
1919
1920         /*
1921          * Some AR91xx SoC devices frequently fail to accept TSF writes
1922          * right after the chip reset. When that happens, write a new
1923          * value after the initvals have been applied, with an offset
1924          * based on measured time difference
1925          */
1926         if (AR_SREV_9100(ah) && (ath9k_hw_gettsf64(ah) < tsf)) {
1927                 tsf += 1500;
1928                 ath9k_hw_settsf64(ah, tsf);
1929         }
1930
1931         ath9k_hw_init_mfp(ah);
1932
1933         ath9k_hw_set_delta_slope(ah, chan);
1934         ath9k_hw_spur_mitigate_freq(ah, chan);
1935         ah->eep_ops->set_board_values(ah, chan);
1936
1937         ath9k_hw_reset_opmode(ah, macStaId1, saveDefAntenna);
1938
1939         r = ath9k_hw_rf_set_freq(ah, chan);
1940         if (r)
1941                 return r;
1942
1943         ath9k_hw_set_clockrate(ah);
1944
1945         ath9k_hw_init_queues(ah);
1946         ath9k_hw_init_interrupt_masks(ah, ah->opmode);
1947         ath9k_hw_ani_cache_ini_regs(ah);
1948         ath9k_hw_init_qos(ah);
1949
1950         if (ah->caps.hw_caps & ATH9K_HW_CAP_RFSILENT)
1951                 ath9k_hw_cfg_gpio_input(ah, ah->rfkill_gpio);
1952
1953         ath9k_hw_init_global_settings(ah);
1954
1955         if (AR_SREV_9287(ah) && AR_SREV_9287_13_OR_LATER(ah)) {
1956                 REG_SET_BIT(ah, AR_MAC_PCU_LOGIC_ANALYZER,
1957                             AR_MAC_PCU_LOGIC_ANALYZER_DISBUG20768);
1958                 REG_RMW_FIELD(ah, AR_AHB_MODE, AR_AHB_CUSTOM_BURST_EN,
1959                               AR_AHB_CUSTOM_BURST_ASYNC_FIFO_VAL);
1960                 REG_SET_BIT(ah, AR_PCU_MISC_MODE2,
1961                             AR_PCU_MISC_MODE2_ENABLE_AGGWEP);
1962         }
1963
1964         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PRESERVE_SEQNUM);
1965
1966         ath9k_hw_set_dma(ah);
1967
1968         if (!ath9k_hw_mci_is_enabled(ah))
1969                 REG_WRITE(ah, AR_OBS, 8);
1970
1971         ENABLE_REG_RMW_BUFFER(ah);
1972         if (ah->config.rx_intr_mitigation) {
1973                 REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_LAST, ah->config.rimt_last);
1974                 REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_FIRST, ah->config.rimt_first);
1975         }
1976
1977         if (ah->config.tx_intr_mitigation) {
1978                 REG_RMW_FIELD(ah, AR_TIMT, AR_TIMT_LAST, 300);
1979                 REG_RMW_FIELD(ah, AR_TIMT, AR_TIMT_FIRST, 750);
1980         }
1981         REG_RMW_BUFFER_FLUSH(ah);
1982
1983         ath9k_hw_init_bb(ah, chan);
1984
1985         if (caldata) {
1986                 clear_bit(TXIQCAL_DONE, &caldata->cal_flags);
1987                 clear_bit(TXCLCAL_DONE, &caldata->cal_flags);
1988         }
1989         if (!ath9k_hw_init_cal(ah, chan))
1990                 return -EIO;
1991
1992         if (ath9k_hw_mci_is_enabled(ah) && ar9003_mci_end_reset(ah, chan, caldata))
1993                 return -EIO;
1994
1995         ENABLE_REGWRITE_BUFFER(ah);
1996
1997         ath9k_hw_restore_chainmask(ah);
1998         REG_WRITE(ah, AR_CFG_LED, saveLedState | AR_CFG_SCLK_32KHZ);
1999
2000         REGWRITE_BUFFER_FLUSH(ah);
2001
2002         ath9k_hw_gen_timer_start_tsf2(ah);
2003
2004         ath9k_hw_init_desc(ah);
2005
2006         if (ath9k_hw_btcoex_is_enabled(ah))
2007                 ath9k_hw_btcoex_enable(ah);
2008
2009         if (ath9k_hw_mci_is_enabled(ah))
2010                 ar9003_mci_check_bt(ah);
2011
2012         if (AR_SREV_9300_20_OR_LATER(ah)) {
2013                 ath9k_hw_loadnf(ah, chan);
2014                 ath9k_hw_start_nfcal(ah, true);
2015         }
2016
2017         if (AR_SREV_9300_20_OR_LATER(ah))
2018                 ar9003_hw_bb_watchdog_config(ah);
2019
2020         if (ah->config.hw_hang_checks & HW_PHYRESTART_CLC_WAR)
2021                 ar9003_hw_disable_phy_restart(ah);
2022
2023         ath9k_hw_apply_gpio_override(ah);
2024
2025         if (AR_SREV_9565(ah) && common->bt_ant_diversity)
2026                 REG_SET_BIT(ah, AR_BTCOEX_WL_LNADIV, AR_BTCOEX_WL_LNADIV_FORCE_ON);
2027
2028         if (ah->hw->conf.radar_enabled) {
2029                 /* set HW specific DFS configuration */
2030                 ah->radar_conf.ext_channel = IS_CHAN_HT40(chan);
2031                 ath9k_hw_set_radar_params(ah);
2032         }
2033
2034         return 0;
2035 }
2036 EXPORT_SYMBOL(ath9k_hw_reset);
2037
2038 /******************************/
2039 /* Power Management (Chipset) */
2040 /******************************/
2041
2042 /*
2043  * Notify Power Mgt is disabled in self-generated frames.
2044  * If requested, force chip to sleep.
2045  */
2046 static void ath9k_set_power_sleep(struct ath_hw *ah)
2047 {
2048         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
2049
2050         if (AR_SREV_9462(ah) || AR_SREV_9565(ah)) {
2051                 REG_CLR_BIT(ah, AR_TIMER_MODE, 0xff);
2052                 REG_CLR_BIT(ah, AR_NDP2_TIMER_MODE, 0xff);
2053                 REG_CLR_BIT(ah, AR_SLP32_INC, 0xfffff);
2054                 /* xxx Required for WLAN only case ? */
2055                 REG_WRITE(ah, AR_MCI_INTERRUPT_RX_MSG_EN, 0);
2056                 udelay(100);
2057         }
2058
2059         /*
2060          * Clear the RTC force wake bit to allow the
2061          * mac to go to sleep.
2062          */
2063         REG_CLR_BIT(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN);
2064
2065         if (ath9k_hw_mci_is_enabled(ah))
2066                 udelay(100);
2067
2068         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
2069                 REG_WRITE(ah, AR_RC, AR_RC_AHB | AR_RC_HOSTIF);
2070
2071         /* Shutdown chip. Active low */
2072         if (!AR_SREV_5416(ah) && !AR_SREV_9271(ah)) {
2073                 REG_CLR_BIT(ah, AR_RTC_RESET, AR_RTC_RESET_EN);
2074                 udelay(2);
2075         }
2076
2077         /* Clear Bit 14 of AR_WA after putting chip into Full Sleep mode. */
2078         if (AR_SREV_9300_20_OR_LATER(ah))
2079                 REG_WRITE(ah, AR_WA, ah->WARegVal & ~AR_WA_D3_L1_DISABLE);
2080 }
2081
2082 /*
2083  * Notify Power Management is enabled in self-generating
2084  * frames. If request, set power mode of chip to
2085  * auto/normal.  Duration in units of 128us (1/8 TU).
2086  */
2087 static void ath9k_set_power_network_sleep(struct ath_hw *ah)
2088 {
2089         struct ath9k_hw_capabilities *pCap = &ah->caps;
2090
2091         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
2092
2093         if (!(pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)) {
2094                 /* Set WakeOnInterrupt bit; clear ForceWake bit */
2095                 REG_WRITE(ah, AR_RTC_FORCE_WAKE,
2096                           AR_RTC_FORCE_WAKE_ON_INT);
2097         } else {
2098
2099                 /* When chip goes into network sleep, it could be waken
2100                  * up by MCI_INT interrupt caused by BT's HW messages
2101                  * (LNA_xxx, CONT_xxx) which chould be in a very fast
2102                  * rate (~100us). This will cause chip to leave and
2103                  * re-enter network sleep mode frequently, which in
2104                  * consequence will have WLAN MCI HW to generate lots of
2105                  * SYS_WAKING and SYS_SLEEPING messages which will make
2106                  * BT CPU to busy to process.
2107                  */
2108                 if (ath9k_hw_mci_is_enabled(ah))
2109                         REG_CLR_BIT(ah, AR_MCI_INTERRUPT_RX_MSG_EN,
2110                                     AR_MCI_INTERRUPT_RX_HW_MSG_MASK);
2111                 /*
2112                  * Clear the RTC force wake bit to allow the
2113                  * mac to go to sleep.
2114                  */
2115                 REG_CLR_BIT(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN);
2116
2117                 if (ath9k_hw_mci_is_enabled(ah))
2118                         udelay(30);
2119         }
2120
2121         /* Clear Bit 14 of AR_WA after putting chip into Net Sleep mode. */
2122         if (AR_SREV_9300_20_OR_LATER(ah))
2123                 REG_WRITE(ah, AR_WA, ah->WARegVal & ~AR_WA_D3_L1_DISABLE);
2124 }
2125
2126 static bool ath9k_hw_set_power_awake(struct ath_hw *ah)
2127 {
2128         u32 val;
2129         int i;
2130
2131         /* Set Bits 14 and 17 of AR_WA before powering on the chip. */
2132         if (AR_SREV_9300_20_OR_LATER(ah)) {
2133                 REG_WRITE(ah, AR_WA, ah->WARegVal);
2134                 udelay(10);
2135         }
2136
2137         if ((REG_READ(ah, AR_RTC_STATUS) &
2138              AR_RTC_STATUS_M) == AR_RTC_STATUS_SHUTDOWN) {
2139                 if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON)) {
2140                         return false;
2141                 }
2142                 if (!AR_SREV_9300_20_OR_LATER(ah))
2143                         ath9k_hw_init_pll(ah, NULL);
2144         }
2145         if (AR_SREV_9100(ah))
2146                 REG_SET_BIT(ah, AR_RTC_RESET,
2147                             AR_RTC_RESET_EN);
2148
2149         REG_SET_BIT(ah, AR_RTC_FORCE_WAKE,
2150                     AR_RTC_FORCE_WAKE_EN);
2151         if (AR_SREV_9100(ah))
2152                 mdelay(10);
2153         else
2154                 udelay(50);
2155
2156         for (i = POWER_UP_TIME / 50; i > 0; i--) {
2157                 val = REG_READ(ah, AR_RTC_STATUS) & AR_RTC_STATUS_M;
2158                 if (val == AR_RTC_STATUS_ON)
2159                         break;
2160                 udelay(50);
2161                 REG_SET_BIT(ah, AR_RTC_FORCE_WAKE,
2162                             AR_RTC_FORCE_WAKE_EN);
2163         }
2164         if (i == 0) {
2165                 ath_err(ath9k_hw_common(ah),
2166                         "Failed to wakeup in %uus\n",
2167                         POWER_UP_TIME / 20);
2168                 return false;
2169         }
2170
2171         if (ath9k_hw_mci_is_enabled(ah))
2172                 ar9003_mci_set_power_awake(ah);
2173
2174         REG_CLR_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
2175
2176         return true;
2177 }
2178
2179 bool ath9k_hw_setpower(struct ath_hw *ah, enum ath9k_power_mode mode)
2180 {
2181         struct ath_common *common = ath9k_hw_common(ah);
2182         int status = true;
2183         static const char *modes[] = {
2184                 "AWAKE",
2185                 "FULL-SLEEP",
2186                 "NETWORK SLEEP",
2187                 "UNDEFINED"
2188         };
2189
2190         if (ah->power_mode == mode)
2191                 return status;
2192
2193         ath_dbg(common, RESET, "%s -> %s\n",
2194                 modes[ah->power_mode], modes[mode]);
2195
2196         switch (mode) {
2197         case ATH9K_PM_AWAKE:
2198                 status = ath9k_hw_set_power_awake(ah);
2199                 break;
2200         case ATH9K_PM_FULL_SLEEP:
2201                 if (ath9k_hw_mci_is_enabled(ah))
2202                         ar9003_mci_set_full_sleep(ah);
2203
2204                 ath9k_set_power_sleep(ah);
2205                 ah->chip_fullsleep = true;
2206                 break;
2207         case ATH9K_PM_NETWORK_SLEEP:
2208                 ath9k_set_power_network_sleep(ah);
2209                 break;
2210         default:
2211                 ath_err(common, "Unknown power mode %u\n", mode);
2212                 return false;
2213         }
2214         ah->power_mode = mode;
2215
2216         /*
2217          * XXX: If this warning never comes up after a while then
2218          * simply keep the ATH_DBG_WARN_ON_ONCE() but make
2219          * ath9k_hw_setpower() return type void.
2220          */
2221
2222         if (!(ah->ah_flags & AH_UNPLUGGED))
2223                 ATH_DBG_WARN_ON_ONCE(!status);
2224
2225         return status;
2226 }
2227 EXPORT_SYMBOL(ath9k_hw_setpower);
2228
2229 /*******************/
2230 /* Beacon Handling */
2231 /*******************/
2232
2233 void ath9k_hw_beaconinit(struct ath_hw *ah, u32 next_beacon, u32 beacon_period)
2234 {
2235         int flags = 0;
2236
2237         ENABLE_REGWRITE_BUFFER(ah);
2238
2239         switch (ah->opmode) {
2240         case NL80211_IFTYPE_ADHOC:
2241                 REG_SET_BIT(ah, AR_TXCFG,
2242                             AR_TXCFG_ADHOC_BEACON_ATIM_TX_POLICY);
2243         case NL80211_IFTYPE_MESH_POINT:
2244         case NL80211_IFTYPE_AP:
2245                 REG_WRITE(ah, AR_NEXT_TBTT_TIMER, next_beacon);
2246                 REG_WRITE(ah, AR_NEXT_DMA_BEACON_ALERT, next_beacon -
2247                           TU_TO_USEC(ah->config.dma_beacon_response_time));
2248                 REG_WRITE(ah, AR_NEXT_SWBA, next_beacon -
2249                           TU_TO_USEC(ah->config.sw_beacon_response_time));
2250                 flags |=
2251                         AR_TBTT_TIMER_EN | AR_DBA_TIMER_EN | AR_SWBA_TIMER_EN;
2252                 break;
2253         default:
2254                 ath_dbg(ath9k_hw_common(ah), BEACON,
2255                         "%s: unsupported opmode: %d\n", __func__, ah->opmode);
2256                 return;
2257                 break;
2258         }
2259
2260         REG_WRITE(ah, AR_BEACON_PERIOD, beacon_period);
2261         REG_WRITE(ah, AR_DMA_BEACON_PERIOD, beacon_period);
2262         REG_WRITE(ah, AR_SWBA_PERIOD, beacon_period);
2263
2264         REGWRITE_BUFFER_FLUSH(ah);
2265
2266         REG_SET_BIT(ah, AR_TIMER_MODE, flags);
2267 }
2268 EXPORT_SYMBOL(ath9k_hw_beaconinit);
2269
2270 void ath9k_hw_set_sta_beacon_timers(struct ath_hw *ah,
2271                                     const struct ath9k_beacon_state *bs)
2272 {
2273         u32 nextTbtt, beaconintval, dtimperiod, beacontimeout;
2274         struct ath9k_hw_capabilities *pCap = &ah->caps;
2275         struct ath_common *common = ath9k_hw_common(ah);
2276
2277         ENABLE_REGWRITE_BUFFER(ah);
2278
2279         REG_WRITE(ah, AR_NEXT_TBTT_TIMER, bs->bs_nexttbtt);
2280         REG_WRITE(ah, AR_BEACON_PERIOD, bs->bs_intval);
2281         REG_WRITE(ah, AR_DMA_BEACON_PERIOD, bs->bs_intval);
2282
2283         REGWRITE_BUFFER_FLUSH(ah);
2284
2285         REG_RMW_FIELD(ah, AR_RSSI_THR,
2286                       AR_RSSI_THR_BM_THR, bs->bs_bmissthreshold);
2287
2288         beaconintval = bs->bs_intval;
2289
2290         if (bs->bs_sleepduration > beaconintval)
2291                 beaconintval = bs->bs_sleepduration;
2292
2293         dtimperiod = bs->bs_dtimperiod;
2294         if (bs->bs_sleepduration > dtimperiod)
2295                 dtimperiod = bs->bs_sleepduration;
2296
2297         if (beaconintval == dtimperiod)
2298                 nextTbtt = bs->bs_nextdtim;
2299         else
2300                 nextTbtt = bs->bs_nexttbtt;
2301
2302         ath_dbg(common, BEACON, "next DTIM %d\n", bs->bs_nextdtim);
2303         ath_dbg(common, BEACON, "next beacon %d\n", nextTbtt);
2304         ath_dbg(common, BEACON, "beacon period %d\n", beaconintval);
2305         ath_dbg(common, BEACON, "DTIM period %d\n", dtimperiod);
2306
2307         ENABLE_REGWRITE_BUFFER(ah);
2308
2309         REG_WRITE(ah, AR_NEXT_DTIM, bs->bs_nextdtim - SLEEP_SLOP);
2310         REG_WRITE(ah, AR_NEXT_TIM, nextTbtt - SLEEP_SLOP);
2311
2312         REG_WRITE(ah, AR_SLEEP1,
2313                   SM((CAB_TIMEOUT_VAL << 3), AR_SLEEP1_CAB_TIMEOUT)
2314                   | AR_SLEEP1_ASSUME_DTIM);
2315
2316         if (pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)
2317                 beacontimeout = (BEACON_TIMEOUT_VAL << 3);
2318         else
2319                 beacontimeout = MIN_BEACON_TIMEOUT_VAL;
2320
2321         REG_WRITE(ah, AR_SLEEP2,
2322                   SM(beacontimeout, AR_SLEEP2_BEACON_TIMEOUT));
2323
2324         REG_WRITE(ah, AR_TIM_PERIOD, beaconintval);
2325         REG_WRITE(ah, AR_DTIM_PERIOD, dtimperiod);
2326
2327         REGWRITE_BUFFER_FLUSH(ah);
2328
2329         REG_SET_BIT(ah, AR_TIMER_MODE,
2330                     AR_TBTT_TIMER_EN | AR_TIM_TIMER_EN |
2331                     AR_DTIM_TIMER_EN);
2332
2333         /* TSF Out of Range Threshold */
2334         REG_WRITE(ah, AR_TSFOOR_THRESHOLD, bs->bs_tsfoor_threshold);
2335 }
2336 EXPORT_SYMBOL(ath9k_hw_set_sta_beacon_timers);
2337
2338 /*******************/
2339 /* HW Capabilities */
2340 /*******************/
2341
2342 static u8 fixup_chainmask(u8 chip_chainmask, u8 eeprom_chainmask)
2343 {
2344         eeprom_chainmask &= chip_chainmask;
2345         if (eeprom_chainmask)
2346                 return eeprom_chainmask;
2347         else
2348                 return chip_chainmask;
2349 }
2350
2351 /**
2352  * ath9k_hw_dfs_tested - checks if DFS has been tested with used chipset
2353  * @ah: the atheros hardware data structure
2354  *
2355  * We enable DFS support upstream on chipsets which have passed a series
2356  * of tests. The testing requirements are going to be documented. Desired
2357  * test requirements are documented at:
2358  *
2359  * http://wireless.kernel.org/en/users/Drivers/ath9k/dfs
2360  *
2361  * Once a new chipset gets properly tested an individual commit can be used
2362  * to document the testing for DFS for that chipset.
2363  */
2364 static bool ath9k_hw_dfs_tested(struct ath_hw *ah)
2365 {
2366
2367         switch (ah->hw_version.macVersion) {
2368         /* for temporary testing DFS with 9280 */
2369         case AR_SREV_VERSION_9280:
2370         /* AR9580 will likely be our first target to get testing on */
2371         case AR_SREV_VERSION_9580:
2372                 return true;
2373         default:
2374                 return false;
2375         }
2376 }
2377
2378 int ath9k_hw_fill_cap_info(struct ath_hw *ah)
2379 {
2380         struct ath9k_hw_capabilities *pCap = &ah->caps;
2381         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
2382         struct ath_common *common = ath9k_hw_common(ah);
2383
2384         u16 eeval;
2385         u8 ant_div_ctl1, tx_chainmask, rx_chainmask;
2386
2387         eeval = ah->eep_ops->get_eeprom(ah, EEP_REG_0);
2388         regulatory->current_rd = eeval;
2389
2390         if (ah->opmode != NL80211_IFTYPE_AP &&
2391             ah->hw_version.subvendorid == AR_SUBVENDOR_ID_NEW_A) {
2392                 if (regulatory->current_rd == 0x64 ||
2393                     regulatory->current_rd == 0x65)
2394                         regulatory->current_rd += 5;
2395                 else if (regulatory->current_rd == 0x41)
2396                         regulatory->current_rd = 0x43;
2397                 ath_dbg(common, REGULATORY, "regdomain mapped to 0x%x\n",
2398                         regulatory->current_rd);
2399         }
2400
2401         eeval = ah->eep_ops->get_eeprom(ah, EEP_OP_MODE);
2402
2403         if (eeval & AR5416_OPFLAGS_11A) {
2404                 if (ah->disable_5ghz)
2405                         ath_warn(common, "disabling 5GHz band\n");
2406                 else
2407                         pCap->hw_caps |= ATH9K_HW_CAP_5GHZ;
2408         }
2409
2410         if (eeval & AR5416_OPFLAGS_11G) {
2411                 if (ah->disable_2ghz)
2412                         ath_warn(common, "disabling 2GHz band\n");
2413                 else
2414                         pCap->hw_caps |= ATH9K_HW_CAP_2GHZ;
2415         }
2416
2417         if ((pCap->hw_caps & (ATH9K_HW_CAP_2GHZ | ATH9K_HW_CAP_5GHZ)) == 0) {
2418                 ath_err(common, "both bands are disabled\n");
2419                 return -EINVAL;
2420         }
2421
2422         if (AR_SREV_9485(ah) ||
2423             AR_SREV_9285(ah) ||
2424             AR_SREV_9330(ah) ||
2425             AR_SREV_9565(ah))
2426                 pCap->chip_chainmask = 1;
2427         else if (!AR_SREV_9280_20_OR_LATER(ah))
2428                 pCap->chip_chainmask = 7;
2429         else if (!AR_SREV_9300_20_OR_LATER(ah) ||
2430                  AR_SREV_9340(ah) ||
2431                  AR_SREV_9462(ah) ||
2432                  AR_SREV_9531(ah))
2433                 pCap->chip_chainmask = 3;
2434         else
2435                 pCap->chip_chainmask = 7;
2436
2437         pCap->tx_chainmask = ah->eep_ops->get_eeprom(ah, EEP_TX_MASK);
2438         /*
2439          * For AR9271 we will temporarilly uses the rx chainmax as read from
2440          * the EEPROM.
2441          */
2442         if ((ah->hw_version.devid == AR5416_DEVID_PCI) &&
2443             !(eeval & AR5416_OPFLAGS_11A) &&
2444             !(AR_SREV_9271(ah)))
2445                 /* CB71: GPIO 0 is pulled down to indicate 3 rx chains */
2446                 pCap->rx_chainmask = ath9k_hw_gpio_get(ah, 0) ? 0x5 : 0x7;
2447         else if (AR_SREV_9100(ah))
2448                 pCap->rx_chainmask = 0x7;
2449         else
2450                 /* Use rx_chainmask from EEPROM. */
2451                 pCap->rx_chainmask = ah->eep_ops->get_eeprom(ah, EEP_RX_MASK);
2452
2453         pCap->tx_chainmask = fixup_chainmask(pCap->chip_chainmask, pCap->tx_chainmask);
2454         pCap->rx_chainmask = fixup_chainmask(pCap->chip_chainmask, pCap->rx_chainmask);
2455         ah->txchainmask = pCap->tx_chainmask;
2456         ah->rxchainmask = pCap->rx_chainmask;
2457
2458         ah->misc_mode |= AR_PCU_MIC_NEW_LOC_ENA;
2459
2460         /* enable key search for every frame in an aggregate */
2461         if (AR_SREV_9300_20_OR_LATER(ah))
2462                 ah->misc_mode |= AR_PCU_ALWAYS_PERFORM_KEYSEARCH;
2463
2464         common->crypt_caps |= ATH_CRYPT_CAP_CIPHER_AESCCM;
2465
2466         if (ah->hw_version.devid != AR2427_DEVID_PCIE)
2467                 pCap->hw_caps |= ATH9K_HW_CAP_HT;
2468         else
2469                 pCap->hw_caps &= ~ATH9K_HW_CAP_HT;
2470
2471         if (AR_SREV_9271(ah))
2472                 pCap->num_gpio_pins = AR9271_NUM_GPIO;
2473         else if (AR_DEVID_7010(ah))
2474                 pCap->num_gpio_pins = AR7010_NUM_GPIO;
2475         else if (AR_SREV_9300_20_OR_LATER(ah))
2476                 pCap->num_gpio_pins = AR9300_NUM_GPIO;
2477         else if (AR_SREV_9287_11_OR_LATER(ah))
2478                 pCap->num_gpio_pins = AR9287_NUM_GPIO;
2479         else if (AR_SREV_9285_12_OR_LATER(ah))
2480                 pCap->num_gpio_pins = AR9285_NUM_GPIO;
2481         else if (AR_SREV_9280_20_OR_LATER(ah))
2482                 pCap->num_gpio_pins = AR928X_NUM_GPIO;
2483         else
2484                 pCap->num_gpio_pins = AR_NUM_GPIO;
2485
2486         if (AR_SREV_9160_10_OR_LATER(ah) || AR_SREV_9100(ah))
2487                 pCap->rts_aggr_limit = ATH_AMPDU_LIMIT_MAX;
2488         else
2489                 pCap->rts_aggr_limit = (8 * 1024);
2490
2491 #ifdef CONFIG_ATH9K_RFKILL
2492         ah->rfsilent = ah->eep_ops->get_eeprom(ah, EEP_RF_SILENT);
2493         if (ah->rfsilent & EEP_RFSILENT_ENABLED) {
2494                 ah->rfkill_gpio =
2495                         MS(ah->rfsilent, EEP_RFSILENT_GPIO_SEL);
2496                 ah->rfkill_polarity =
2497                         MS(ah->rfsilent, EEP_RFSILENT_POLARITY);
2498
2499                 pCap->hw_caps |= ATH9K_HW_CAP_RFSILENT;
2500         }
2501 #endif
2502         if (AR_SREV_9271(ah) || AR_SREV_9300_20_OR_LATER(ah))
2503                 pCap->hw_caps |= ATH9K_HW_CAP_AUTOSLEEP;
2504         else
2505                 pCap->hw_caps &= ~ATH9K_HW_CAP_AUTOSLEEP;
2506
2507         if (AR_SREV_9280(ah) || AR_SREV_9285(ah))
2508                 pCap->hw_caps &= ~ATH9K_HW_CAP_4KB_SPLITTRANS;
2509         else
2510                 pCap->hw_caps |= ATH9K_HW_CAP_4KB_SPLITTRANS;
2511
2512         if (AR_SREV_9300_20_OR_LATER(ah)) {
2513                 pCap->hw_caps |= ATH9K_HW_CAP_EDMA | ATH9K_HW_CAP_FASTCLOCK;
2514                 if (!AR_SREV_9330(ah) && !AR_SREV_9485(ah) &&
2515                     !AR_SREV_9561(ah) && !AR_SREV_9565(ah))
2516                         pCap->hw_caps |= ATH9K_HW_CAP_LDPC;
2517
2518                 pCap->rx_hp_qdepth = ATH9K_HW_RX_HP_QDEPTH;
2519                 pCap->rx_lp_qdepth = ATH9K_HW_RX_LP_QDEPTH;
2520                 pCap->rx_status_len = sizeof(struct ar9003_rxs);
2521                 pCap->tx_desc_len = sizeof(struct ar9003_txc);
2522                 pCap->txs_len = sizeof(struct ar9003_txs);
2523         } else {
2524                 pCap->tx_desc_len = sizeof(struct ath_desc);
2525                 if (AR_SREV_9280_20(ah))
2526                         pCap->hw_caps |= ATH9K_HW_CAP_FASTCLOCK;
2527         }
2528
2529         if (AR_SREV_9300_20_OR_LATER(ah))
2530                 pCap->hw_caps |= ATH9K_HW_CAP_RAC_SUPPORTED;
2531
2532         if (AR_SREV_9561(ah))
2533                 ah->ent_mode = 0x3BDA000;
2534         else if (AR_SREV_9300_20_OR_LATER(ah))
2535                 ah->ent_mode = REG_READ(ah, AR_ENT_OTP);
2536
2537         if (AR_SREV_9287_11_OR_LATER(ah) || AR_SREV_9271(ah))
2538                 pCap->hw_caps |= ATH9K_HW_CAP_SGI_20;
2539
2540         if (AR_SREV_9285(ah)) {
2541                 if (ah->eep_ops->get_eeprom(ah, EEP_MODAL_VER) >= 3) {
2542                         ant_div_ctl1 =
2543                                 ah->eep_ops->get_eeprom(ah, EEP_ANT_DIV_CTL1);
2544                         if ((ant_div_ctl1 & 0x1) && ((ant_div_ctl1 >> 3) & 0x1)) {
2545                                 pCap->hw_caps |= ATH9K_HW_CAP_ANT_DIV_COMB;
2546                                 ath_info(common, "Enable LNA combining\n");
2547                         }
2548                 }
2549         }
2550
2551         if (AR_SREV_9300_20_OR_LATER(ah)) {
2552                 if (ah->eep_ops->get_eeprom(ah, EEP_CHAIN_MASK_REDUCE))
2553                         pCap->hw_caps |= ATH9K_HW_CAP_APM;
2554         }
2555
2556         if (AR_SREV_9330(ah) || AR_SREV_9485(ah) || AR_SREV_9565(ah)) {
2557                 ant_div_ctl1 = ah->eep_ops->get_eeprom(ah, EEP_ANT_DIV_CTL1);
2558                 if ((ant_div_ctl1 >> 0x6) == 0x3) {
2559                         pCap->hw_caps |= ATH9K_HW_CAP_ANT_DIV_COMB;
2560                         ath_info(common, "Enable LNA combining\n");
2561                 }
2562         }
2563
2564         if (ath9k_hw_dfs_tested(ah))
2565                 pCap->hw_caps |= ATH9K_HW_CAP_DFS;
2566
2567         tx_chainmask = pCap->tx_chainmask;
2568         rx_chainmask = pCap->rx_chainmask;
2569         while (tx_chainmask || rx_chainmask) {
2570                 if (tx_chainmask & BIT(0))
2571                         pCap->max_txchains++;
2572                 if (rx_chainmask & BIT(0))
2573                         pCap->max_rxchains++;
2574
2575                 tx_chainmask >>= 1;
2576                 rx_chainmask >>= 1;
2577         }
2578
2579         if (AR_SREV_9462(ah) || AR_SREV_9565(ah)) {
2580                 if (!(ah->ent_mode & AR_ENT_OTP_49GHZ_DISABLE))
2581                         pCap->hw_caps |= ATH9K_HW_CAP_MCI;
2582
2583                 if (AR_SREV_9462_20_OR_LATER(ah))
2584                         pCap->hw_caps |= ATH9K_HW_CAP_RTT;
2585         }
2586
2587         if (AR_SREV_9300_20_OR_LATER(ah) &&
2588             ah->eep_ops->get_eeprom(ah, EEP_PAPRD))
2589                         pCap->hw_caps |= ATH9K_HW_CAP_PAPRD;
2590
2591 #ifdef CONFIG_ATH9K_WOW
2592         if (AR_SREV_9462_20_OR_LATER(ah) || AR_SREV_9565_11_OR_LATER(ah))
2593                 ah->wow.max_patterns = MAX_NUM_PATTERN;
2594         else
2595                 ah->wow.max_patterns = MAX_NUM_PATTERN_LEGACY;
2596 #endif
2597
2598         return 0;
2599 }
2600
2601 /****************************/
2602 /* GPIO / RFKILL / Antennae */
2603 /****************************/
2604
2605 static void ath9k_hw_gpio_cfg_output_mux(struct ath_hw *ah,
2606                                          u32 gpio, u32 type)
2607 {
2608         int addr;
2609         u32 gpio_shift, tmp;
2610
2611         if (gpio > 11)
2612                 addr = AR_GPIO_OUTPUT_MUX3;
2613         else if (gpio > 5)
2614                 addr = AR_GPIO_OUTPUT_MUX2;
2615         else
2616                 addr = AR_GPIO_OUTPUT_MUX1;
2617
2618         gpio_shift = (gpio % 6) * 5;
2619
2620         if (AR_SREV_9280_20_OR_LATER(ah)
2621             || (addr != AR_GPIO_OUTPUT_MUX1)) {
2622                 REG_RMW(ah, addr, (type << gpio_shift),
2623                         (0x1f << gpio_shift));
2624         } else {
2625                 tmp = REG_READ(ah, addr);
2626                 tmp = ((tmp & 0x1F0) << 1) | (tmp & ~0x1F0);
2627                 tmp &= ~(0x1f << gpio_shift);
2628                 tmp |= (type << gpio_shift);
2629                 REG_WRITE(ah, addr, tmp);
2630         }
2631 }
2632
2633 void ath9k_hw_cfg_gpio_input(struct ath_hw *ah, u32 gpio)
2634 {
2635         u32 gpio_shift;
2636
2637         BUG_ON(gpio >= ah->caps.num_gpio_pins);
2638
2639         if (AR_DEVID_7010(ah)) {
2640                 gpio_shift = gpio;
2641                 REG_RMW(ah, AR7010_GPIO_OE,
2642                         (AR7010_GPIO_OE_AS_INPUT << gpio_shift),
2643                         (AR7010_GPIO_OE_MASK << gpio_shift));
2644                 return;
2645         }
2646
2647         gpio_shift = gpio << 1;
2648         REG_RMW(ah,
2649                 AR_GPIO_OE_OUT,
2650                 (AR_GPIO_OE_OUT_DRV_NO << gpio_shift),
2651                 (AR_GPIO_OE_OUT_DRV << gpio_shift));
2652 }
2653 EXPORT_SYMBOL(ath9k_hw_cfg_gpio_input);
2654
2655 u32 ath9k_hw_gpio_get(struct ath_hw *ah, u32 gpio)
2656 {
2657 #define MS_REG_READ(x, y) \
2658         (MS(REG_READ(ah, AR_GPIO_IN_OUT), x##_GPIO_IN_VAL) & (AR_GPIO_BIT(y)))
2659
2660         if (gpio >= ah->caps.num_gpio_pins)
2661                 return 0xffffffff;
2662
2663         if (AR_DEVID_7010(ah)) {
2664                 u32 val;
2665                 val = REG_READ(ah, AR7010_GPIO_IN);
2666                 return (MS(val, AR7010_GPIO_IN_VAL) & AR_GPIO_BIT(gpio)) == 0;
2667         } else if (AR_SREV_9300_20_OR_LATER(ah))
2668                 return (MS(REG_READ(ah, AR_GPIO_IN), AR9300_GPIO_IN_VAL) &
2669                         AR_GPIO_BIT(gpio)) != 0;
2670         else if (AR_SREV_9271(ah))
2671                 return MS_REG_READ(AR9271, gpio) != 0;
2672         else if (AR_SREV_9287_11_OR_LATER(ah))
2673                 return MS_REG_READ(AR9287, gpio) != 0;
2674         else if (AR_SREV_9285_12_OR_LATER(ah))
2675                 return MS_REG_READ(AR9285, gpio) != 0;
2676         else if (AR_SREV_9280_20_OR_LATER(ah))
2677                 return MS_REG_READ(AR928X, gpio) != 0;
2678         else
2679                 return MS_REG_READ(AR, gpio) != 0;
2680 }
2681 EXPORT_SYMBOL(ath9k_hw_gpio_get);
2682
2683 void ath9k_hw_cfg_output(struct ath_hw *ah, u32 gpio,
2684                          u32 ah_signal_type)
2685 {
2686         u32 gpio_shift;
2687
2688         if (AR_DEVID_7010(ah)) {
2689                 gpio_shift = gpio;
2690                 REG_RMW(ah, AR7010_GPIO_OE,
2691                         (AR7010_GPIO_OE_AS_OUTPUT << gpio_shift),
2692                         (AR7010_GPIO_OE_MASK << gpio_shift));
2693                 return;
2694         }
2695
2696         ath9k_hw_gpio_cfg_output_mux(ah, gpio, ah_signal_type);
2697         gpio_shift = 2 * gpio;
2698         REG_RMW(ah,
2699                 AR_GPIO_OE_OUT,
2700                 (AR_GPIO_OE_OUT_DRV_ALL << gpio_shift),
2701                 (AR_GPIO_OE_OUT_DRV << gpio_shift));
2702 }
2703 EXPORT_SYMBOL(ath9k_hw_cfg_output);
2704
2705 void ath9k_hw_set_gpio(struct ath_hw *ah, u32 gpio, u32 val)
2706 {
2707         if (AR_DEVID_7010(ah)) {
2708                 val = val ? 0 : 1;
2709                 REG_RMW(ah, AR7010_GPIO_OUT, ((val&1) << gpio),
2710                         AR_GPIO_BIT(gpio));
2711                 return;
2712         }
2713
2714         if (AR_SREV_9271(ah))
2715                 val = ~val;
2716
2717         if ((1 << gpio) & AR_GPIO_OE_OUT_MASK)
2718                 REG_RMW(ah, AR_GPIO_IN_OUT, ((val & 1) << gpio),
2719                         AR_GPIO_BIT(gpio));
2720         else
2721                 gpio_set_value(gpio, val & 1);
2722 }
2723 EXPORT_SYMBOL(ath9k_hw_set_gpio);
2724
2725 void ath9k_hw_request_gpio(struct ath_hw *ah, u32 gpio, const char *label)
2726 {
2727         if (gpio >= ah->caps.num_gpio_pins)
2728                 return;
2729
2730         gpio_request_one(gpio, GPIOF_DIR_OUT | GPIOF_INIT_LOW, label);
2731 }
2732 EXPORT_SYMBOL(ath9k_hw_request_gpio);
2733
2734 void ath9k_hw_setantenna(struct ath_hw *ah, u32 antenna)
2735 {
2736         REG_WRITE(ah, AR_DEF_ANTENNA, (antenna & 0x7));
2737 }
2738 EXPORT_SYMBOL(ath9k_hw_setantenna);
2739
2740 /*********************/
2741 /* General Operation */
2742 /*********************/
2743
2744 u32 ath9k_hw_getrxfilter(struct ath_hw *ah)
2745 {
2746         u32 bits = REG_READ(ah, AR_RX_FILTER);
2747         u32 phybits = REG_READ(ah, AR_PHY_ERR);
2748
2749         if (phybits & AR_PHY_ERR_RADAR)
2750                 bits |= ATH9K_RX_FILTER_PHYRADAR;
2751         if (phybits & (AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING))
2752                 bits |= ATH9K_RX_FILTER_PHYERR;
2753
2754         return bits;
2755 }
2756 EXPORT_SYMBOL(ath9k_hw_getrxfilter);
2757
2758 void ath9k_hw_setrxfilter(struct ath_hw *ah, u32 bits)
2759 {
2760         u32 phybits;
2761
2762         ENABLE_REGWRITE_BUFFER(ah);
2763
2764         if (AR_SREV_9462(ah) || AR_SREV_9565(ah))
2765                 bits |= ATH9K_RX_FILTER_CONTROL_WRAPPER;
2766
2767         REG_WRITE(ah, AR_RX_FILTER, bits);
2768
2769         phybits = 0;
2770         if (bits & ATH9K_RX_FILTER_PHYRADAR)
2771                 phybits |= AR_PHY_ERR_RADAR;
2772         if (bits & ATH9K_RX_FILTER_PHYERR)
2773                 phybits |= AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING;
2774         REG_WRITE(ah, AR_PHY_ERR, phybits);
2775
2776         if (phybits)
2777                 REG_SET_BIT(ah, AR_RXCFG, AR_RXCFG_ZLFDMA);
2778         else
2779                 REG_CLR_BIT(ah, AR_RXCFG, AR_RXCFG_ZLFDMA);
2780
2781         REGWRITE_BUFFER_FLUSH(ah);
2782 }
2783 EXPORT_SYMBOL(ath9k_hw_setrxfilter);
2784
2785 bool ath9k_hw_phy_disable(struct ath_hw *ah)
2786 {
2787         if (ath9k_hw_mci_is_enabled(ah))
2788                 ar9003_mci_bt_gain_ctrl(ah);
2789
2790         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_WARM))
2791                 return false;
2792
2793         ath9k_hw_init_pll(ah, NULL);
2794         ah->htc_reset_init = true;
2795         return true;
2796 }
2797 EXPORT_SYMBOL(ath9k_hw_phy_disable);
2798
2799 bool ath9k_hw_disable(struct ath_hw *ah)
2800 {
2801         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
2802                 return false;
2803
2804         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_COLD))
2805                 return false;
2806
2807         ath9k_hw_init_pll(ah, NULL);
2808         return true;
2809 }
2810 EXPORT_SYMBOL(ath9k_hw_disable);
2811
2812 static int get_antenna_gain(struct ath_hw *ah, struct ath9k_channel *chan)
2813 {
2814         enum eeprom_param gain_param;
2815
2816         if (IS_CHAN_2GHZ(chan))
2817                 gain_param = EEP_ANTENNA_GAIN_2G;
2818         else
2819                 gain_param = EEP_ANTENNA_GAIN_5G;
2820
2821         return ah->eep_ops->get_eeprom(ah, gain_param);
2822 }
2823
2824 void ath9k_hw_apply_txpower(struct ath_hw *ah, struct ath9k_channel *chan,
2825                             bool test)
2826 {
2827         struct ath_regulatory *reg = ath9k_hw_regulatory(ah);
2828         struct ieee80211_channel *channel;
2829         int chan_pwr, new_pwr, max_gain;
2830         int ant_gain, ant_reduction = 0;
2831
2832         if (!chan)
2833                 return;
2834
2835         channel = chan->chan;
2836         chan_pwr = min_t(int, channel->max_power * 2, MAX_RATE_POWER);
2837         new_pwr = min_t(int, chan_pwr, reg->power_limit);
2838         max_gain = chan_pwr - new_pwr + channel->max_antenna_gain * 2;
2839
2840         ant_gain = get_antenna_gain(ah, chan);
2841         if (ant_gain > max_gain)
2842                 ant_reduction = ant_gain - max_gain;
2843
2844         ah->eep_ops->set_txpower(ah, chan,
2845                                  ath9k_regd_get_ctl(reg, chan),
2846                                  ant_reduction, new_pwr, test);
2847 }
2848
2849 void ath9k_hw_set_txpowerlimit(struct ath_hw *ah, u32 limit, bool test)
2850 {
2851         struct ath_regulatory *reg = ath9k_hw_regulatory(ah);
2852         struct ath9k_channel *chan = ah->curchan;
2853         struct ieee80211_channel *channel = chan->chan;
2854
2855         reg->power_limit = min_t(u32, limit, MAX_RATE_POWER);
2856         if (test)
2857                 channel->max_power = MAX_RATE_POWER / 2;
2858
2859         ath9k_hw_apply_txpower(ah, chan, test);
2860
2861         if (test)
2862                 channel->max_power = DIV_ROUND_UP(reg->max_power_level, 2);
2863 }
2864 EXPORT_SYMBOL(ath9k_hw_set_txpowerlimit);
2865
2866 void ath9k_hw_setopmode(struct ath_hw *ah)
2867 {
2868         ath9k_hw_set_operating_mode(ah, ah->opmode);
2869 }
2870 EXPORT_SYMBOL(ath9k_hw_setopmode);
2871
2872 void ath9k_hw_setmcastfilter(struct ath_hw *ah, u32 filter0, u32 filter1)
2873 {
2874         REG_WRITE(ah, AR_MCAST_FIL0, filter0);
2875         REG_WRITE(ah, AR_MCAST_FIL1, filter1);
2876 }
2877 EXPORT_SYMBOL(ath9k_hw_setmcastfilter);
2878
2879 void ath9k_hw_write_associd(struct ath_hw *ah)
2880 {
2881         struct ath_common *common = ath9k_hw_common(ah);
2882
2883         REG_WRITE(ah, AR_BSS_ID0, get_unaligned_le32(common->curbssid));
2884         REG_WRITE(ah, AR_BSS_ID1, get_unaligned_le16(common->curbssid + 4) |
2885                   ((common->curaid & 0x3fff) << AR_BSS_ID1_AID_S));
2886 }
2887 EXPORT_SYMBOL(ath9k_hw_write_associd);
2888
2889 #define ATH9K_MAX_TSF_READ 10
2890
2891 u64 ath9k_hw_gettsf64(struct ath_hw *ah)
2892 {
2893         u32 tsf_lower, tsf_upper1, tsf_upper2;
2894         int i;
2895
2896         tsf_upper1 = REG_READ(ah, AR_TSF_U32);
2897         for (i = 0; i < ATH9K_MAX_TSF_READ; i++) {
2898                 tsf_lower = REG_READ(ah, AR_TSF_L32);
2899                 tsf_upper2 = REG_READ(ah, AR_TSF_U32);
2900                 if (tsf_upper2 == tsf_upper1)
2901                         break;
2902                 tsf_upper1 = tsf_upper2;
2903         }
2904
2905         WARN_ON( i == ATH9K_MAX_TSF_READ );
2906
2907         return (((u64)tsf_upper1 << 32) | tsf_lower);
2908 }
2909 EXPORT_SYMBOL(ath9k_hw_gettsf64);
2910
2911 void ath9k_hw_settsf64(struct ath_hw *ah, u64 tsf64)
2912 {
2913         REG_WRITE(ah, AR_TSF_L32, tsf64 & 0xffffffff);
2914         REG_WRITE(ah, AR_TSF_U32, (tsf64 >> 32) & 0xffffffff);
2915 }
2916 EXPORT_SYMBOL(ath9k_hw_settsf64);
2917
2918 void ath9k_hw_reset_tsf(struct ath_hw *ah)
2919 {
2920         if (!ath9k_hw_wait(ah, AR_SLP32_MODE, AR_SLP32_TSF_WRITE_STATUS, 0,
2921                            AH_TSF_WRITE_TIMEOUT))
2922                 ath_dbg(ath9k_hw_common(ah), RESET,
2923                         "AR_SLP32_TSF_WRITE_STATUS limit exceeded\n");
2924
2925         REG_WRITE(ah, AR_RESET_TSF, AR_RESET_TSF_ONCE);
2926 }
2927 EXPORT_SYMBOL(ath9k_hw_reset_tsf);
2928
2929 void ath9k_hw_set_tsfadjust(struct ath_hw *ah, bool set)
2930 {
2931         if (set)
2932                 ah->misc_mode |= AR_PCU_TX_ADD_TSF;
2933         else
2934                 ah->misc_mode &= ~AR_PCU_TX_ADD_TSF;
2935 }
2936 EXPORT_SYMBOL(ath9k_hw_set_tsfadjust);
2937
2938 void ath9k_hw_set11nmac2040(struct ath_hw *ah, struct ath9k_channel *chan)
2939 {
2940         u32 macmode;
2941
2942         if (IS_CHAN_HT40(chan) && !ah->config.cwm_ignore_extcca)
2943                 macmode = AR_2040_JOINED_RX_CLEAR;
2944         else
2945                 macmode = 0;
2946
2947         REG_WRITE(ah, AR_2040_MODE, macmode);
2948 }
2949
2950 /* HW Generic timers configuration */
2951
2952 static const struct ath_gen_timer_configuration gen_tmr_configuration[] =
2953 {
2954         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2955         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2956         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2957         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2958         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2959         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2960         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2961         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2962         {AR_NEXT_NDP2_TIMER, AR_NDP2_PERIOD, AR_NDP2_TIMER_MODE, 0x0001},
2963         {AR_NEXT_NDP2_TIMER + 1*4, AR_NDP2_PERIOD + 1*4,
2964                                 AR_NDP2_TIMER_MODE, 0x0002},
2965         {AR_NEXT_NDP2_TIMER + 2*4, AR_NDP2_PERIOD + 2*4,
2966                                 AR_NDP2_TIMER_MODE, 0x0004},
2967         {AR_NEXT_NDP2_TIMER + 3*4, AR_NDP2_PERIOD + 3*4,
2968                                 AR_NDP2_TIMER_MODE, 0x0008},
2969         {AR_NEXT_NDP2_TIMER + 4*4, AR_NDP2_PERIOD + 4*4,
2970                                 AR_NDP2_TIMER_MODE, 0x0010},
2971         {AR_NEXT_NDP2_TIMER + 5*4, AR_NDP2_PERIOD + 5*4,
2972                                 AR_NDP2_TIMER_MODE, 0x0020},
2973         {AR_NEXT_NDP2_TIMER + 6*4, AR_NDP2_PERIOD + 6*4,
2974                                 AR_NDP2_TIMER_MODE, 0x0040},
2975         {AR_NEXT_NDP2_TIMER + 7*4, AR_NDP2_PERIOD + 7*4,
2976                                 AR_NDP2_TIMER_MODE, 0x0080}
2977 };
2978
2979 /* HW generic timer primitives */
2980
2981 u32 ath9k_hw_gettsf32(struct ath_hw *ah)
2982 {
2983         return REG_READ(ah, AR_TSF_L32);
2984 }
2985 EXPORT_SYMBOL(ath9k_hw_gettsf32);
2986
2987 void ath9k_hw_gen_timer_start_tsf2(struct ath_hw *ah)
2988 {
2989         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2990
2991         if (timer_table->tsf2_enabled) {
2992                 REG_SET_BIT(ah, AR_DIRECT_CONNECT, AR_DC_AP_STA_EN);
2993                 REG_SET_BIT(ah, AR_RESET_TSF, AR_RESET_TSF2_ONCE);
2994         }
2995 }
2996
2997 struct ath_gen_timer *ath_gen_timer_alloc(struct ath_hw *ah,
2998                                           void (*trigger)(void *),
2999                                           void (*overflow)(void *),
3000                                           void *arg,
3001                                           u8 timer_index)
3002 {
3003         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
3004         struct ath_gen_timer *timer;
3005
3006         if ((timer_index < AR_FIRST_NDP_TIMER) ||
3007             (timer_index >= ATH_MAX_GEN_TIMER))
3008                 return NULL;
3009
3010         if ((timer_index > AR_FIRST_NDP_TIMER) &&
3011             !AR_SREV_9300_20_OR_LATER(ah))
3012                 return NULL;
3013
3014         timer = kzalloc(sizeof(struct ath_gen_timer), GFP_KERNEL);
3015         if (timer == NULL)
3016                 return NULL;
3017
3018         /* allocate a hardware generic timer slot */
3019         timer_table->timers[timer_index] = timer;
3020         timer->index = timer_index;
3021         timer->trigger = trigger;
3022         timer->overflow = overflow;
3023         timer->arg = arg;
3024
3025         if ((timer_index > AR_FIRST_NDP_TIMER) && !timer_table->tsf2_enabled) {
3026                 timer_table->tsf2_enabled = true;
3027                 ath9k_hw_gen_timer_start_tsf2(ah);
3028         }
3029
3030         return timer;
3031 }
3032 EXPORT_SYMBOL(ath_gen_timer_alloc);
3033
3034 void ath9k_hw_gen_timer_start(struct ath_hw *ah,
3035                               struct ath_gen_timer *timer,
3036                               u32 timer_next,
3037                               u32 timer_period)
3038 {
3039         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
3040         u32 mask = 0;
3041
3042         timer_table->timer_mask |= BIT(timer->index);
3043
3044         /*
3045          * Program generic timer registers
3046          */
3047         REG_WRITE(ah, gen_tmr_configuration[timer->index].next_addr,
3048                  timer_next);
3049         REG_WRITE(ah, gen_tmr_configuration[timer->index].period_addr,
3050                   timer_period);
3051         REG_SET_BIT(ah, gen_tmr_configuration[timer->index].mode_addr,
3052                     gen_tmr_configuration[timer->index].mode_mask);
3053
3054         if (AR_SREV_9462(ah) || AR_SREV_9565(ah)) {
3055                 /*
3056                  * Starting from AR9462, each generic timer can select which tsf
3057                  * to use. But we still follow the old rule, 0 - 7 use tsf and
3058                  * 8 - 15  use tsf2.
3059                  */
3060                 if ((timer->index < AR_GEN_TIMER_BANK_1_LEN))
3061                         REG_CLR_BIT(ah, AR_MAC_PCU_GEN_TIMER_TSF_SEL,
3062                                        (1 << timer->index));
3063                 else
3064                         REG_SET_BIT(ah, AR_MAC_PCU_GEN_TIMER_TSF_SEL,
3065                                        (1 << timer->index));
3066         }
3067
3068         if (timer->trigger)
3069                 mask |= SM(AR_GENTMR_BIT(timer->index),
3070                            AR_IMR_S5_GENTIMER_TRIG);
3071         if (timer->overflow)
3072                 mask |= SM(AR_GENTMR_BIT(timer->index),
3073                            AR_IMR_S5_GENTIMER_THRESH);
3074
3075         REG_SET_BIT(ah, AR_IMR_S5, mask);
3076
3077         if ((ah->imask & ATH9K_INT_GENTIMER) == 0) {
3078                 ah->imask |= ATH9K_INT_GENTIMER;
3079                 ath9k_hw_set_interrupts(ah);
3080         }
3081 }
3082 EXPORT_SYMBOL(ath9k_hw_gen_timer_start);
3083
3084 void ath9k_hw_gen_timer_stop(struct ath_hw *ah, struct ath_gen_timer *timer)
3085 {
3086         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
3087
3088         /* Clear generic timer enable bits. */
3089         REG_CLR_BIT(ah, gen_tmr_configuration[timer->index].mode_addr,
3090                         gen_tmr_configuration[timer->index].mode_mask);
3091
3092         if (AR_SREV_9462(ah) || AR_SREV_9565(ah)) {
3093                 /*
3094                  * Need to switch back to TSF if it was using TSF2.
3095                  */
3096                 if ((timer->index >= AR_GEN_TIMER_BANK_1_LEN)) {
3097                         REG_CLR_BIT(ah, AR_MAC_PCU_GEN_TIMER_TSF_SEL,
3098                                     (1 << timer->index));
3099                 }
3100         }
3101
3102         /* Disable both trigger and thresh interrupt masks */
3103         REG_CLR_BIT(ah, AR_IMR_S5,
3104                 (SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_THRESH) |
3105                 SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_TRIG)));
3106
3107         timer_table->timer_mask &= ~BIT(timer->index);
3108
3109         if (timer_table->timer_mask == 0) {
3110                 ah->imask &= ~ATH9K_INT_GENTIMER;
3111                 ath9k_hw_set_interrupts(ah);
3112         }
3113 }
3114 EXPORT_SYMBOL(ath9k_hw_gen_timer_stop);
3115
3116 void ath_gen_timer_free(struct ath_hw *ah, struct ath_gen_timer *timer)
3117 {
3118         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
3119
3120         /* free the hardware generic timer slot */
3121         timer_table->timers[timer->index] = NULL;
3122         kfree(timer);
3123 }
3124 EXPORT_SYMBOL(ath_gen_timer_free);
3125
3126 /*
3127  * Generic Timer Interrupts handling
3128  */
3129 void ath_gen_timer_isr(struct ath_hw *ah)
3130 {
3131         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
3132         struct ath_gen_timer *timer;
3133         unsigned long trigger_mask, thresh_mask;
3134         unsigned int index;
3135
3136         /* get hardware generic timer interrupt status */
3137         trigger_mask = ah->intr_gen_timer_trigger;
3138         thresh_mask = ah->intr_gen_timer_thresh;
3139         trigger_mask &= timer_table->timer_mask;
3140         thresh_mask &= timer_table->timer_mask;
3141
3142         for_each_set_bit(index, &thresh_mask, ARRAY_SIZE(timer_table->timers)) {
3143                 timer = timer_table->timers[index];
3144                 if (!timer)
3145                     continue;
3146                 if (!timer->overflow)
3147                     continue;
3148
3149                 trigger_mask &= ~BIT(index);
3150                 timer->overflow(timer->arg);
3151         }
3152
3153         for_each_set_bit(index, &trigger_mask, ARRAY_SIZE(timer_table->timers)) {
3154                 timer = timer_table->timers[index];
3155                 if (!timer)
3156                     continue;
3157                 if (!timer->trigger)
3158                     continue;
3159                 timer->trigger(timer->arg);
3160         }
3161 }
3162 EXPORT_SYMBOL(ath_gen_timer_isr);
3163
3164 /********/
3165 /* HTC  */
3166 /********/
3167
3168 static struct {
3169         u32 version;
3170         const char * name;
3171 } ath_mac_bb_names[] = {
3172         /* Devices with external radios */
3173         { AR_SREV_VERSION_5416_PCI,     "5416" },
3174         { AR_SREV_VERSION_5416_PCIE,    "5418" },
3175         { AR_SREV_VERSION_9100,         "9100" },
3176         { AR_SREV_VERSION_9160,         "9160" },
3177         /* Single-chip solutions */
3178         { AR_SREV_VERSION_9280,         "9280" },
3179         { AR_SREV_VERSION_9285,         "9285" },
3180         { AR_SREV_VERSION_9287,         "9287" },
3181         { AR_SREV_VERSION_9271,         "9271" },
3182         { AR_SREV_VERSION_9300,         "9300" },
3183         { AR_SREV_VERSION_9330,         "9330" },
3184         { AR_SREV_VERSION_9340,         "9340" },
3185         { AR_SREV_VERSION_9485,         "9485" },
3186         { AR_SREV_VERSION_9462,         "9462" },
3187         { AR_SREV_VERSION_9550,         "9550" },
3188         { AR_SREV_VERSION_9565,         "9565" },
3189         { AR_SREV_VERSION_9531,         "9531" },
3190         { AR_SREV_VERSION_9561,         "9561" },
3191 };
3192
3193 /* For devices with external radios */
3194 static struct {
3195         u16 version;
3196         const char * name;
3197 } ath_rf_names[] = {
3198         { 0,                            "5133" },
3199         { AR_RAD5133_SREV_MAJOR,        "5133" },
3200         { AR_RAD5122_SREV_MAJOR,        "5122" },
3201         { AR_RAD2133_SREV_MAJOR,        "2133" },
3202         { AR_RAD2122_SREV_MAJOR,        "2122" }
3203 };
3204
3205 /*
3206  * Return the MAC/BB name. "????" is returned if the MAC/BB is unknown.
3207  */
3208 static const char *ath9k_hw_mac_bb_name(u32 mac_bb_version)
3209 {
3210         int i;
3211
3212         for (i=0; i<ARRAY_SIZE(ath_mac_bb_names); i++) {
3213                 if (ath_mac_bb_names[i].version == mac_bb_version) {
3214                         return ath_mac_bb_names[i].name;
3215                 }
3216         }
3217
3218         return "????";
3219 }
3220
3221 /*
3222  * Return the RF name. "????" is returned if the RF is unknown.
3223  * Used for devices with external radios.
3224  */
3225 static const char *ath9k_hw_rf_name(u16 rf_version)
3226 {
3227         int i;
3228
3229         for (i=0; i<ARRAY_SIZE(ath_rf_names); i++) {
3230                 if (ath_rf_names[i].version == rf_version) {
3231                         return ath_rf_names[i].name;
3232                 }
3233         }
3234
3235         return "????";
3236 }
3237
3238 void ath9k_hw_name(struct ath_hw *ah, char *hw_name, size_t len)
3239 {
3240         int used;
3241
3242         /* chipsets >= AR9280 are single-chip */
3243         if (AR_SREV_9280_20_OR_LATER(ah)) {
3244                 used = scnprintf(hw_name, len,
3245                                  "Atheros AR%s Rev:%x",
3246                                  ath9k_hw_mac_bb_name(ah->hw_version.macVersion),
3247                                  ah->hw_version.macRev);
3248         }
3249         else {
3250                 used = scnprintf(hw_name, len,
3251                                  "Atheros AR%s MAC/BB Rev:%x AR%s RF Rev:%x",
3252                                  ath9k_hw_mac_bb_name(ah->hw_version.macVersion),
3253                                  ah->hw_version.macRev,
3254                                  ath9k_hw_rf_name((ah->hw_version.analog5GhzRev
3255                                                   & AR_RADIO_SREV_MAJOR)),
3256                                  ah->hw_version.phyRev);
3257         }
3258
3259         hw_name[used] = '\0';
3260 }
3261 EXPORT_SYMBOL(ath9k_hw_name);