arch/arm/cpu/armv7/mx6/soc.c

   1 /*
   2  * (C) Copyright 2007
   3  * Sascha Hauer, Pengutronix
   4  *
   5  * (C) Copyright 2009 Freescale Semiconductor, Inc.
   6  *
   7  * SPDX-License-Identifier:     GPL-2.0+
   8  */
   9
  10 #include <common.h>
  11 #include <stdbool.h>
  12 #include <dm.h>
  13 #include <div64.h>
  14 #include <ipu.h>
  15 #include <imx_thermal.h>
  16 #include <asm/armv7.h>
  17 #include <asm/bootm.h>
  18 #include <asm/pl310.h>
  19 #include <asm/errno.h>
  20 #include <asm/io.h>
  21 #include <asm/arch/imx-regs.h>
  22 #include <asm/arch/crm_regs.h>
  23 #include <asm/arch/regs-ocotp.h>
  24 #include <asm/arch/clock.h>
  25 #include <asm/arch/mxc_hdmi.h>
  26 #include <asm/arch/sys_proto.h>
  27 #include <asm/imx-common/boot_mode.h>
  28 #include <asm/imx-common/dma.h>
  29
  30 DECLARE_GLOBAL_DATA_PTR;
  31
  32 #define __data __attribute__((section(".data")))
  33
  34 #ifdef CONFIG_MX6_TEMPERATURE_MIN
  35 #define TEMPERATURE_MIN                 CONFIG_MX6_TEMPERATURE_MIN
  36 #else
  37 #define TEMPERATURE_MIN                 (-40)
  38 #endif
  39 #ifdef CONFIG_MX6_TEMPERATURE_HOT
  40 #define TEMPERATURE_HOT                 CONFIG_MX6_TEMPERATURE_HOT
  41 #else
  42 #define TEMPERATURE_HOT                 80
  43 #endif
  44 #ifdef CONFIG_MX6_TEMPERATURE_MAX
  45 #define TEMPERATURE_MAX                 CONFIG_MX6_TEMPERATURE_MAX
  46 #else
  47 #define TEMPERATURE_MAX                 125
  48 #endif
  49 #define TEMP_AVG_COUNT                  5
  50 #define TEMP_WARN_THRESHOLD             5
  51
  52 enum ldo_reg {
  53         LDO_ARM,
  54         LDO_SOC,
  55         LDO_PU,
  56 };
  57
  58 struct scu_regs {
  59         u32     ctrl;
  60         u32     config;
  61         u32     status;
  62         u32     invalidate;
  63         u32     fpga_rev;
  64 };
  65
  66 #if defined(CONFIG_IMX6_THERMAL)
  67 static const struct imx_thermal_plat imx6_thermal_plat = {
  68         .regs = (void *)ANATOP_BASE_ADDR,
  69         .fuse_bank = 1,
  70         .fuse_word = 6,
  71 };
  72
  73 U_BOOT_DEVICE(imx6_thermal) = {
  74         .name = "imx_thermal",
  75         .platdata = &imx6_thermal_plat,
  76 };
  77 #endif
  78
  79 u32 get_nr_cpus(void)
  80 {
  81         struct scu_regs *scu = (struct scu_regs *)SCU_BASE_ADDR;
  82         return readl(&scu->config) & 3;
  83 }
  84
  85 u32 get_cpu_rev(void)
  86 {
  87         struct anatop_regs *anatop = (struct anatop_regs *)ANATOP_BASE_ADDR;
  88         u32 reg = readl(&anatop->digprog_sololite);
  89         u32 type = ((reg >> 16) & 0xff);
  90         u32 major, cfg = 0;
  91
  92         if (type != MXC_CPU_MX6SL) {
  93                 reg = readl(&anatop->digprog);
  94                 struct scu_regs *scu = (struct scu_regs *)SCU_BASE_ADDR;
  95                 cfg = readl(&scu->config) & 3;
  96                 type = ((reg >> 16) & 0xff);
  97                 if (type == MXC_CPU_MX6DL) {
  98                         if (!cfg)
  99                                 type = MXC_CPU_MX6SOLO;
 100                 }
 101
 102                 if (type == MXC_CPU_MX6Q) {
 103                         if (cfg == 1)
 104                                 type = MXC_CPU_MX6D;
 105                 }
 106
 107         }
 108         major = ((reg >> 8) & 0xff);
 109         if ((major >= 1) &&
 110             ((type == MXC_CPU_MX6Q) || (type == MXC_CPU_MX6D))) {
 111                 major--;
 112                 type = MXC_CPU_MX6QP;
 113                 if (cfg == 1)
 114                         type = MXC_CPU_MX6DP;
 115         }
 116         reg &= 0xff;            /* mx6 silicon revision */
 117         return (type << 12) | (reg + (0x10 * (major + 1)));
 118 }
 119
 120 /*
 121  * OCOTP_CFG3[17:16] (see Fusemap Description Table offset 0x440)
 122  * defines a 2-bit SPEED_GRADING
 123  */
 124 #define OCOTP_CFG3_SPEED_SHIFT  16
 125 #define OCOTP_CFG3_SPEED_800MHZ 0
 126 #define OCOTP_CFG3_SPEED_850MHZ 1
 127 #define OCOTP_CFG3_SPEED_1GHZ   2
 128 #define OCOTP_CFG3_SPEED_1P2GHZ 3
 129
 130 u32 get_cpu_speed_grade_hz(void)
 131 {
 132         struct ocotp_regs *ocotp = (struct ocotp_regs *)OCOTP_BASE_ADDR;
 133         struct fuse_bank *bank = &ocotp->bank[0];
 134         struct fuse_bank0_regs *fuse =
 135                 (struct fuse_bank0_regs *)bank->fuse_regs;
 136         uint32_t val;
 137
 138         val = readl(&fuse->cfg3);
 139         val >>= OCOTP_CFG3_SPEED_SHIFT;
 140         val &= 0x3;
 141
 142         switch (val) {
 143         /* Valid for IMX6DQ */
 144         case OCOTP_CFG3_SPEED_1P2GHZ:
 145                 if (is_cpu_type(MXC_CPU_MX6Q) || is_cpu_type(MXC_CPU_MX6D))
 146                         return 1200000000;
 147         /* Valid for IMX6SX/IMX6SDL/IMX6DQ */
 148         case OCOTP_CFG3_SPEED_1GHZ:
 149                 return 996000000;
 150         /* Valid for IMX6DQ */
 151         case OCOTP_CFG3_SPEED_850MHZ:
 152                 if (is_cpu_type(MXC_CPU_MX6Q) || is_cpu_type(MXC_CPU_MX6D))
 153                         return 852000000;
 154         /* Valid for IMX6SX/IMX6SDL/IMX6DQ */
 155         case OCOTP_CFG3_SPEED_800MHZ:
 156                 return 792000000;
 157         }
 158         return 0;
 159 }
 160
 161 /*
 162  * OCOTP_MEM0[7:6] (see Fusemap Description Table offset 0x480)
 163  * defines a 2-bit Temperature Grade
 164  *
 165  * return temperature grade and min/max temperature in celcius
 166  */
 167 #define OCOTP_MEM0_TEMP_SHIFT          6
 168
 169 u32 get_cpu_temp_grade(int *minc, int *maxc)
 170 {
 171         struct ocotp_regs *ocotp = (struct ocotp_regs *)OCOTP_BASE_ADDR;
 172         struct fuse_bank *bank = &ocotp->bank[1];
 173         struct fuse_bank1_regs *fuse =
 174                 (struct fuse_bank1_regs *)bank->fuse_regs;
 175         uint32_t val;
 176
 177         val = readl(&fuse->mem0);
 178         val >>= OCOTP_MEM0_TEMP_SHIFT;
 179         val &= 0x3;
 180
 181         if (minc && maxc) {
 182                 if (val == TEMP_AUTOMOTIVE) {
 183                         *minc = -40;
 184                         *maxc = 125;
 185                 } else if (val == TEMP_INDUSTRIAL) {
 186                         *minc = -40;
 187                         *maxc = 105;
 188                 } else if (val == TEMP_EXTCOMMERCIAL) {
 189                         *minc = -20;
 190                         *maxc = 105;
 191                 } else {
 192                         *minc = 0;
 193                         *maxc = 95;
 194                 }
 195         }
 196         return val;
 197 }
 198
 199 #ifdef CONFIG_REVISION_TAG
 200 u32 __weak get_board_rev(void)
 201 {
 202         u32 cpurev = get_cpu_rev();
 203         u32 type = ((cpurev >> 12) & 0xff);
 204         if (type == MXC_CPU_MX6SOLO)
 205                 cpurev = (MXC_CPU_MX6DL) << 12 | (cpurev & 0xFFF);
 206
 207         if (type == MXC_CPU_MX6D)
 208                 cpurev = (MXC_CPU_MX6Q) << 12 | (cpurev & 0xFFF);
 209
 210         return cpurev;
 211 }
 212 #endif
 213
 214 void init_aips(void)
 215 {
 216         struct aipstz_regs *aips1, *aips2;
 217 #ifdef CONFIG_SOC_MX6SX
 218         struct aipstz_regs *aips3;
 219 #endif
 220
 221         aips1 = (struct aipstz_regs *)AIPS1_ARB_BASE_ADDR;
 222         aips2 = (struct aipstz_regs *)AIPS2_ARB_BASE_ADDR;
 223 #ifdef CONFIG_SOC_MX6SX
 224         aips3 = (struct aipstz_regs *)AIPS3_ARB_BASE_ADDR;
 225 #endif
 226
 227         /*
 228          * Set all MPROTx to be non-bufferable, trusted for R/W,
 229          * not forced to user-mode.
 230          */
 231         writel(0x77777777, &aips1->mprot0);
 232         writel(0x77777777, &aips1->mprot1);
 233         writel(0x77777777, &aips2->mprot0);
 234         writel(0x77777777, &aips2->mprot1);
 235
 236         /*
 237          * Set all OPACRx to be non-bufferable, not require
 238          * supervisor privilege level for access,allow for
 239          * write access and untrusted master access.
 240          */
 241         writel(0x00000000, &aips1->opacr0);
 242         writel(0x00000000, &aips1->opacr1);
 243         writel(0x00000000, &aips1->opacr2);
 244         writel(0x00000000, &aips1->opacr3);
 245         writel(0x00000000, &aips1->opacr4);
 246         writel(0x00000000, &aips2->opacr0);
 247         writel(0x00000000, &aips2->opacr1);
 248         writel(0x00000000, &aips2->opacr2);
 249         writel(0x00000000, &aips2->opacr3);
 250         writel(0x00000000, &aips2->opacr4);
 251
 252 #ifdef CONFIG_SOC_MX6SX
 253         /*
 254          * Set all MPROTx to be non-bufferable, trusted for R/W,
 255          * not forced to user-mode.
 256          */
 257         writel(0x77777777, &aips3->mprot0);
 258         writel(0x77777777, &aips3->mprot1);
 259
 260         /*
 261          * Set all OPACRx to be non-bufferable, not require
 262          * supervisor privilege level for access,allow for
 263          * write access and untrusted master access.
 264          */
 265         writel(0x00000000, &aips3->opacr0);
 266         writel(0x00000000, &aips3->opacr1);
 267         writel(0x00000000, &aips3->opacr2);
 268         writel(0x00000000, &aips3->opacr3);
 269         writel(0x00000000, &aips3->opacr4);
 270 #endif
 271 }
 272
 273 static void clear_ldo_ramp(void)
 274 {
 275         struct anatop_regs *anatop = (struct anatop_regs *)ANATOP_BASE_ADDR;
 276         int reg;
 277
 278         /* ROM may modify LDO ramp up time according to fuse setting, so in
 279          * order to be in the safe side we neeed to reset these settings to
 280          * match the reset value: 0'b00
 281          */
 282         reg = readl(&anatop->ana_misc2);
 283         reg &= ~(0x3f << 24);
 284         writel(reg, &anatop->ana_misc2);
 285 }
 286
 287 /*
 288  * Set the PMU_REG_CORE register
 289  *
 290  * Set LDO_SOC/PU/ARM regulators to the specified millivolt level.
 291  * Possible values are from 0.725V to 1.450V in steps of
 292  * 0.025V (25mV).
 293  */
 294 static int set_ldo_voltage(enum ldo_reg ldo, u32 mv)
 295 {
 296         struct anatop_regs *anatop = (struct anatop_regs *)ANATOP_BASE_ADDR;
 297         u32 val, step, old, reg = readl(&anatop->reg_core);
 298         u8 shift;
 299
 300         if (mv < 725)
 301                 val = 0x00;     /* Power gated off */
 302         else if (mv > 1450)
 303                 val = 0x1F;     /* Power FET switched full on. No regulation */
 304         else
 305                 val = (mv - 700) / 25;
 306
 307         clear_ldo_ramp();
 308
 309         switch (ldo) {
 310         case LDO_SOC:
 311                 shift = 18;
 312                 break;
 313         case LDO_PU:
 314                 shift = 9;
 315                 break;
 316         case LDO_ARM:
 317                 shift = 0;
 318                 break;
 319         default:
 320                 return -EINVAL;
 321         }
 322
 323         old = (reg & (0x1F << shift)) >> shift;
 324         step = abs(val - old);
 325         if (step == 0)
 326                 return 0;
 327
 328         reg = (reg & ~(0x1F << shift)) | (val << shift);
 329         writel(reg, &anatop->reg_core);
 330
 331         /*
 332          * The LDO ramp-up is based on 64 clock cycles of 24 MHz = 2.6 us per
 333          * step
 334          */
 335         udelay(3 * step);
 336
 337         return 0;
 338 }
 339
 340 static u32 __data thermal_calib;
 341
 342 #define FACTOR0                         10000000
 343 #define FACTOR1                         15976
 344 #define FACTOR2                         4297157
 345
 346 int raw_to_celsius(unsigned int raw, unsigned int raw_25c, unsigned int raw_hot,
 347                 unsigned int hot_temp)
 348 {
 349         int temperature;
 350
 351         if (raw_hot != 0 && hot_temp != 0) {
 352                 unsigned int raw_n40c, ratio;
 353
 354                 ratio = ((raw_25c - raw_hot) * 100) / (hot_temp - 25);
 355                 raw_n40c = raw_25c + (13 * ratio) / 20;
 356                 if (raw <= raw_n40c)
 357                         temperature = (raw_n40c - raw) * 100 / ratio - 40;
 358                 else
 359                         temperature = TEMPERATURE_MIN;
 360         } else {
 361                 u64 temp64 = FACTOR0;
 362                 unsigned int c1, c2;
 363                 /*
 364                  * Derived from linear interpolation:
 365                  * slope = 0.4297157 - (0.0015976 * 25C fuse)
 366                  * slope = (FACTOR2 - FACTOR1 * n1) / FACTOR0
 367                  * (Nmeas - n1) / (Tmeas - t1) = slope
 368                  * We want to reduce this down to the minimum computation necessary
 369                  * for each temperature read.  Also, we want Tmeas in millicelsius
 370                  * and we don't want to lose precision from integer division. So...
 371                  * Tmeas = (Nmeas - n1) / slope + t1
 372                  * milli_Tmeas = 1000 * (Nmeas - n1) / slope + 1000 * t1
 373                  * milli_Tmeas = -1000 * (n1 - Nmeas) / slope + 1000 * t1
 374                  * Let constant c1 = (-1000 / slope)
 375                  * milli_Tmeas = (n1 - Nmeas) * c1 + 1000 * t1
 376                  * Let constant c2 = n1 *c1 + 1000 * t1
 377                  * milli_Tmeas = c2 - Nmeas * c1
 378                  */
 379                 temp64 *= 1000;
 380                 do_div(temp64, FACTOR1 * raw_25c - FACTOR2);
 381                 c1 = temp64;
 382                 c2 = raw_25c * c1 + 1000 * 25;
 383                 temperature = (c2 - raw * c1) / 1000;
 384         }
 385         return temperature;
 386 }
 387
 388 int read_cpu_temperature(void)
 389 {
 390         unsigned int reg, tmp, i;
 391         unsigned int raw_25c, raw_hot, hot_temp;
 392         int temperature;
 393         struct anatop_regs *const anatop = (void *)ANATOP_BASE_ADDR;
 394         struct mx6_ocotp_regs *const ocotp_regs = (void *)OCOTP_BASE_ADDR;
 395
 396         if (!thermal_calib) {
 397                 ocotp_clk_enable();
 398                 writel(1, &ocotp_regs->hw_ocotp_read_ctrl);
 399                 thermal_calib = readl(&ocotp_regs->hw_ocotp_ana1);
 400                 writel(0, &ocotp_regs->hw_ocotp_read_ctrl);
 401                 ocotp_clk_disable();
 402         }
 403
 404         if (thermal_calib == 0 || thermal_calib == 0xffffffff)
 405                 return TEMPERATURE_MIN;
 406
 407         /* Fuse data layout:
 408          * [31:20] sensor value @ 25C
 409          * [19:8] sensor value of hot
 410          * [7:0] hot temperature value */
 411         raw_25c = thermal_calib >> 20;
 412         raw_hot = (thermal_calib & 0xfff00) >> 8;
 413         hot_temp = thermal_calib & 0xff;
 414
 415         /* now we only using single measure, every time we measure
 416          * the temperature, we will power on/off the anadig module
 417          */
 418         writel(BM_ANADIG_TEMPSENSE0_POWER_DOWN, &anatop->tempsense0_clr);
 419         writel(BM_ANADIG_ANA_MISC0_REFTOP_SELBIASOFF, &anatop->ana_misc0_set);
 420
 421         /* write measure freq */
 422         writel(327, &anatop->tempsense1);
 423         writel(BM_ANADIG_TEMPSENSE0_MEASURE_TEMP, &anatop->tempsense0_clr);
 424         writel(BM_ANADIG_TEMPSENSE0_FINISHED, &anatop->tempsense0_clr);
 425         writel(BM_ANADIG_TEMPSENSE0_MEASURE_TEMP, &anatop->tempsense0_set);
 426
 427         /* average the temperature value over multiple readings */
 428         for (i = 0; i < TEMP_AVG_COUNT; i++) {
 429                 static int failed;
 430                 int limit = 100;
 431
 432                 while ((readl(&anatop->tempsense0) &
 433                                 BM_ANADIG_TEMPSENSE0_FINISHED) == 0) {
 434                         udelay(10000);
 435                         if (--limit < 0)
 436                                 break;
 437                 }
 438                 if ((readl(&anatop->tempsense0) &
 439                                 BM_ANADIG_TEMPSENSE0_FINISHED) == 0) {
 440                         if (!failed) {
 441                                 printf("Failed to read temp sensor\n");
 442                                 failed = 1;
 443                         }
 444                         return 0;
 445                 }
 446                 failed = 0;
 447                 reg = (readl(&anatop->tempsense0) &
 448                         BM_ANADIG_TEMPSENSE0_TEMP_VALUE) >>
 449                         BP_ANADIG_TEMPSENSE0_TEMP_VALUE;
 450                 if (i == 0)
 451                         tmp = reg;
 452                 else
 453                         tmp = (tmp * i + reg) / (i + 1);
 454                 writel(BM_ANADIG_TEMPSENSE0_FINISHED,
 455                         &anatop->tempsense0_clr);
 456         }
 457
 458         temperature = raw_to_celsius(tmp, raw_25c, raw_hot, hot_temp);
 459
 460         /* power down anatop thermal sensor */
 461         writel(BM_ANADIG_TEMPSENSE0_POWER_DOWN, &anatop->tempsense0_set);
 462         writel(BM_ANADIG_ANA_MISC0_REFTOP_SELBIASOFF, &anatop->ana_misc0_clr);
 463
 464         return temperature;
 465 }
 466
 467 int check_cpu_temperature(int boot)
 468 {
 469         static int __data max_temp;
 470         int boot_limit = getenv_ulong("max_boot_temp", 10, TEMPERATURE_HOT);
 471         int tmp = read_cpu_temperature();
 472         bool first = true;
 473
 474         if (tmp < TEMPERATURE_MIN || tmp > TEMPERATURE_MAX) {
 475                 printf("Temperature:   can't get valid data!\n");
 476                 return tmp;
 477         }
 478
 479         if (!boot) {
 480                 if (tmp > boot_limit) {
 481                         printf("CPU is %d C, too hot, resetting...\n", tmp);
 482                         udelay(100000);
 483                         reset_cpu(0);
 484                 }
 485                 if (tmp > max_temp) {
 486                         if (tmp > boot_limit - TEMP_WARN_THRESHOLD)
 487                                 printf("WARNING: CPU temperature %d C\n", tmp);
 488                         max_temp = tmp;
 489                 }
 490         } else {
 491                 printf("Temperature:   %d C, calibration data 0x%x\n",
 492                         tmp, thermal_calib);
 493                 while (tmp >= boot_limit) {
 494                         if (first) {
 495                                 printf("CPU is %d C, too hot to boot, waiting...\n",
 496                                         tmp);
 497                                 first = false;
 498                         }
 499                         if (ctrlc())
 500                                 break;
 501                         udelay(50000);
 502                         tmp = read_cpu_temperature();
 503                         if (tmp > boot_limit - TEMP_WARN_THRESHOLD && tmp != max_temp)
 504                                 printf("WARNING: CPU temperature %d C\n", tmp);
 505                         max_temp = tmp;
 506                 }
 507         }
 508         return tmp;
 509 }
 510
 511 static void imx_set_wdog_powerdown(bool enable)
 512 {
 513         struct wdog_regs *wdog1 = (struct wdog_regs *)WDOG1_BASE_ADDR;
 514         struct wdog_regs *wdog2 = (struct wdog_regs *)WDOG2_BASE_ADDR;
 515
 516 #ifdef CONFIG_MX6SX
 517         struct wdog_regs *wdog3 = (struct wdog_regs *)WDOG3_BASE_ADDR;
 518         writew(enable, &wdog3->wmcr);
 519 #endif
 520
 521         /* Write to the PDE (Power Down Enable) bit */
 522         writew(enable, &wdog1->wmcr);
 523         writew(enable, &wdog2->wmcr);
 524 }
 525
 526 static void set_ahb_rate(u32 val)
 527 {
 528         struct mxc_ccm_reg *mxc_ccm = (struct mxc_ccm_reg *)CCM_BASE_ADDR;
 529         u32 reg, div;
 530
 531         div = get_periph_clk() / val - 1;
 532         reg = readl(&mxc_ccm->cbcdr);
 533
 534         writel((reg & (~MXC_CCM_CBCDR_AHB_PODF_MASK)) |
 535                 (div << MXC_CCM_CBCDR_AHB_PODF_OFFSET), &mxc_ccm->cbcdr);
 536 }
 537
 538 static void clear_mmdc_ch_mask(void)
 539 {
 540         struct mxc_ccm_reg *mxc_ccm = (struct mxc_ccm_reg *)CCM_BASE_ADDR;
 541         u32 reg;
 542         reg = readl(&mxc_ccm->ccdr);
 543
 544         /* Clear MMDC channel mask */
 545         reg &= ~(MXC_CCM_CCDR_MMDC_CH1_HS_MASK | MXC_CCM_CCDR_MMDC_CH0_HS_MASK);
 546         writel(reg, &mxc_ccm->ccdr);
 547 }
 548
 549 static void init_bandgap(void)
 550 {
 551         struct anatop_regs *anatop = (struct anatop_regs *)ANATOP_BASE_ADDR;
 552         /*
 553          * Ensure the bandgap has stabilized.
 554          */
 555         while (!(readl(&anatop->ana_misc0) & 0x80))
 556                 ;
 557         /*
 558          * For best noise performance of the analog blocks using the
 559          * outputs of the bandgap, the reftop_selfbiasoff bit should
 560          * be set.
 561          */
 562         writel(BM_ANADIG_ANA_MISC0_REFTOP_SELBIASOFF, &anatop->ana_misc0_set);
 563 }
 564
 565 #ifdef CONFIG_SOC_MX6SL
 566 static void set_preclk_from_osc(void)
 567 {
 568         struct mxc_ccm_reg *mxc_ccm = (struct mxc_ccm_reg *)CCM_BASE_ADDR;
 569         u32 reg;
 570
 571         reg = readl(&mxc_ccm->cscmr1);
 572         reg |= MXC_CCM_CSCMR1_PER_CLK_SEL_MASK;
 573         writel(reg, &mxc_ccm->cscmr1);
 574 }
 575 #endif
 576
 577 #define SRC_SCR_WARM_RESET_ENABLE       0
 578
 579 static void init_src(void)
 580 {
 581         struct src *src_regs = (struct src *)SRC_BASE_ADDR;
 582         u32 val;
 583
 584         /*
 585          * force warm reset sources to generate cold reset
 586          * for a more reliable restart
 587          */
 588         val = readl(&src_regs->scr);
 589         val &= ~(1 << SRC_SCR_WARM_RESET_ENABLE);
 590         writel(val, &src_regs->scr);
 591 }
 592
 593 int arch_cpu_init(void)
 594 {
 595         init_aips();
 596
 597         /* Need to clear MMDC_CHx_MASK to make warm reset work. */
 598         clear_mmdc_ch_mask();
 599
 600         /*
 601          * Disable self-bias circuit in the analog bandap.
 602          * The self-bias circuit is used by the bandgap during startup.
 603          * This bit should be set after the bandgap has initialized.
 604          */
 605         init_bandgap();
 606
 607         /*
 608          * When low freq boot is enabled, ROM will not set AHB
 609          * freq, so we need to ensure AHB freq is 132MHz in such
 610          * scenario.
 611          */
 612         if (mxc_get_clock(MXC_ARM_CLK) == 396000000)
 613                 set_ahb_rate(132000000);
 614
 615                 /* Set perclk to source from OSC 24MHz */
 616 #if defined(CONFIG_SOC_MX6SL)
 617         set_preclk_from_osc();
 618 #endif
 619
 620         imx_set_wdog_powerdown(false); /* Disable PDE bit of WMCR register */
 621
 622 #ifdef CONFIG_VIDEO_IPUV3
 623         gd->arch.ipu_hw_rev = IPUV3_HW_REV_IPUV3H;
 624 #endif
 625 #ifdef  CONFIG_APBH_DMA
 626         /* Timer is required for Initializing APBH DMA */
 627         timer_init();
 628         mxs_dma_init();
 629 #endif
 630
 631         init_src();
 632
 633         return 0;
 634 }
 635
 636 int board_postclk_init(void)
 637 {
 638         set_ldo_voltage(LDO_SOC, 1175); /* Set VDDSOC to 1.175V */
 639
 640         return 0;
 641 }
 642
 643 #ifndef CONFIG_SYS_DCACHE_OFF
 644 void enable_caches(void)
 645 {
 646 #if defined(CONFIG_SYS_ARM_CACHE_WRITETHROUGH)
 647         enum dcache_option option = DCACHE_WRITETHROUGH;
 648 #else
 649         enum dcache_option option = DCACHE_WRITEBACK;
 650 #endif
 651
 652         /* Avoid random hang when download by usb */
 653         invalidate_dcache_all();
 654
 655         /* Enable D-cache. I-cache is already enabled in start.S */
 656         dcache_enable();
 657
 658         /* Enable caching on OCRAM and ROM */
 659         mmu_set_region_dcache_behaviour(ROMCP_ARB_BASE_ADDR,
 660                                         ROMCP_ARB_END_ADDR,
 661                                         option);
 662         mmu_set_region_dcache_behaviour(IRAM_BASE_ADDR,
 663                                         IRAM_SIZE,
 664                                         option);
 665 }
 666 #endif
 667
 668 #if defined(CONFIG_FEC_MXC)
 669 void imx_get_mac_from_fuse(int dev_id, unsigned char *mac)
 670 {
 671         struct ocotp_regs *ocotp = (struct ocotp_regs *)OCOTP_BASE_ADDR;
 672         struct fuse_bank *bank = &ocotp->bank[4];
 673         struct fuse_bank4_regs *fuse =
 674                         (struct fuse_bank4_regs *)bank->fuse_regs;
 675
 676         u32 value = readl(&fuse->mac_addr_high);
 677         mac[0] = (value >> 8);
 678         mac[1] = value;
 679
 680         value = readl(&fuse->mac_addr_low);
 681         mac[2] = value >> 24;
 682         mac[3] = value >> 16;
 683         mac[4] = value >> 8;
 684         mac[5] = value;
 685 }
 686 #endif
 687
 688 void boot_mode_apply(unsigned cfg_val)
 689 {
 690         unsigned reg;
 691         struct src *psrc = (struct src *)SRC_BASE_ADDR;
 692         writel(cfg_val, &psrc->gpr9);
 693         reg = readl(&psrc->gpr10);
 694         if (cfg_val)
 695                 reg |= 1 << 28;
 696         else
 697                 reg &= ~(1 << 28);
 698         writel(reg, &psrc->gpr10);
 699 }
 700 /*
 701  * cfg_val will be used for
 702  * Boot_cfg4[7:0]:Boot_cfg3[7:0]:Boot_cfg2[7:0]:Boot_cfg1[7:0]
 703  * After reset, if GPR10[28] is 1, ROM will use GPR9[25:0]
 704  * instead of SBMR1 to determine the boot device.
 705  */
 706 const struct boot_mode soc_boot_modes[] = {
 707         {"normal",      MAKE_CFGVAL(0x00, 0x00, 0x00, 0x00)},
 708         /* reserved value should start rom usb */
 709         {"usb",         MAKE_CFGVAL(0x01, 0x00, 0x00, 0x00)},
 710         {"sata",        MAKE_CFGVAL(0x20, 0x00, 0x00, 0x00)},
 711         {"ecspi1:0",    MAKE_CFGVAL(0x30, 0x00, 0x00, 0x08)},
 712         {"ecspi1:1",    MAKE_CFGVAL(0x30, 0x00, 0x00, 0x18)},
 713         {"ecspi1:2",    MAKE_CFGVAL(0x30, 0x00, 0x00, 0x28)},
 714         {"ecspi1:3",    MAKE_CFGVAL(0x30, 0x00, 0x00, 0x38)},
 715         /* 4 bit bus width */
 716         {"esdhc1",      MAKE_CFGVAL(0x40, 0x20, 0x00, 0x00)},
 717         {"esdhc2",      MAKE_CFGVAL(0x40, 0x28, 0x00, 0x00)},
 718         {"esdhc3",      MAKE_CFGVAL(0x40, 0x30, 0x00, 0x00)},
 719         {"esdhc4",      MAKE_CFGVAL(0x40, 0x38, 0x00, 0x00)},
 720         {NULL,          0},
 721 };
 722
 723 void s_init(void)
 724 {
 725         struct anatop_regs *anatop = (struct anatop_regs *)ANATOP_BASE_ADDR;
 726         struct mxc_ccm_reg *ccm = (struct mxc_ccm_reg *)CCM_BASE_ADDR;
 727         u32 mask480;
 728         u32 mask528;
 729         u32 reg, periph1, periph2;
 730
 731         if (is_cpu_type(MXC_CPU_MX6SX))
 732                 return;
 733
 734         /* Due to hardware limitation, on MX6Q we need to gate/ungate all PFDs
 735          * to make sure PFD is working right, otherwise, PFDs may
 736          * not output clock after reset, MX6DL and MX6SL have added 396M pfd
 737          * workaround in ROM code, as bus clock need it
 738          */
 739
 740         mask480 = ANATOP_PFD_CLKGATE_MASK(0) |
 741                 ANATOP_PFD_CLKGATE_MASK(1) |
 742                 ANATOP_PFD_CLKGATE_MASK(2) |
 743                 ANATOP_PFD_CLKGATE_MASK(3);
 744         mask528 = ANATOP_PFD_CLKGATE_MASK(1) |
 745                 ANATOP_PFD_CLKGATE_MASK(3);
 746
 747         reg = readl(&ccm->cbcmr);
 748         periph2 = ((reg & MXC_CCM_CBCMR_PRE_PERIPH2_CLK_SEL_MASK)
 749                 >> MXC_CCM_CBCMR_PRE_PERIPH2_CLK_SEL_OFFSET);
 750         periph1 = ((reg & MXC_CCM_CBCMR_PRE_PERIPH_CLK_SEL_MASK)
 751                 >> MXC_CCM_CBCMR_PRE_PERIPH_CLK_SEL_OFFSET);
 752
 753         /* Checking if PLL2 PFD0 or PLL2 PFD2 is using for periph clock */
 754         if ((periph2 != 0x2) && (periph1 != 0x2))
 755                 mask528 |= ANATOP_PFD_CLKGATE_MASK(0);
 756
 757         if ((periph2 != 0x1) && (periph1 != 0x1) &&
 758                 (periph2 != 0x3) && (periph1 != 0x3))
 759                 mask528 |= ANATOP_PFD_CLKGATE_MASK(2);
 760
 761         writel(mask480, &anatop->pfd_480_set);
 762         writel(mask528, &anatop->pfd_528_set);
 763         writel(mask480, &anatop->pfd_480_clr);
 764         writel(mask528, &anatop->pfd_528_clr);
 765 }
 766
 767 #ifdef CONFIG_IMX_HDMI
 768 void imx_enable_hdmi_phy(void)
 769 {
 770         struct hdmi_regs *hdmi = (struct hdmi_regs *)HDMI_ARB_BASE_ADDR;
 771         u8 reg;
 772         reg = readb(&hdmi->phy_conf0);
 773         reg |= HDMI_PHY_CONF0_PDZ_MASK;
 774         writeb(reg, &hdmi->phy_conf0);
 775         udelay(3000);
 776         reg |= HDMI_PHY_CONF0_ENTMDS_MASK;
 777         writeb(reg, &hdmi->phy_conf0);
 778         udelay(3000);
 779         reg |= HDMI_PHY_CONF0_GEN2_TXPWRON_MASK;
 780         writeb(reg, &hdmi->phy_conf0);
 781         writeb(HDMI_MC_PHYRSTZ_ASSERT, &hdmi->mc_phyrstz);
 782 }
 783
 784 void imx_setup_hdmi(void)
 785 {
 786         struct mxc_ccm_reg *mxc_ccm = (struct mxc_ccm_reg *)CCM_BASE_ADDR;
 787         struct hdmi_regs *hdmi  = (struct hdmi_regs *)HDMI_ARB_BASE_ADDR;
 788         int reg;
 789
 790         /* Turn on HDMI PHY clock */
 791         reg = readl(&mxc_ccm->CCGR2);
 792         reg |=  MXC_CCM_CCGR2_HDMI_TX_IAHBCLK_MASK|
 793                  MXC_CCM_CCGR2_HDMI_TX_ISFRCLK_MASK;
 794         writel(reg, &mxc_ccm->CCGR2);
 795         writeb(HDMI_MC_PHYRSTZ_DEASSERT, &hdmi->mc_phyrstz);
 796         reg = readl(&mxc_ccm->chsccdr);
 797         reg &= ~(MXC_CCM_CHSCCDR_IPU1_DI0_PRE_CLK_SEL_MASK|
 798                  MXC_CCM_CHSCCDR_IPU1_DI0_PODF_MASK|
 799                  MXC_CCM_CHSCCDR_IPU1_DI0_CLK_SEL_MASK);
 800         reg |= (CHSCCDR_PODF_DIVIDE_BY_3
 801                  << MXC_CCM_CHSCCDR_IPU1_DI0_PODF_OFFSET)
 802                  |(CHSCCDR_IPU_PRE_CLK_540M_PFD
 803                  << MXC_CCM_CHSCCDR_IPU1_DI0_PRE_CLK_SEL_OFFSET);
 804         writel(reg, &mxc_ccm->chsccdr);
 805 }
 806 #endif
 807
 808 #ifndef CONFIG_SYS_L2CACHE_OFF
 809 #define IOMUXC_GPR11_L2CACHE_AS_OCRAM 0x00000002
 810 void v7_outer_cache_enable(void)
 811 {
 812         struct pl310_regs *const pl310 = (struct pl310_regs *)L2_PL310_BASE;
 813         unsigned int val;
 814
 815
 816         /*
 817          * Set bit 22 in the auxiliary control register. If this bit
 818          * is cleared, PL310 treats Normal Shared Non-cacheable
 819          * accesses as Cacheable no-allocate.
 820          */
 821         setbits_le32(&pl310->pl310_aux_ctrl, L310_SHARED_ATT_OVERRIDE_ENABLE);
 822
 823 #if defined CONFIG_SOC_MX6SL
 824         struct iomuxc *iomux = (struct iomuxc *)IOMUXC_BASE_ADDR;
 825         val = readl(&iomux->gpr[11]);
 826         if (val & IOMUXC_GPR11_L2CACHE_AS_OCRAM) {
 827                 /* L2 cache configured as OCRAM, reset it */
 828                 val &= ~IOMUXC_GPR11_L2CACHE_AS_OCRAM;
 829                 writel(val, &iomux->gpr[11]);
 830         }
 831 #endif
 832
 833         /* Must disable the L2 before changing the latency parameters */
 834         clrbits_le32(&pl310->pl310_ctrl, L2X0_CTRL_EN);
 835
 836         writel(0x132, &pl310->pl310_tag_latency_ctrl);
 837         writel(0x132, &pl310->pl310_data_latency_ctrl);
 838
 839         val = readl(&pl310->pl310_prefetch_ctrl);
 840
 841         /* Turn on the L2 I/D prefetch */
 842         val |= 0x30000000;
 843
 844         /*
 845          * The L2 cache controller(PL310) version on the i.MX6D/Q is r3p1-50rel0
 846          * The L2 cache controller(PL310) version on the i.MX6DL/SOLO/SL is r3p2
 847          * But according to ARM PL310 errata: 752271
 848          * ID: 752271: Double linefill feature can cause data corruption
 849          * Fault Status: Present in: r3p0, r3p1, r3p1-50rel0. Fixed in r3p2
 850          * Workaround: The only workaround to this erratum is to disable the
 851          * double linefill feature. This is the default behavior.
 852          */
 853
 854 #ifndef CONFIG_SOC_MX6Q
 855         val |= 0x40800000;
 856 #endif
 857         writel(val, &pl310->pl310_prefetch_ctrl);
 858
 859         val = readl(&pl310->pl310_power_ctrl);
 860         val |= L2X0_DYNAMIC_CLK_GATING_EN;
 861         val |= L2X0_STNDBY_MODE_EN;
 862         writel(val, &pl310->pl310_power_ctrl);
 863
 864         setbits_le32(&pl310->pl310_ctrl, L2X0_CTRL_EN);
 865 }
 866
 867 void v7_outer_cache_disable(void)
 868 {
 869         struct pl310_regs *const pl310 = (struct pl310_regs *)L2_PL310_BASE;
 870
 871         clrbits_le32(&pl310->pl310_ctrl, L2X0_CTRL_EN);
 872 }
 873 #endif /* !CONFIG_SYS_L2CACHE_OFF */