arch/arm/cpu/armv7/omap-common/clocks-common.c

   1 /*
   2  *
   3  * Clock initialization for OMAP4
   4  *
   5  * (C) Copyright 2010
   6  * Texas Instruments, <www.ti.com>
   7  *
   8  * Aneesh V <aneesh@ti.com>
   9  *
  10  * Based on previous work by:
  11  *      Santosh Shilimkar <santosh.shilimkar@ti.com>
  12  *      Rajendra Nayak <rnayak@ti.com>
  13  *
  14  * See file CREDITS for list of people who contributed to this
  15  * project.
  16  *
  17  * This program is free software; you can redistribute it and/or
  18  * modify it under the terms of the GNU General Public License as
  19  * published by the Free Software Foundation; either version 2 of
  20  * the License, or (at your option) any later version.
  21  *
  22  * This program is distributed in the hope that it will be useful,
  23  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  24  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  25  * GNU General Public License for more details.
  26  *
  27  * You should have received a copy of the GNU General Public License
  28  * along with this program; if not, write to the Free Software
  29  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  30  * MA 02111-1307 USA
  31  */
  32 #include <common.h>
  33 #include <asm/omap_common.h>
  34 #include <asm/gpio.h>
  35 #include <asm/arch/clocks.h>
  36 #include <asm/arch/sys_proto.h>
  37 #include <asm/utils.h>
  38 #include <asm/omap_gpio.h>
  39
  40 #ifndef CONFIG_SPL_BUILD
  41 /*
  42  * printing to console doesn't work unless
  43  * this code is executed from SPL
  44  */
  45 #define printf(fmt, args...)
  46 #define puts(s)
  47 #endif
  48
  49 static inline u32 __get_sys_clk_index(void)
  50 {
  51         u32 ind;
  52         /*
  53          * For ES1 the ROM code calibration of sys clock is not reliable
  54          * due to hw issue. So, use hard-coded value. If this value is not
  55          * correct for any board over-ride this function in board file
  56          * From ES2.0 onwards you will get this information from
  57          * CM_SYS_CLKSEL
  58          */
  59         if (omap_revision() == OMAP4430_ES1_0)
  60                 ind = OMAP_SYS_CLK_IND_38_4_MHZ;
  61         else {
  62                 /* SYS_CLKSEL - 1 to match the dpll param array indices */
  63                 ind = (readl(&prcm->cm_sys_clksel) &
  64                         CM_SYS_CLKSEL_SYS_CLKSEL_MASK) - 1;
  65         }
  66         return ind;
  67 }
  68
  69 u32 get_sys_clk_index(void)
  70         __attribute__ ((weak, alias("__get_sys_clk_index")));
  71
  72 u32 get_sys_clk_freq(void)
  73 {
  74         u8 index = get_sys_clk_index();
  75         return sys_clk_array[index];
  76 }
  77
  78 static inline void do_bypass_dpll(u32 *const base)
  79 {
  80         struct dpll_regs *dpll_regs = (struct dpll_regs *)base;
  81
  82         clrsetbits_le32(&dpll_regs->cm_clkmode_dpll,
  83                         CM_CLKMODE_DPLL_DPLL_EN_MASK,
  84                         DPLL_EN_FAST_RELOCK_BYPASS <<
  85                         CM_CLKMODE_DPLL_EN_SHIFT);
  86 }
  87
  88 static inline void wait_for_bypass(u32 *const base)
  89 {
  90         struct dpll_regs *const dpll_regs = (struct dpll_regs *)base;
  91
  92         if (!wait_on_value(ST_DPLL_CLK_MASK, 0, &dpll_regs->cm_idlest_dpll,
  93                                 LDELAY)) {
  94                 printf("Bypassing DPLL failed %p\n", base);
  95         }
  96 }
  97
  98 static inline void do_lock_dpll(u32 *const base)
  99 {
 100         struct dpll_regs *const dpll_regs = (struct dpll_regs *)base;
 101
 102         clrsetbits_le32(&dpll_regs->cm_clkmode_dpll,
 103                       CM_CLKMODE_DPLL_DPLL_EN_MASK,
 104                       DPLL_EN_LOCK << CM_CLKMODE_DPLL_EN_SHIFT);
 105 }
 106
 107 static inline void wait_for_lock(u32 *const base)
 108 {
 109         struct dpll_regs *const dpll_regs = (struct dpll_regs *)base;
 110
 111         if (!wait_on_value(ST_DPLL_CLK_MASK, ST_DPLL_CLK_MASK,
 112                 &dpll_regs->cm_idlest_dpll, LDELAY)) {
 113                 printf("DPLL locking failed for %p\n", base);
 114                 hang();
 115         }
 116 }
 117
 118 inline u32 check_for_lock(u32 *const base)
 119 {
 120         struct dpll_regs *const dpll_regs = (struct dpll_regs *)base;
 121         u32 lock = readl(&dpll_regs->cm_idlest_dpll) & ST_DPLL_CLK_MASK;
 122
 123         return lock;
 124 }
 125
 126 static void do_setup_dpll(u32 *const base, const struct dpll_params *params,
 127                                 u8 lock, char *dpll)
 128 {
 129         u32 temp, M, N;
 130         struct dpll_regs *const dpll_regs = (struct dpll_regs *)base;
 131
 132         temp = readl(&dpll_regs->cm_clksel_dpll);
 133
 134         if (check_for_lock(base)) {
 135                 /*
 136                  * The Dpll has already been locked by rom code using CH.
 137                  * Check if M,N are matching with Ideal nominal opp values.
 138                  * If matches, skip the rest otherwise relock.
 139                  */
 140                 M = (temp & CM_CLKSEL_DPLL_M_MASK) >> CM_CLKSEL_DPLL_M_SHIFT;
 141                 N = (temp & CM_CLKSEL_DPLL_N_MASK) >> CM_CLKSEL_DPLL_N_SHIFT;
 142                 if ((M != (params->m)) || (N != (params->n))) {
 143                         debug("\n %s Dpll locked, but not for ideal M = %d,"
 144                                 "N = %d values, current values are M = %d,"
 145                                 "N= %d" , dpll, params->m, params->n,
 146                                 M, N);
 147                 } else {
 148                         /* Dpll locked with ideal values for nominal opps. */
 149                         debug("\n %s Dpll already locked with ideal"
 150                                                 "nominal opp values", dpll);
 151                         goto setup_post_dividers;
 152                 }
 153         }
 154
 155         bypass_dpll(base);
 156
 157         /* Set M & N */
 158         temp &= ~CM_CLKSEL_DPLL_M_MASK;
 159         temp |= (params->m << CM_CLKSEL_DPLL_M_SHIFT) & CM_CLKSEL_DPLL_M_MASK;
 160
 161         temp &= ~CM_CLKSEL_DPLL_N_MASK;
 162         temp |= (params->n << CM_CLKSEL_DPLL_N_SHIFT) & CM_CLKSEL_DPLL_N_MASK;
 163
 164         writel(temp, &dpll_regs->cm_clksel_dpll);
 165
 166         /* Lock */
 167         if (lock)
 168                 do_lock_dpll(base);
 169
 170 setup_post_dividers:
 171         setup_post_dividers(base, params);
 172
 173         /* Wait till the DPLL locks */
 174         if (lock)
 175                 wait_for_lock(base);
 176 }
 177
 178 u32 omap_ddr_clk(void)
 179 {
 180         u32 ddr_clk, sys_clk_khz, omap_rev, divider;
 181         const struct dpll_params *core_dpll_params;
 182
 183         omap_rev = omap_revision();
 184         sys_clk_khz = get_sys_clk_freq() / 1000;
 185
 186         core_dpll_params = get_core_dpll_params();
 187
 188         debug("sys_clk %d\n ", sys_clk_khz * 1000);
 189
 190         /* Find Core DPLL locked frequency first */
 191         ddr_clk = sys_clk_khz * 2 * core_dpll_params->m /
 192                         (core_dpll_params->n + 1);
 193
 194         if (omap_rev < OMAP5430_ES1_0) {
 195                 /*
 196                  * DDR frequency is PHY_ROOT_CLK/2
 197                  * PHY_ROOT_CLK = Fdpll/2/M2
 198                  */
 199                 divider = 4;
 200         } else {
 201                 /*
 202                  * DDR frequency is PHY_ROOT_CLK
 203                  * PHY_ROOT_CLK = Fdpll/2/M2
 204                  */
 205                 divider = 2;
 206         }
 207
 208         ddr_clk = ddr_clk / divider / core_dpll_params->m2;
 209         ddr_clk *= 1000;        /* convert to Hz */
 210         debug("ddr_clk %d\n ", ddr_clk);
 211
 212         return ddr_clk;
 213 }
 214
 215 /*
 216  * Lock MPU dpll
 217  *
 218  * Resulting MPU frequencies:
 219  * 4430 ES1.0   : 600 MHz
 220  * 4430 ES2.x   : 792 MHz (OPP Turbo)
 221  * 4460         : 920 MHz (OPP Turbo) - DCC disabled
 222  */
 223 void configure_mpu_dpll(void)
 224 {
 225         const struct dpll_params *params;
 226         struct dpll_regs *mpu_dpll_regs;
 227         u32 omap_rev;
 228         omap_rev = omap_revision();
 229
 230         /*
 231          * DCC and clock divider settings for 4460.
 232          * DCC is required, if more than a certain frequency is required.
 233          * For, 4460 > 1GHZ.
 234          *     5430 > 1.4GHZ.
 235          */
 236         if ((omap_rev >= OMAP4460_ES1_0) && (omap_rev < OMAP5430_ES1_0)) {
 237                 mpu_dpll_regs =
 238                         (struct dpll_regs *)&prcm->cm_clkmode_dpll_mpu;
 239                 bypass_dpll(&prcm->cm_clkmode_dpll_mpu);
 240                 clrbits_le32(&prcm->cm_mpu_mpu_clkctrl,
 241                         MPU_CLKCTRL_CLKSEL_EMIF_DIV_MODE_MASK);
 242                 setbits_le32(&prcm->cm_mpu_mpu_clkctrl,
 243                         MPU_CLKCTRL_CLKSEL_ABE_DIV_MODE_MASK);
 244                 clrbits_le32(&mpu_dpll_regs->cm_clksel_dpll,
 245                         CM_CLKSEL_DCC_EN_MASK);
 246         }
 247
 248         params = get_mpu_dpll_params();
 249
 250         do_setup_dpll(&prcm->cm_clkmode_dpll_mpu, params, DPLL_LOCK, "mpu");
 251         debug("MPU DPLL locked\n");
 252 }
 253
 254 static void setup_dplls(void)
 255 {
 256         u32 sysclk_ind, temp;
 257         const struct dpll_params *params;
 258         debug("setup_dplls\n");
 259
 260         sysclk_ind = get_sys_clk_index();
 261
 262         /* CORE dpll */
 263         params = get_core_dpll_params();        /* default - safest */
 264         /*
 265          * Do not lock the core DPLL now. Just set it up.
 266          * Core DPLL will be locked after setting up EMIF
 267          * using the FREQ_UPDATE method(freq_update_core())
 268          */
 269         do_setup_dpll(&prcm->cm_clkmode_dpll_core, params, DPLL_NO_LOCK,
 270                                                                 "core");
 271         /* Set the ratios for CORE_CLK, L3_CLK, L4_CLK */
 272         temp = (CLKSEL_CORE_X2_DIV_1 << CLKSEL_CORE_SHIFT) |
 273             (CLKSEL_L3_CORE_DIV_2 << CLKSEL_L3_SHIFT) |
 274             (CLKSEL_L4_L3_DIV_2 << CLKSEL_L4_SHIFT);
 275         writel(temp, &prcm->cm_clksel_core);
 276         debug("Core DPLL configured\n");
 277
 278         /* lock PER dpll */
 279         params = get_per_dpll_params();
 280         do_setup_dpll(&prcm->cm_clkmode_dpll_per,
 281                         params, DPLL_LOCK, "per");
 282         debug("PER DPLL locked\n");
 283
 284         /* MPU dpll */
 285         configure_mpu_dpll();
 286 }
 287
 288 #ifdef CONFIG_SYS_CLOCKS_ENABLE_ALL
 289 static void setup_non_essential_dplls(void)
 290 {
 291         u32 sys_clk_khz, abe_ref_clk;
 292         u32 sysclk_ind, sd_div, num, den;
 293         const struct dpll_params *params;
 294
 295         sysclk_ind = get_sys_clk_index();
 296         sys_clk_khz = get_sys_clk_freq() / 1000;
 297
 298         /* IVA */
 299         clrsetbits_le32(&prcm->cm_bypclk_dpll_iva,
 300                 CM_BYPCLK_DPLL_IVA_CLKSEL_MASK, DPLL_IVA_CLKSEL_CORE_X2_DIV_2);
 301
 302         params = get_iva_dpll_params();
 303         do_setup_dpll(&prcm->cm_clkmode_dpll_iva, params, DPLL_LOCK, "iva");
 304
 305         /*
 306          * USB:
 307          * USB dpll is J-type. Need to set DPLL_SD_DIV for jitter correction
 308          * DPLL_SD_DIV = CEILING ([DPLL_MULT/(DPLL_DIV+1)]* CLKINP / 250)
 309          *      - where CLKINP is sys_clk in MHz
 310          * Use CLKINP in KHz and adjust the denominator accordingly so
 311          * that we have enough accuracy and at the same time no overflow
 312          */
 313         params = get_usb_dpll_params();
 314         num = params->m * sys_clk_khz;
 315         den = (params->n + 1) * 250 * 1000;
 316         num += den - 1;
 317         sd_div = num / den;
 318         clrsetbits_le32(&prcm->cm_clksel_dpll_usb,
 319                         CM_CLKSEL_DPLL_DPLL_SD_DIV_MASK,
 320                         sd_div << CM_CLKSEL_DPLL_DPLL_SD_DIV_SHIFT);
 321
 322         /* Now setup the dpll with the regular function */
 323         do_setup_dpll(&prcm->cm_clkmode_dpll_usb, params, DPLL_LOCK, "usb");
 324
 325         /* Configure ABE dpll */
 326         params = get_abe_dpll_params();
 327 #ifdef CONFIG_SYS_OMAP_ABE_SYSCK
 328         abe_ref_clk = CM_ABE_PLL_REF_CLKSEL_CLKSEL_SYSCLK;
 329 #else
 330         abe_ref_clk = CM_ABE_PLL_REF_CLKSEL_CLKSEL_32KCLK;
 331         /*
 332          * We need to enable some additional options to achieve
 333          * 196.608MHz from 32768 Hz
 334          */
 335         setbits_le32(&prcm->cm_clkmode_dpll_abe,
 336                         CM_CLKMODE_DPLL_DRIFTGUARD_EN_MASK|
 337                         CM_CLKMODE_DPLL_RELOCK_RAMP_EN_MASK|
 338                         CM_CLKMODE_DPLL_LPMODE_EN_MASK|
 339                         CM_CLKMODE_DPLL_REGM4XEN_MASK);
 340         /* Spend 4 REFCLK cycles at each stage */
 341         clrsetbits_le32(&prcm->cm_clkmode_dpll_abe,
 342                         CM_CLKMODE_DPLL_RAMP_RATE_MASK,
 343                         1 << CM_CLKMODE_DPLL_RAMP_RATE_SHIFT);
 344 #endif
 345
 346         /* Select the right reference clk */
 347         clrsetbits_le32(&prcm->cm_abe_pll_ref_clksel,
 348                         CM_ABE_PLL_REF_CLKSEL_CLKSEL_MASK,
 349                         abe_ref_clk << CM_ABE_PLL_REF_CLKSEL_CLKSEL_SHIFT);
 350         /* Lock the dpll */
 351         do_setup_dpll(&prcm->cm_clkmode_dpll_abe, params, DPLL_LOCK, "abe");
 352 }
 353 #endif
 354
 355 void do_scale_tps62361(u32 reg, u32 volt_mv)
 356 {
 357         u32 temp, step;
 358
 359         step = volt_mv - TPS62361_BASE_VOLT_MV;
 360         step /= 10;
 361
 362         /*
 363          * Select SET1 in TPS62361:
 364          * VSEL1 is grounded on board. So the following selects
 365          * VSEL1 = 0 and VSEL0 = 1
 366          */
 367         gpio_direction_output(TPS62361_VSEL0_GPIO, 0);
 368         gpio_set_value(TPS62361_VSEL0_GPIO, 1);
 369
 370         temp = TPS62361_I2C_SLAVE_ADDR |
 371             (reg << PRM_VC_VAL_BYPASS_REGADDR_SHIFT) |
 372             (step << PRM_VC_VAL_BYPASS_DATA_SHIFT) |
 373             PRM_VC_VAL_BYPASS_VALID_BIT;
 374         debug("do_scale_tps62361: volt - %d step - 0x%x\n", volt_mv, step);
 375
 376         writel(temp, &prcm->prm_vc_val_bypass);
 377         if (!wait_on_value(PRM_VC_VAL_BYPASS_VALID_BIT, 0,
 378                                 &prcm->prm_vc_val_bypass, LDELAY)) {
 379                 puts("Scaling voltage failed for vdd_mpu from TPS\n");
 380         }
 381 }
 382
 383 void do_scale_vcore(u32 vcore_reg, u32 volt_mv)
 384 {
 385         u32 temp, offset_code;
 386         u32 step = 12660; /* 12.66 mV represented in uV */
 387         u32 offset = volt_mv;
 388
 389         /* convert to uV for better accuracy in the calculations */
 390         offset *= 1000;
 391
 392         if (omap_revision() == OMAP4430_ES1_0)
 393                 offset -= PHOENIX_SMPS_BASE_VOLT_STD_MODE_UV;
 394         else
 395                 offset -= PHOENIX_SMPS_BASE_VOLT_STD_MODE_WITH_OFFSET_UV;
 396
 397         offset_code = (offset + step - 1) / step;
 398         /* The code starts at 1 not 0 */
 399         offset_code++;
 400
 401         debug("do_scale_vcore: volt - %d offset_code - 0x%x\n", volt_mv,
 402                 offset_code);
 403
 404         temp = SMPS_I2C_SLAVE_ADDR |
 405             (vcore_reg << PRM_VC_VAL_BYPASS_REGADDR_SHIFT) |
 406             (offset_code << PRM_VC_VAL_BYPASS_DATA_SHIFT) |
 407             PRM_VC_VAL_BYPASS_VALID_BIT;
 408         writel(temp, &prcm->prm_vc_val_bypass);
 409         if (!wait_on_value(PRM_VC_VAL_BYPASS_VALID_BIT, 0,
 410                                 &prcm->prm_vc_val_bypass, LDELAY)) {
 411                 printf("Scaling voltage failed for 0x%x\n", vcore_reg);
 412         }
 413 }
 414
 415 static inline void enable_clock_domain(u32 *const clkctrl_reg, u32 enable_mode)
 416 {
 417         clrsetbits_le32(clkctrl_reg, CD_CLKCTRL_CLKTRCTRL_MASK,
 418                         enable_mode << CD_CLKCTRL_CLKTRCTRL_SHIFT);
 419         debug("Enable clock domain - %p\n", clkctrl_reg);
 420 }
 421
 422 static inline void wait_for_clk_enable(u32 *clkctrl_addr)
 423 {
 424         u32 clkctrl, idlest = MODULE_CLKCTRL_IDLEST_DISABLED;
 425         u32 bound = LDELAY;
 426
 427         while ((idlest == MODULE_CLKCTRL_IDLEST_DISABLED) ||
 428                 (idlest == MODULE_CLKCTRL_IDLEST_TRANSITIONING)) {
 429
 430                 clkctrl = readl(clkctrl_addr);
 431                 idlest = (clkctrl & MODULE_CLKCTRL_IDLEST_MASK) >>
 432                          MODULE_CLKCTRL_IDLEST_SHIFT;
 433                 if (--bound == 0) {
 434                         printf("Clock enable failed for 0x%p idlest 0x%x\n",
 435                                 clkctrl_addr, clkctrl);
 436                         return;
 437                 }
 438         }
 439 }
 440
 441 static inline void enable_clock_module(u32 *const clkctrl_addr, u32 enable_mode,
 442                                 u32 wait_for_enable)
 443 {
 444         clrsetbits_le32(clkctrl_addr, MODULE_CLKCTRL_MODULEMODE_MASK,
 445                         enable_mode << MODULE_CLKCTRL_MODULEMODE_SHIFT);
 446         debug("Enable clock module - %p\n", clkctrl_addr);
 447         if (wait_for_enable)
 448                 wait_for_clk_enable(clkctrl_addr);
 449 }
 450
 451 void freq_update_core(void)
 452 {
 453         u32 freq_config1 = 0;
 454         const struct dpll_params *core_dpll_params;
 455
 456         core_dpll_params = get_core_dpll_params();
 457         /* Put EMIF clock domain in sw wakeup mode */
 458         enable_clock_domain(&prcm->cm_memif_clkstctrl,
 459                                 CD_CLKCTRL_CLKTRCTRL_SW_WKUP);
 460         wait_for_clk_enable(&prcm->cm_memif_emif_1_clkctrl);
 461         wait_for_clk_enable(&prcm->cm_memif_emif_2_clkctrl);
 462
 463         freq_config1 = SHADOW_FREQ_CONFIG1_FREQ_UPDATE_MASK |
 464             SHADOW_FREQ_CONFIG1_DLL_RESET_MASK;
 465
 466         freq_config1 |= (DPLL_EN_LOCK << SHADOW_FREQ_CONFIG1_DPLL_EN_SHIFT) &
 467                                 SHADOW_FREQ_CONFIG1_DPLL_EN_MASK;
 468
 469         freq_config1 |= (core_dpll_params->m2 <<
 470                         SHADOW_FREQ_CONFIG1_M2_DIV_SHIFT) &
 471                         SHADOW_FREQ_CONFIG1_M2_DIV_MASK;
 472
 473         writel(freq_config1, &prcm->cm_shadow_freq_config1);
 474         if (!wait_on_value(SHADOW_FREQ_CONFIG1_FREQ_UPDATE_MASK, 0,
 475                                 &prcm->cm_shadow_freq_config1, LDELAY)) {
 476                 puts("FREQ UPDATE procedure failed!!");
 477                 hang();
 478         }
 479
 480         /* Put EMIF clock domain back in hw auto mode */
 481         enable_clock_domain(&prcm->cm_memif_clkstctrl,
 482                                 CD_CLKCTRL_CLKTRCTRL_HW_AUTO);
 483         wait_for_clk_enable(&prcm->cm_memif_emif_1_clkctrl);
 484         wait_for_clk_enable(&prcm->cm_memif_emif_2_clkctrl);
 485 }
 486
 487 void bypass_dpll(u32 *const base)
 488 {
 489         do_bypass_dpll(base);
 490         wait_for_bypass(base);
 491 }
 492
 493 void lock_dpll(u32 *const base)
 494 {
 495         do_lock_dpll(base);
 496         wait_for_lock(base);
 497 }
 498
 499 void setup_clocks_for_console(void)
 500 {
 501         /* Do not add any spl_debug prints in this function */
 502         clrsetbits_le32(&prcm->cm_l4per_clkstctrl, CD_CLKCTRL_CLKTRCTRL_MASK,
 503                         CD_CLKCTRL_CLKTRCTRL_SW_WKUP <<
 504                         CD_CLKCTRL_CLKTRCTRL_SHIFT);
 505
 506         /* Enable all UARTs - console will be on one of them */
 507         clrsetbits_le32(&prcm->cm_l4per_uart1_clkctrl,
 508                         MODULE_CLKCTRL_MODULEMODE_MASK,
 509                         MODULE_CLKCTRL_MODULEMODE_SW_EXPLICIT_EN <<
 510                         MODULE_CLKCTRL_MODULEMODE_SHIFT);
 511
 512         clrsetbits_le32(&prcm->cm_l4per_uart2_clkctrl,
 513                         MODULE_CLKCTRL_MODULEMODE_MASK,
 514                         MODULE_CLKCTRL_MODULEMODE_SW_EXPLICIT_EN <<
 515                         MODULE_CLKCTRL_MODULEMODE_SHIFT);
 516
 517         clrsetbits_le32(&prcm->cm_l4per_uart3_clkctrl,
 518                         MODULE_CLKCTRL_MODULEMODE_MASK,
 519                         MODULE_CLKCTRL_MODULEMODE_SW_EXPLICIT_EN <<
 520                         MODULE_CLKCTRL_MODULEMODE_SHIFT);
 521
 522         clrsetbits_le32(&prcm->cm_l4per_uart3_clkctrl,
 523                         MODULE_CLKCTRL_MODULEMODE_MASK,
 524                         MODULE_CLKCTRL_MODULEMODE_SW_EXPLICIT_EN <<
 525                         MODULE_CLKCTRL_MODULEMODE_SHIFT);
 526
 527         clrsetbits_le32(&prcm->cm_l4per_clkstctrl, CD_CLKCTRL_CLKTRCTRL_MASK,
 528                         CD_CLKCTRL_CLKTRCTRL_HW_AUTO <<
 529                         CD_CLKCTRL_CLKTRCTRL_SHIFT);
 530 }
 531
 532 void setup_sri2c(void)
 533 {
 534         u32 sys_clk_khz, cycles_hi, cycles_low, temp;
 535
 536         sys_clk_khz = get_sys_clk_freq() / 1000;
 537
 538         /*
 539          * Setup the dedicated I2C controller for Voltage Control
 540          * I2C clk - high period 40% low period 60%
 541          */
 542         cycles_hi = sys_clk_khz * 4 / PRM_VC_I2C_CHANNEL_FREQ_KHZ / 10;
 543         cycles_low = sys_clk_khz * 6 / PRM_VC_I2C_CHANNEL_FREQ_KHZ / 10;
 544         /* values to be set in register - less by 5 & 7 respectively */
 545         cycles_hi -= 5;
 546         cycles_low -= 7;
 547         temp = (cycles_hi << PRM_VC_CFG_I2C_CLK_SCLH_SHIFT) |
 548                (cycles_low << PRM_VC_CFG_I2C_CLK_SCLL_SHIFT);
 549         writel(temp, &prcm->prm_vc_cfg_i2c_clk);
 550
 551         /* Disable high speed mode and all advanced features */
 552         writel(0x0, &prcm->prm_vc_cfg_i2c_mode);
 553 }
 554
 555 void do_enable_clocks(u32 *const *clk_domains,
 556                             u32 *const *clk_modules_hw_auto,
 557                             u32 *const *clk_modules_explicit_en,
 558                             u8 wait_for_enable)
 559 {
 560         u32 i, max = 100;
 561
 562         /* Put the clock domains in SW_WKUP mode */
 563         for (i = 0; (i < max) && clk_domains[i]; i++) {
 564                 enable_clock_domain(clk_domains[i],
 565                                     CD_CLKCTRL_CLKTRCTRL_SW_WKUP);
 566         }
 567
 568         /* Clock modules that need to be put in HW_AUTO */
 569         for (i = 0; (i < max) && clk_modules_hw_auto[i]; i++) {
 570                 enable_clock_module(clk_modules_hw_auto[i],
 571                                     MODULE_CLKCTRL_MODULEMODE_HW_AUTO,
 572                                     wait_for_enable);
 573         };
 574
 575         /* Clock modules that need to be put in SW_EXPLICIT_EN mode */
 576         for (i = 0; (i < max) && clk_modules_explicit_en[i]; i++) {
 577                 enable_clock_module(clk_modules_explicit_en[i],
 578                                     MODULE_CLKCTRL_MODULEMODE_SW_EXPLICIT_EN,
 579                                     wait_for_enable);
 580         };
 581
 582         /* Put the clock domains in HW_AUTO mode now */
 583         for (i = 0; (i < max) && clk_domains[i]; i++) {
 584                 enable_clock_domain(clk_domains[i],
 585                                     CD_CLKCTRL_CLKTRCTRL_HW_AUTO);
 586         }
 587 }
 588
 589 void prcm_init(void)
 590 {
 591         switch (omap_hw_init_context()) {
 592         case OMAP_INIT_CONTEXT_SPL:
 593         case OMAP_INIT_CONTEXT_UBOOT_FROM_NOR:
 594         case OMAP_INIT_CONTEXT_UBOOT_AFTER_CH:
 595                 enable_basic_clocks();
 596                 scale_vcores();
 597                 setup_dplls();
 598 #ifdef CONFIG_SYS_CLOCKS_ENABLE_ALL
 599                 setup_non_essential_dplls();
 600                 enable_non_essential_clocks();
 601 #endif
 602                 break;
 603         default:
 604                 break;
 605         }
 606
 607         if (OMAP_INIT_CONTEXT_SPL != omap_hw_init_context())
 608                 enable_basic_uboot_clocks();
 609 }