arch/arm/cpu/armv7/omap5/hw_data.c

   1 /*
   2  *
   3  * HW data initialization for OMAP5
   4  *
   5  * (C) Copyright 2013
   6  * Texas Instruments, <www.ti.com>
   7  *
   8  * Sricharan R <r.sricharan@ti.com>
   9  *
  10  * See file CREDITS for list of people who contributed to this
  11  * project.
  12  *
  13  * This program is free software; you can redistribute it and/or
  14  * modify it under the terms of the GNU General Public License as
  15  * published by the Free Software Foundation; either version 2 of
  16  * the License, or (at your option) any later version.
  17  *
  18  * This program is distributed in the hope that it will be useful,
  19  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  20  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  21  * GNU General Public License for more details.
  22  *
  23  * You should have received a copy of the GNU General Public License
  24  * along with this program; if not, write to the Free Software
  25  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  26  * MA 02111-1307 USA
  27  */
  28 #include <common.h>
  29 #include <asm/arch/omap.h>
  30 #include <asm/arch/sys_proto.h>
  31 #include <asm/omap_common.h>
  32 #include <asm/arch/clocks.h>
  33 #include <asm/omap_gpio.h>
  34 #include <asm/io.h>
  35 #include <asm/emif.h>
  36
  37 struct prcm_regs const **prcm =
  38                         (struct prcm_regs const **) OMAP_SRAM_SCRATCH_PRCM_PTR;
  39 struct dplls const **dplls_data =
  40                         (struct dplls const **) OMAP_SRAM_SCRATCH_DPLLS_PTR;
  41 struct vcores_data const **omap_vcores =
  42                 (struct vcores_data const **) OMAP_SRAM_SCRATCH_VCORES_PTR;
  43 struct omap_sys_ctrl_regs const **ctrl =
  44         (struct omap_sys_ctrl_regs const **)OMAP_SRAM_SCRATCH_SYS_CTRL;
  45
  46 /* OPP HIGH FREQUENCY for ES2.0 */
  47 static const struct dpll_params mpu_dpll_params_1_5ghz[NUM_SYS_CLKS] = {
  48         {125, 0, 1, -1, -1, -1, -1, -1, -1, -1, -1, -1},        /* 12 MHz   */
  49         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 13 MHz   */
  50         {625, 6, 1, -1, -1, -1, -1, -1, -1, -1, -1, -1},        /* 16.8 MHz */
  51         {625, 7, 1, -1, -1, -1, -1, -1, -1, -1, -1, -1},        /* 19.2 MHz */
  52         {750, 12, 1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 26 MHz   */
  53         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 27 MHz   */
  54         {625, 15, 1, -1, -1, -1, -1, -1, -1, -1, -1, -1}        /* 38.4 MHz */
  55 };
  56
  57 /* OPP NOM FREQUENCY for ES2.0, OPP HIGH for ES1.0 */
  58 static const struct dpll_params mpu_dpll_params_1100mhz[NUM_SYS_CLKS] = {
  59         {275, 2, 1, -1, -1, -1, -1, -1, -1, -1, -1, -1},        /* 12 MHz   */
  60         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 13 MHz   */
  61         {1375, 20, 1, -1, -1, -1, -1, -1, -1, -1, -1, -1},      /* 16.8 MHz */
  62         {1375, 23, 1, -1, -1, -1, -1, -1, -1, -1, -1, -1},      /* 19.2 MHz */
  63         {550, 12, 1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 26 MHz   */
  64         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 27 MHz   */
  65         {1375, 47, 1, -1, -1, -1, -1, -1, -1, -1, -1, -1}       /* 38.4 MHz */
  66 };
  67
  68 /* OPP NOM FREQUENCY for ES1.0 */
  69 static const struct dpll_params mpu_dpll_params_800mhz[NUM_SYS_CLKS] = {
  70         {200, 2, 1, -1, -1, -1, -1, -1, -1, -1, -1, -1},        /* 12 MHz   */
  71         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 13 MHz   */
  72         {1000, 20, 1, -1, -1, -1, -1, -1, -1, -1, -1, -1},      /* 16.8 MHz */
  73         {375, 8, 1, -1, -1, -1, -1, -1, -1, -1, -1, -1},        /* 19.2 MHz */
  74         {400, 12, 1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 26 MHz   */
  75         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 27 MHz   */
  76         {375, 17, 1, -1, -1, -1, -1, -1, -1, -1, -1, -1}        /* 38.4 MHz */
  77 };
  78
  79 /* OPP LOW FREQUENCY for ES1.0 */
  80 static const struct dpll_params mpu_dpll_params_400mhz[NUM_SYS_CLKS] = {
  81         {200, 2, 2, -1, -1, -1, -1, -1, -1, -1, -1, -1},        /* 12 MHz   */
  82         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 13 MHz   */
  83         {1000, 20, 2, -1, -1, -1, -1, -1, -1, -1, -1, -1},      /* 16.8 MHz */
  84         {375, 8, 2, -1, -1, -1, -1, -1, -1, -1, -1, -1},        /* 19.2 MHz */
  85         {400, 12, 2, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 26 MHz   */
  86         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 27 MHz   */
  87         {375, 17, 2, -1, -1, -1, -1, -1, -1, -1, -1, -1}        /* 38.4 MHz */
  88 };
  89
  90 /* OPP LOW FREQUENCY for ES2.0 */
  91 static const struct dpll_params mpu_dpll_params_499mhz[NUM_SYS_CLKS] = {
  92         {499, 11, 1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 12 MHz   */
  93         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 13 MHz   */
  94         {297, 9, 1, -1, -1, -1, -1, -1, -1, -1, -1, -1},        /* 16.8 MHz */
  95         {493, 18, 1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 19.2 MHz */
  96         {499, 25, 1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 26 MHz   */
  97         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 27 MHz   */
  98         {493, 37, 1, -1, -1, -1, -1, -1, -1, -1, -1, -1}        /* 38.4 MHz */
  99 };
 100
 101 static const struct dpll_params mpu_dpll_params_1ghz[NUM_SYS_CLKS] = {
 102         {250, 2, 1, -1, -1, -1, -1, -1, -1, -1, -1, -1},        /* 12 MHz   */
 103         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 13 MHz   */
 104         {119, 1, 1, -1, -1, -1, -1, -1, -1, -1, -1, -1},        /* 16.8 MHz */
 105         {625, 11, 1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 19.2 MHz */
 106         {500, 12, 1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 26 MHz   */
 107         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 27 MHz   */
 108         {625, 23, 1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 38.4 MHz */
 109         {50, 0, 1, -1, -1, -1, -1, -1, -1, -1, -1, -1}          /* 20 MHz   */
 110 };
 111
 112 static const struct dpll_params
 113                         core_dpll_params_2128mhz_ddr532[NUM_SYS_CLKS] = {
 114         {266, 2, 2, 5, 8, 4, 62, 5, -1, 5, 7, -1},              /* 12 MHz   */
 115         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 13 MHz   */
 116         {443, 6, 2, 5, 8, 4, 62, 5, -1, 5, 7, -1},              /* 16.8 MHz */
 117         {277, 4, 2, 5, 8, 4, 62, 5, -1, 5, 7, -1},              /* 19.2 MHz */
 118         {368, 8, 2, 5, 8, 4, 62, 5, -1, 5, 7, -1},              /* 26 MHz   */
 119         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 27 MHz   */
 120         {277, 9, 2, 5, 8, 4, 62, 5, -1, 5, 7, -1}               /* 38.4 MHz */
 121 };
 122
 123 static const struct dpll_params
 124                         core_dpll_params_2128mhz_ddr532_es2[NUM_SYS_CLKS] = {
 125         {266, 2, 2, 5, 8, 4, 62, 63, 6, 5, 7, 6},               /* 12 MHz   */
 126         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 13 MHz   */
 127         {443, 6, 2, 5, 8, 4, 62, 63, 6, 5, 7, 6},               /* 16.8 MHz */
 128         {277, 4, 2, 5, 8, 4, 62, 63, 6, 5, 7, 6},               /* 19.2 MHz */
 129         {368, 8, 2, 5, 8, 4, 62, 63, 6, 5, 7, 6},               /* 26 MHz   */
 130         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 27 MHz   */
 131         {277, 9, 2, 5, 8, 4, 62, 63, 6, 5, 7, 6}                /* 38.4 MHz */
 132 };
 133
 134 static const struct dpll_params
 135                 core_dpll_params_2128mhz_ddr532_dra7xx[NUM_SYS_CLKS] = {
 136         {266, 2, 2, -1, -1, 4, 62, 5, -1, 5, 7, 6},             /* 12 MHz   */
 137         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 13 MHz   */
 138         {443, 6, 2, -1, -1, 4, 62, 5, -1, 5, 7, 6},             /* 16.8 MHz */
 139         {277, 4, 2, -1, -1, 4, 62, 5, -1, 5, 7, 6},             /* 19.2 MHz */
 140         {368, 8, 2, -1, -1, 4, 62, 5, -1, 5, 7, 6},             /* 26 MHz   */
 141         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 27 MHz   */
 142         {277, 9, 2, -1, -1, 4, 62, 5, -1, 5, 7, 6},             /* 38.4 MHz */
 143         {266, 4, 2, -1, -1, 4, 62, 5, -1, 5, 7, 6}              /* 20 MHz   */
 144 };
 145
 146 static const struct dpll_params
 147                         core_dpll_params_2128mhz_ddr266[NUM_SYS_CLKS] = {
 148         {266, 2, 4, 8, 8, 8, 62, 10, -1, 10, 14, -1},           /* 12 MHz   */
 149         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 13 MHz   */
 150         {443, 6, 4, 8, 8, 8, 62, 10, -1, 10, 14, -1},           /* 16.8 MHz */
 151         {277, 4, 4, 8, 8, 8, 62, 10, -1, 10, 14, -1},           /* 19.2 MHz */
 152         {368, 8, 4, 8, 8, 8, 62, 10, -1, 10, 14, -1},           /* 26 MHz   */
 153         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 27 MHz   */
 154         {277, 9, 4, 8, 8, 8, 62, 10, -1, 10, 14, -1}            /* 38.4 MHz */
 155 };
 156
 157 static const struct dpll_params
 158                         core_dpll_params_2128mhz_ddr266_es2[NUM_SYS_CLKS] = {
 159         {266, 2, 4, 8, 8, 8, 62, 5, 12, 10, 14, 12},            /* 12 MHz   */
 160         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 13 MHz   */
 161         {443, 6, 4, 8, 8, 8, 62, 5, 12, 10, 14, 12},            /* 16.8 MHz */
 162         {277, 4, 4, 8, 8, 8, 62, 5, 12, 10, 14, 12},            /* 19.2 MHz */
 163         {368, 8, 4, 8, 8, 8, 62, 5, 12, 10, 14, 12},            /* 26 MHz   */
 164         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 27 MHz   */
 165         {277, 9, 4, 8, 8, 8, 62, 5, 12, 10, 14, 12}             /* 38.4 MHz */
 166 };
 167
 168 static const struct dpll_params per_dpll_params_768mhz[NUM_SYS_CLKS] = {
 169         {32, 0, 4, 3, 6, 4, -1, 2, -1, -1, -1, -1},             /* 12 MHz   */
 170         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 13 MHz   */
 171         {160, 6, 4, 3, 6, 4, -1, 2, -1, -1, -1, -1},            /* 16.8 MHz */
 172         {20, 0, 4, 3, 6, 4, -1, 2, -1, -1, -1, -1},             /* 19.2 MHz */
 173         {192, 12, 4, 3, 6, 4, -1, 2, -1, -1, -1, -1},           /* 26 MHz   */
 174         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 27 MHz   */
 175         {10, 0, 4, 3, 6, 4, -1, 2, -1, -1, -1, -1}              /* 38.4 MHz */
 176 };
 177
 178 static const struct dpll_params per_dpll_params_768mhz_es2[NUM_SYS_CLKS] = {
 179         {32, 0, 4, 3, 3, 4, -1, 2, -1, -1, -1, -1},             /* 12 MHz   */
 180         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 13 MHz   */
 181         {160, 6, 4, 3, 3, 4, -1, 2, -1, -1, -1, -1},            /* 16.8 MHz */
 182         {20, 0, 4, 3, 3, 4, -1, 2, -1, -1, -1, -1},             /* 19.2 MHz */
 183         {192, 12, 4, 3, 3, 4, -1, 2, -1, -1, -1, -1},           /* 26 MHz   */
 184         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 27 MHz   */
 185         {10, 0, 4, 3, 3, 4, -1, 2, -1, -1, -1, -1}              /* 38.4 MHz */
 186 };
 187
 188 static const struct dpll_params per_dpll_params_768mhz_dra7xx[NUM_SYS_CLKS] = {
 189         {32, 0, 4, -1, 3, 4, 10, 2, -1, -1, -1, -1},            /* 12 MHz   */
 190         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 13 MHz   */
 191         {160, 6, 4, -1, 3, 4, 10, 2, -1, -1, -1, -1},           /* 16.8 MHz */
 192         {20, 0, 4, -1, 3, 4, 10, 2, -1, -1, -1, -1},            /* 19.2 MHz */
 193         {192, 12, 4, -1, 3, 4, 10, 2, -1, -1, -1, -1},          /* 26 MHz   */
 194         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 27 MHz   */
 195         {10, 0, 4, -1, 3, 4, 10, 2, -1, -1, -1, -1},            /* 38.4 MHz */
 196         {96, 4, 4, -1, 3, 4, 10, 2, -1, -1, -1, -1}             /* 20 MHz   */
 197 };
 198
 199 static const struct dpll_params iva_dpll_params_2330mhz[NUM_SYS_CLKS] = {
 200         {1165, 11, -1, -1, 5, 6, -1, -1, -1, -1, -1, -1},       /* 12 MHz   */
 201         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 13 MHz   */
 202         {208, 2, -1, -1, 5, 6, -1, -1, -1, -1, -1, -1},         /* 16.8 MHz */
 203         {182, 2, -1, -1, 5, 6, -1, -1, -1, -1, -1, -1},         /* 19.2 MHz */
 204         {224, 4, -1, -1, 5, 6, -1, -1, -1, -1, -1, -1},         /* 26 MHz   */
 205         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 27 MHz   */
 206         {91, 2, -1, -1, 5, 6, -1, -1, -1, -1, -1, -1}           /* 38.4 MHz */
 207 };
 208
 209 /* ABE M & N values with sys_clk as source */
 210 static const struct dpll_params
 211                 abe_dpll_params_sysclk_196608khz[NUM_SYS_CLKS] = {
 212         {49, 5, 1, -1, -1, -1, -1, -1, -1, -1, -1, -1},         /* 12 MHz   */
 213         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 13 MHz   */
 214         {35, 5, 1, 1, -1, -1, -1, -1, -1, -1, -1, -1},          /* 16.8 MHz */
 215         {46, 8, 1, 1, -1, -1, -1, -1, -1, -1, -1, -1},          /* 19.2 MHz */
 216         {34, 8, 1, 1, -1, -1, -1, -1, -1, -1, -1, -1},          /* 26 MHz   */
 217         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 27 MHz   */
 218         {64, 24, 1, 1, -1, -1, -1, -1, -1, -1, -1, -1}          /* 38.4 MHz */
 219 };
 220
 221 /* ABE M & N values with 32K clock as source */
 222 static const struct dpll_params abe_dpll_params_32k_196608khz = {
 223         750, 0, 1, 1, -1, -1, -1, -1, -1, -1, -1, -1
 224 };
 225
 226 static const struct dpll_params usb_dpll_params_1920mhz[NUM_SYS_CLKS] = {
 227         {400, 4, 2, -1, -1, -1, -1, -1, -1, -1, -1, -1},        /* 12 MHz   */
 228         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 13 MHz   */
 229         {400, 6, 2, -1, -1, -1, -1, -1, -1, -1, -1, -1},        /* 16.8 MHz */
 230         {400, 7, 2, -1, -1, -1, -1, -1, -1, -1, -1, -1},        /* 19.2 MHz */
 231         {480, 12, 2, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 26 MHz   */
 232         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 27 MHz   */
 233         {400, 15, 2, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 38.4 MHz */
 234         {48, 0, 2, -1, -1, -1, -1, -1, -1, -1, -1, -1}          /* 20 MHz   */
 235 };
 236
 237 static const struct dpll_params ddr_dpll_params_1066mhz[NUM_SYS_CLKS] = {
 238         {533, 11, 1, 1, 4, -1, -1, -1, -1, -1, -1, -1},         /* 12 MHz   */
 239         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 13 MHz   */
 240         {222, 6, 1, 1, 4, -1, -1, -1, -1, -1, -1, -1},          /* 16.8 MHz */
 241         {111, 3, 1, 1, 4, -1, -1, -1, -1, -1, -1, -1},          /* 19.2 MHz */
 242         {41, 1, 1, 1, 4, -1, -1, -1, -1, -1, -1, -1},           /* 26 MHz   */
 243         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 27 MHz   */
 244         {347, 24, 1, 1, 4, -1, -1, -1, -1, -1, -1, -1},         /* 38.4 MHz */
 245         {533, 19, 1, 1, 4, -1, -1, -1, -1, -1, -1, -1}          /* 20 MHz   */
 246 };
 247
 248 struct dplls omap5_dplls_es1 = {
 249         .mpu = mpu_dpll_params_800mhz,
 250         .core = core_dpll_params_2128mhz_ddr532,
 251         .per = per_dpll_params_768mhz,
 252         .iva = iva_dpll_params_2330mhz,
 253 #ifdef CONFIG_SYS_OMAP_ABE_SYSCK
 254         .abe = abe_dpll_params_sysclk_196608khz,
 255 #else
 256         .abe = &abe_dpll_params_32k_196608khz,
 257 #endif
 258         .usb = usb_dpll_params_1920mhz,
 259         .ddr = NULL
 260 };
 261
 262 struct dplls omap5_dplls_es2 = {
 263         .mpu = mpu_dpll_params_1100mhz,
 264         .core = core_dpll_params_2128mhz_ddr532_es2,
 265         .per = per_dpll_params_768mhz_es2,
 266         .iva = iva_dpll_params_2330mhz,
 267 #ifdef CONFIG_SYS_OMAP_ABE_SYSCK
 268         .abe = abe_dpll_params_sysclk_196608khz,
 269 #else
 270         .abe = &abe_dpll_params_32k_196608khz,
 271 #endif
 272         .usb = usb_dpll_params_1920mhz,
 273         .ddr = NULL
 274 };
 275
 276 struct dplls dra7xx_dplls = {
 277         .mpu = mpu_dpll_params_1ghz,
 278         .core = core_dpll_params_2128mhz_ddr532_dra7xx,
 279         .per = per_dpll_params_768mhz_dra7xx,
 280         .usb = usb_dpll_params_1920mhz,
 281         .ddr = ddr_dpll_params_1066mhz,
 282 };
 283
 284 struct pmic_data palmas = {
 285         .base_offset = PALMAS_SMPS_BASE_VOLT_UV,
 286         .step = 10000, /* 10 mV represented in uV */
 287         /*
 288          * Offset codes 1-6 all give the base voltage in Palmas
 289          * Offset code 0 switches OFF the SMPS
 290          */
 291         .start_code = 6,
 292 };
 293
 294 struct vcores_data omap5430_volts = {
 295         .mpu.value = VDD_MPU,
 296         .mpu.addr = SMPS_REG_ADDR_12_MPU,
 297         .mpu.pmic = &palmas,
 298
 299         .core.value = VDD_CORE,
 300         .core.addr = SMPS_REG_ADDR_8_CORE,
 301         .core.pmic = &palmas,
 302
 303         .mm.value = VDD_MM,
 304         .mm.addr = SMPS_REG_ADDR_45_IVA,
 305         .mm.pmic = &palmas,
 306 };
 307
 308 struct vcores_data omap5430_volts_es2 = {
 309         .mpu.value = VDD_MPU_ES2,
 310         .mpu.addr = SMPS_REG_ADDR_12_MPU,
 311         .mpu.pmic = &palmas,
 312
 313         .core.value = VDD_CORE_ES2,
 314         .core.addr = SMPS_REG_ADDR_8_CORE,
 315         .core.pmic = &palmas,
 316
 317         .mm.value = VDD_MM_ES2,
 318         .mm.addr = SMPS_REG_ADDR_45_IVA,
 319         .mm.pmic = &palmas,
 320 };
 321
 322 /*
 323  * Enable essential clock domains, modules and
 324  * do some additional special settings needed
 325  */
 326 void enable_basic_clocks(void)
 327 {
 328         u32 const clk_domains_essential[] = {
 329                 (*prcm)->cm_l4per_clkstctrl,
 330                 (*prcm)->cm_l3init_clkstctrl,
 331                 (*prcm)->cm_memif_clkstctrl,
 332                 (*prcm)->cm_l4cfg_clkstctrl,
 333                 0
 334         };
 335
 336         u32 const clk_modules_hw_auto_essential[] = {
 337                 (*prcm)->cm_l3_gpmc_clkctrl,
 338                 (*prcm)->cm_memif_emif_1_clkctrl,
 339                 (*prcm)->cm_memif_emif_2_clkctrl,
 340                 (*prcm)->cm_l4cfg_l4_cfg_clkctrl,
 341                 (*prcm)->cm_wkup_gpio1_clkctrl,
 342                 (*prcm)->cm_l4per_gpio2_clkctrl,
 343                 (*prcm)->cm_l4per_gpio3_clkctrl,
 344                 (*prcm)->cm_l4per_gpio4_clkctrl,
 345                 (*prcm)->cm_l4per_gpio5_clkctrl,
 346                 (*prcm)->cm_l4per_gpio6_clkctrl,
 347                 0
 348         };
 349
 350         u32 const clk_modules_explicit_en_essential[] = {
 351                 (*prcm)->cm_wkup_gptimer1_clkctrl,
 352                 (*prcm)->cm_l3init_hsmmc1_clkctrl,
 353                 (*prcm)->cm_l3init_hsmmc2_clkctrl,
 354                 (*prcm)->cm_l4per_gptimer2_clkctrl,
 355                 (*prcm)->cm_wkup_wdtimer2_clkctrl,
 356                 (*prcm)->cm_l4per_uart3_clkctrl,
 357                 (*prcm)->cm_l4per_i2c1_clkctrl,
 358                 0
 359         };
 360
 361         /* Enable optional additional functional clock for GPIO4 */
 362         setbits_le32((*prcm)->cm_l4per_gpio4_clkctrl,
 363                         GPIO4_CLKCTRL_OPTFCLKEN_MASK);
 364
 365         /* Enable 96 MHz clock for MMC1 & MMC2 */
 366         setbits_le32((*prcm)->cm_l3init_hsmmc1_clkctrl,
 367                         HSMMC_CLKCTRL_CLKSEL_MASK);
 368         setbits_le32((*prcm)->cm_l3init_hsmmc2_clkctrl,
 369                         HSMMC_CLKCTRL_CLKSEL_MASK);
 370
 371         /* Set the correct clock dividers for mmc */
 372         setbits_le32((*prcm)->cm_l3init_hsmmc1_clkctrl,
 373                         HSMMC_CLKCTRL_CLKSEL_DIV_MASK);
 374         setbits_le32((*prcm)->cm_l3init_hsmmc2_clkctrl,
 375                         HSMMC_CLKCTRL_CLKSEL_DIV_MASK);
 376
 377         /* Select 32KHz clock as the source of GPTIMER1 */
 378         setbits_le32((*prcm)->cm_wkup_gptimer1_clkctrl,
 379                         GPTIMER1_CLKCTRL_CLKSEL_MASK);
 380
 381         do_enable_clocks(clk_domains_essential,
 382                          clk_modules_hw_auto_essential,
 383                          clk_modules_explicit_en_essential,
 384                          1);
 385
 386         /* Enable SCRM OPT clocks for PER and CORE dpll */
 387         setbits_le32((*prcm)->cm_wkupaon_scrm_clkctrl,
 388                         OPTFCLKEN_SCRM_PER_MASK);
 389         setbits_le32((*prcm)->cm_wkupaon_scrm_clkctrl,
 390                         OPTFCLKEN_SCRM_CORE_MASK);
 391 }
 392
 393 void enable_basic_uboot_clocks(void)
 394 {
 395         u32 const clk_domains_essential[] = {
 396                 0
 397         };
 398
 399         u32 const clk_modules_hw_auto_essential[] = {
 400                 (*prcm)->cm_l3init_hsusbtll_clkctrl,
 401                 0
 402         };
 403
 404         u32 const clk_modules_explicit_en_essential[] = {
 405                 (*prcm)->cm_l4per_mcspi1_clkctrl,
 406                 (*prcm)->cm_l4per_i2c2_clkctrl,
 407                 (*prcm)->cm_l4per_i2c3_clkctrl,
 408                 (*prcm)->cm_l4per_i2c4_clkctrl,
 409                 (*prcm)->cm_l4per_i2c5_clkctrl,
 410                 (*prcm)->cm_l3init_hsusbhost_clkctrl,
 411                 (*prcm)->cm_l3init_fsusb_clkctrl,
 412                 0
 413         };
 414
 415         do_enable_clocks(clk_domains_essential,
 416                          clk_modules_hw_auto_essential,
 417                          clk_modules_explicit_en_essential,
 418                          1);
 419 }
 420
 421 /*
 422  * Enable non-essential clock domains, modules and
 423  * do some additional special settings needed
 424  */
 425 void enable_non_essential_clocks(void)
 426 {
 427         u32 const clk_domains_non_essential[] = {
 428                 (*prcm)->cm_mpu_m3_clkstctrl,
 429                 (*prcm)->cm_ivahd_clkstctrl,
 430                 (*prcm)->cm_dsp_clkstctrl,
 431                 (*prcm)->cm_dss_clkstctrl,
 432                 (*prcm)->cm_sgx_clkstctrl,
 433                 (*prcm)->cm1_abe_clkstctrl,
 434                 (*prcm)->cm_c2c_clkstctrl,
 435                 (*prcm)->cm_cam_clkstctrl,
 436                 (*prcm)->cm_dss_clkstctrl,
 437                 (*prcm)->cm_sdma_clkstctrl,
 438                 0
 439         };
 440
 441         u32 const clk_modules_hw_auto_non_essential[] = {
 442                 (*prcm)->cm_mpu_m3_mpu_m3_clkctrl,
 443                 (*prcm)->cm_ivahd_ivahd_clkctrl,
 444                 (*prcm)->cm_ivahd_sl2_clkctrl,
 445                 (*prcm)->cm_dsp_dsp_clkctrl,
 446                 (*prcm)->cm_l3instr_l3_3_clkctrl,
 447                 (*prcm)->cm_l3instr_l3_instr_clkctrl,
 448                 (*prcm)->cm_l3instr_intrconn_wp1_clkctrl,
 449                 (*prcm)->cm_l3init_hsi_clkctrl,
 450                 (*prcm)->cm_l4per_hdq1w_clkctrl,
 451                 0
 452         };
 453
 454         u32 const clk_modules_explicit_en_non_essential[] = {
 455                 (*prcm)->cm1_abe_aess_clkctrl,
 456                 (*prcm)->cm1_abe_pdm_clkctrl,
 457                 (*prcm)->cm1_abe_dmic_clkctrl,
 458                 (*prcm)->cm1_abe_mcasp_clkctrl,
 459                 (*prcm)->cm1_abe_mcbsp1_clkctrl,
 460                 (*prcm)->cm1_abe_mcbsp2_clkctrl,
 461                 (*prcm)->cm1_abe_mcbsp3_clkctrl,
 462                 (*prcm)->cm1_abe_slimbus_clkctrl,
 463                 (*prcm)->cm1_abe_timer5_clkctrl,
 464                 (*prcm)->cm1_abe_timer6_clkctrl,
 465                 (*prcm)->cm1_abe_timer7_clkctrl,
 466                 (*prcm)->cm1_abe_timer8_clkctrl,
 467                 (*prcm)->cm1_abe_wdt3_clkctrl,
 468                 (*prcm)->cm_l4per_gptimer9_clkctrl,
 469                 (*prcm)->cm_l4per_gptimer10_clkctrl,
 470                 (*prcm)->cm_l4per_gptimer11_clkctrl,
 471                 (*prcm)->cm_l4per_gptimer3_clkctrl,
 472                 (*prcm)->cm_l4per_gptimer4_clkctrl,
 473                 (*prcm)->cm_l4per_mcspi2_clkctrl,
 474                 (*prcm)->cm_l4per_mcspi3_clkctrl,
 475                 (*prcm)->cm_l4per_mcspi4_clkctrl,
 476                 (*prcm)->cm_l4per_mmcsd3_clkctrl,
 477                 (*prcm)->cm_l4per_mmcsd4_clkctrl,
 478                 (*prcm)->cm_l4per_mmcsd5_clkctrl,
 479                 (*prcm)->cm_l4per_uart1_clkctrl,
 480                 (*prcm)->cm_l4per_uart2_clkctrl,
 481                 (*prcm)->cm_l4per_uart4_clkctrl,
 482                 (*prcm)->cm_wkup_keyboard_clkctrl,
 483                 (*prcm)->cm_wkup_wdtimer2_clkctrl,
 484                 (*prcm)->cm_cam_iss_clkctrl,
 485                 (*prcm)->cm_cam_fdif_clkctrl,
 486                 (*prcm)->cm_dss_dss_clkctrl,
 487                 (*prcm)->cm_sgx_sgx_clkctrl,
 488                 0
 489         };
 490
 491         /* Enable optional functional clock for ISS */
 492         setbits_le32((*prcm)->cm_cam_iss_clkctrl, ISS_CLKCTRL_OPTFCLKEN_MASK);
 493
 494         /* Enable all optional functional clocks of DSS */
 495         setbits_le32((*prcm)->cm_dss_dss_clkctrl, DSS_CLKCTRL_OPTFCLKEN_MASK);
 496
 497         do_enable_clocks(clk_domains_non_essential,
 498                          clk_modules_hw_auto_non_essential,
 499                          clk_modules_explicit_en_non_essential,
 500                          0);
 501
 502         /* Put camera module in no sleep mode */
 503         clrsetbits_le32((*prcm)->cm_cam_clkstctrl,
 504                         MODULE_CLKCTRL_MODULEMODE_MASK,
 505                         CD_CLKCTRL_CLKTRCTRL_NO_SLEEP <<
 506                         MODULE_CLKCTRL_MODULEMODE_SHIFT);
 507 }
 508
 509 const struct ctrl_ioregs ioregs_omap5430 = {
 510         .ctrl_ddrch = DDR_IO_I_34OHM_SR_FASTEST_WD_DQ_NO_PULL_DQS_PULL_DOWN,
 511         .ctrl_lpddr2ch = DDR_IO_I_34OHM_SR_FASTEST_WD_CK_CKE_NCS_CA_PULL_DOWN,
 512         .ctrl_ddrio_0 = DDR_IO_0_DDR2_DQ_INT_EN_ALL_DDR3_CA_DIS_ALL,
 513         .ctrl_ddrio_1 = DDR_IO_1_DQ_OUT_EN_ALL_DQ_INT_EN_ALL,
 514         .ctrl_ddrio_2 = DDR_IO_2_CA_OUT_EN_ALL_CA_INT_EN_ALL,
 515 };
 516
 517 const struct ctrl_ioregs ioregs_omap5432_es1 = {
 518         .ctrl_ddrch = DDR_IO_I_40OHM_SR_FAST_WD_DQ_NO_PULL_DQS_NO_PULL,
 519         .ctrl_lpddr2ch = 0x0,
 520         .ctrl_ddr3ch = DDR_IO_I_40OHM_SR_SLOWEST_WD_DQ_NO_PULL_DQS_NO_PULL,
 521         .ctrl_ddrio_0 = DDR_IO_0_VREF_CELLS_DDR3_VALUE,
 522         .ctrl_ddrio_1 = DDR_IO_1_VREF_CELLS_DDR3_VALUE,
 523         .ctrl_ddrio_2 = DDR_IO_2_VREF_CELLS_DDR3_VALUE,
 524         .ctrl_emif_sdram_config_ext = SDRAM_CONFIG_EXT_RD_LVL_11_SAMPLES,
 525 };
 526
 527 const struct ctrl_ioregs ioregs_omap5432_es2 = {
 528         .ctrl_ddrch = DDR_IO_I_40OHM_SR_FAST_WD_DQ_NO_PULL_DQS_NO_PULL_ES2,
 529         .ctrl_lpddr2ch = 0x0,
 530         .ctrl_ddr3ch = DDR_IO_I_40OHM_SR_SLOWEST_WD_DQ_NO_PULL_DQS_NO_PULL_ES2,
 531         .ctrl_ddrio_0 = DDR_IO_0_VREF_CELLS_DDR3_VALUE_ES2,
 532         .ctrl_ddrio_1 = DDR_IO_1_VREF_CELLS_DDR3_VALUE_ES2,
 533         .ctrl_ddrio_2 = DDR_IO_2_VREF_CELLS_DDR3_VALUE_ES2,
 534         .ctrl_emif_sdram_config_ext = SDRAM_CONFIG_EXT_RD_LVL_11_SAMPLES,
 535 };
 536
 537 void hw_data_init(void)
 538 {
 539         u32 omap_rev = omap_revision();
 540
 541         switch (omap_rev) {
 542
 543         case OMAP5430_ES1_0:
 544         case OMAP5432_ES1_0:
 545         *prcm = &omap5_es1_prcm;
 546         *dplls_data = &omap5_dplls_es1;
 547         *omap_vcores = &omap5430_volts;
 548         *ctrl = &omap5_ctrl;
 549         break;
 550
 551         case OMAP5430_ES2_0:
 552         case OMAP5432_ES2_0:
 553         *prcm = &omap5_es2_prcm;
 554         *dplls_data = &omap5_dplls_es2;
 555         *omap_vcores = &omap5430_volts_es2;
 556         *ctrl = &omap5_ctrl;
 557         break;
 558
 559         case DRA752_ES1_0:
 560         *prcm = &dra7xx_prcm;
 561         *dplls_data = &dra7xx_dplls;
 562         *omap_vcores = &omap5430_volts_es2;
 563         *ctrl = &dra7xx_ctrl;
 564         break;
 565
 566         default:
 567                 printf("\n INVALID OMAP REVISION ");
 568         }
 569 }
 570
 571 void get_ioregs(const struct ctrl_ioregs **regs)
 572 {
 573         u32 omap_rev = omap_revision();
 574
 575         switch (omap_rev) {
 576         case OMAP5430_ES1_0:
 577         case OMAP5430_ES2_0:
 578                 *regs = &ioregs_omap5430;
 579         break;
 580         case OMAP5432_ES1_0:
 581                 *regs = &ioregs_omap5432_es1;
 582         break;
 583         case OMAP5432_ES2_0:
 584         case DRA752_ES1_0:
 585                 *regs = &ioregs_omap5432_es2;
 586         break;
 587
 588         default:
 589                 printf("\n INVALID OMAP REVISION ");
 590         }
 591 }