arch/arm/cpu/armv7/uniphier/ph1-sld8/umc_init.c

   1 /*
   2  * Copyright (C) 2011-2014 Panasonic Corporation
   3  *
   4  * SPDX-License-Identifier:     GPL-2.0+
   5  */
   6
   7 #include <common.h>
   8 #include <asm/io.h>
   9 #include <asm/arch/umc-regs.h>
  10 #include <asm/arch/ddrphy-regs.h>
  11
  12 static void umc_start_ssif(void __iomem *ssif_base)
  13 {
  14         writel(0x00000000, ssif_base + 0x0000b004);
  15         writel(0xffffffff, ssif_base + 0x0000c004);
  16         writel(0x000fffcf, ssif_base + 0x0000c008);
  17         writel(0x00000001, ssif_base + 0x0000b000);
  18         writel(0x00000001, ssif_base + 0x0000c000);
  19         writel(0x03010101, ssif_base + UMC_MDMCHSEL);
  20         writel(0x03010100, ssif_base + UMC_DMDCHSEL);
  21
  22         writel(0x00000000, ssif_base + UMC_CLKEN_SSIF_FETCH);
  23         writel(0x00000000, ssif_base + UMC_CLKEN_SSIF_COMQUE0);
  24         writel(0x00000000, ssif_base + UMC_CLKEN_SSIF_COMWC0);
  25         writel(0x00000000, ssif_base + UMC_CLKEN_SSIF_COMRC0);
  26         writel(0x00000000, ssif_base + UMC_CLKEN_SSIF_COMQUE1);
  27         writel(0x00000000, ssif_base + UMC_CLKEN_SSIF_COMWC1);
  28         writel(0x00000000, ssif_base + UMC_CLKEN_SSIF_COMRC1);
  29         writel(0x00000000, ssif_base + UMC_CLKEN_SSIF_WC);
  30         writel(0x00000000, ssif_base + UMC_CLKEN_SSIF_RC);
  31         writel(0x00000000, ssif_base + UMC_CLKEN_SSIF_DST);
  32
  33         writel(0x00000001, ssif_base + UMC_CPURST);
  34         writel(0x00000001, ssif_base + UMC_IDSRST);
  35         writel(0x00000001, ssif_base + UMC_IXMRST);
  36         writel(0x00000001, ssif_base + UMC_MDMRST);
  37         writel(0x00000001, ssif_base + UMC_MDDRST);
  38         writel(0x00000001, ssif_base + UMC_SIORST);
  39         writel(0x00000001, ssif_base + UMC_VIORST);
  40         writel(0x00000001, ssif_base + UMC_FRCRST);
  41         writel(0x00000001, ssif_base + UMC_RGLRST);
  42         writel(0x00000001, ssif_base + UMC_AIORST);
  43         writel(0x00000001, ssif_base + UMC_DMDRST);
  44 }
  45
  46 static void umc_dramcont_init(void __iomem *dramcont, void __iomem *ca_base,
  47                               int size, int freq)
  48 {
  49 #ifdef CONFIG_DDR_STANDARD
  50         writel(0x55990b11, dramcont + UMC_CMDCTLA);
  51         writel(0x16958944, dramcont + UMC_CMDCTLB);
  52 #else
  53         writel(0x45990b11, dramcont + UMC_CMDCTLA);
  54         writel(0x16958924, dramcont + UMC_CMDCTLB);
  55 #endif
  56
  57         writel(0x5101046A, dramcont + UMC_INITCTLA);
  58
  59         if (size == 1)
  60                 writel(0x27028B0A, dramcont + UMC_INITCTLB);
  61         else if (size == 2)
  62                 writel(0x38028B0A, dramcont + UMC_INITCTLB);
  63
  64         writel(0x00FF00FF, dramcont + UMC_INITCTLC);
  65         writel(0x00000b51, dramcont + UMC_DRMMR0);
  66         writel(0x00000006, dramcont + UMC_DRMMR1);
  67         writel(0x00000290, dramcont + UMC_DRMMR2);
  68
  69 #ifdef CONFIG_DDR_STANDARD
  70         writel(0x00000000, dramcont + UMC_DRMMR3);
  71 #else
  72         writel(0x00000800, dramcont + UMC_DRMMR3);
  73 #endif
  74
  75         if (size == 1)
  76                 writel(0x00240512, dramcont + UMC_SPCCTLA);
  77         else if (size == 2)
  78                 writel(0x00350512, dramcont + UMC_SPCCTLA);
  79
  80         writel(0x00ff0006, dramcont + UMC_SPCCTLB);
  81         writel(0x000a00ac, dramcont + UMC_RDATACTL_D0);
  82         writel(0x04060806, dramcont + UMC_WDATACTL_D0);
  83         writel(0x04a02000, dramcont + UMC_DATASET);
  84         writel(0x00000000, ca_base + 0x2300);
  85         writel(0x00400020, dramcont + UMC_DCCGCTL);
  86         writel(0x00000003, dramcont + 0x7000);
  87         writel(0x0000004f, dramcont + 0x8000);
  88         writel(0x000000c3, dramcont + 0x8004);
  89         writel(0x00000077, dramcont + 0x8008);
  90         writel(0x0000003b, dramcont + UMC_DICGCTLA);
  91         writel(0x020a0808, dramcont + UMC_DICGCTLB);
  92         writel(0x00000004, dramcont + UMC_FLOWCTLG);
  93         writel(0x80000201, ca_base + 0xc20);
  94         writel(0x0801e01e, dramcont + UMC_FLOWCTLA);
  95         writel(0x00200000, dramcont + UMC_FLOWCTLB);
  96         writel(0x00004444, dramcont + UMC_FLOWCTLC);
  97         writel(0x200a0a00, dramcont + UMC_SPCSETB);
  98         writel(0x00000000, dramcont + UMC_SPCSETD);
  99         writel(0x00000520, dramcont + UMC_DFICUPDCTLA);
 100 }
 101
 102 static int umc_init_sub(int freq, int size_ch0, int size_ch1)
 103 {
 104         void __iomem *ssif_base = (void __iomem *)UMC_SSIF_BASE;
 105         void __iomem *ca_base0 = (void __iomem *)UMC_CA_BASE(0);
 106         void __iomem *ca_base1 = (void __iomem *)UMC_CA_BASE(1);
 107         void __iomem *dramcont0 = (void __iomem *)UMC_DRAMCONT_BASE(0);
 108         void __iomem *dramcont1 = (void __iomem *)UMC_DRAMCONT_BASE(1);
 109         void __iomem *phy0_0 = (void __iomem *)DDRPHY_BASE(0, 0);
 110         void __iomem *phy1_0 = (void __iomem *)DDRPHY_BASE(1, 0);
 111
 112         umc_dram_init_start(dramcont0);
 113         umc_dram_init_start(dramcont1);
 114         umc_dram_init_poll(dramcont0);
 115         umc_dram_init_poll(dramcont1);
 116
 117         writel(0x00000101, dramcont0 + UMC_DIOCTLA);
 118
 119         ddrphy_init(phy0_0, freq, size_ch0);
 120
 121         ddrphy_prepare_training(phy0_0, 0);
 122         ddrphy_training(phy0_0);
 123
 124         writel(0x00000101, dramcont1 + UMC_DIOCTLA);
 125
 126         ddrphy_init(phy1_0, freq, size_ch1);
 127
 128         ddrphy_prepare_training(phy1_0, 1);
 129         ddrphy_training(phy1_0);
 130
 131         umc_dramcont_init(dramcont0, ca_base0, size_ch0, freq);
 132         umc_dramcont_init(dramcont1, ca_base1, size_ch1, freq);
 133
 134         umc_start_ssif(ssif_base);
 135
 136         return 0;
 137 }
 138
 139 int umc_init(void)
 140 {
 141         return umc_init_sub(CONFIG_DDR_FREQ, CONFIG_SDRAM0_SIZE / 0x08000000,
 142                                         CONFIG_SDRAM1_SIZE / 0x08000000);
 143 }
 144
 145 #if (CONFIG_SDRAM0_SIZE == 0x08000000 || CONFIG_SDRAM0_SIZE == 0x10000000) && \
 146     (CONFIG_SDRAM1_SIZE == 0x08000000 || CONFIG_SDRAM1_SIZE == 0x10000000) && \
 147     CONFIG_DDR_NUM_CH0 == 1 && CONFIG_DDR_NUM_CH1 == 1
 148 /* OK */
 149 #else
 150 #error Unsupported DDR configuration.
 151 #endif