arch/arm/cpu/armv7/zynq/cpu.c

   1 /*
   2  * Copyright (C) 2012 Michal Simek <monstr@monstr.eu>
   3  * Copyright (C) 2012 Xilinx, Inc. All rights reserved.
   4  *
   5  * SPDX-License-Identifier:     GPL-2.0+
   6  */
   7 #include <common.h>
   8 #include <asm/io.h>
   9 #include <asm/arch/clk.h>
  10 #include <asm/arch/sys_proto.h>
  11 #include <asm/arch/hardware.h>
  12
  13 void lowlevel_init(void)
  14 {
  15 }
  16
  17 #define ZYNQ_SILICON_VER_MASK   0xF0000000
  18 #define ZYNQ_SILICON_VER_SHIFT  28
  19
  20 int arch_cpu_init(void)
  21 {
  22         zynq_slcr_unlock();
  23 #ifndef CONFIG_SPL_BUILD
  24         /* Device config APB, unlock the PCAP */
  25         writel(0x757BDF0D, &devcfg_base->unlock);
  26         writel(0xFFFFFFFF, &devcfg_base->rom_shadow);
  27
  28 #if (CONFIG_SYS_SDRAM_BASE == 0)
  29         /* remap DDR to zero, FILTERSTART */
  30         writel(0, &scu_base->filter_start);
  31
  32         /* OCM_CFG, Mask out the ROM, map ram into upper addresses */
  33         writel(0x1F, &slcr_base->ocm_cfg);
  34         /* FPGA_RST_CTRL, clear resets on AXI fabric ports */
  35         writel(0x0, &slcr_base->fpga_rst_ctrl);
  36         /* Set urgent bits with register */
  37         writel(0x0, &slcr_base->ddr_urgent_sel);
  38         /* Urgent write, ports S2/S3 */
  39         writel(0xC, &slcr_base->ddr_urgent);
  40 #endif
  41 #endif
  42         zynq_clk_early_init();
  43         zynq_slcr_lock();
  44
  45         return 0;
  46 }
  47
  48 unsigned int zynq_get_silicon_version(void)
  49 {
  50         unsigned int ver;
  51
  52         ver = (readl(&devcfg_base->mctrl) &
  53                ZYNQ_SILICON_VER_MASK) >> ZYNQ_SILICON_VER_SHIFT;
  54
  55         return ver;
  56 }
  57
  58 void reset_cpu(ulong addr)
  59 {
  60         zynq_slcr_cpu_reset();
  61         while (1)
  62                 ;
  63 }
  64
  65 #ifndef CONFIG_SYS_DCACHE_OFF
  66 void enable_caches(void)
  67 {
  68         /* Enable D-cache. I-cache is already enabled in start.S */
  69         dcache_enable();
  70 }
  71 #endif