arch/arm/include/asm/arch-mx6/imx-regs.h

   1 /*
   2  * Copyright (C) 2011 Freescale Semiconductor, Inc. All Rights Reserved.
   3  *
   4  * SPDX-License-Identifier:     GPL-2.0+
   5  */
   6
   7 #ifndef __ASM_ARCH_MX6_IMX_REGS_H__
   8 #define __ASM_ARCH_MX6_IMX_REGS_H__
   9
  10 #include <asm/imx-common/regs-common.h>
  11
  12 #define ARCH_MXC
  13
  14 #if defined(CONFIG_SOC_MX6UL) || defined(CONFIG_SOC_MX6ULL)
  15 #define CONFIG_SYS_CACHELINE_SIZE       64
  16 #else
  17 #define CONFIG_SYS_CACHELINE_SIZE       32
  18 #endif
  19
  20 #define ROMCP_ARB_BASE_ADDR             0x00000000
  21 #define ROMCP_ARB_END_ADDR              0x000FFFFF
  22
  23 #ifdef CONFIG_SOC_MX6SL
  24 #define GPU_2D_ARB_BASE_ADDR            0x02200000
  25 #define GPU_2D_ARB_END_ADDR             0x02203FFF
  26 #define OPENVG_ARB_BASE_ADDR            0x02204000
  27 #define OPENVG_ARB_END_ADDR             0x02207FFF
  28 #elif (defined(CONFIG_SOC_MX6SX) || defined(CONFIG_SOC_MX6UL) ||        \
  29         defined(CONFIG_SOC_MX6ULL))
  30 #define CAAM_ARB_BASE_ADDR              0x00100000
  31 #define CAAM_ARB_END_ADDR               0x00107FFF
  32 #define GPU_ARB_BASE_ADDR               0x01800000
  33 #define GPU_ARB_END_ADDR                0x01803FFF
  34 #define APBH_DMA_ARB_BASE_ADDR          0x01804000
  35 #define APBH_DMA_ARB_END_ADDR           0x0180BFFF
  36 #define M4_BOOTROM_BASE_ADDR            0x007F8000
  37
  38 #else
  39 #define CAAM_ARB_BASE_ADDR              0x00100000
  40 #define CAAM_ARB_END_ADDR               0x00103FFF
  41 #define APBH_DMA_ARB_BASE_ADDR          0x00110000
  42 #define APBH_DMA_ARB_END_ADDR           0x00117FFF
  43 #define HDMI_ARB_BASE_ADDR              0x00120000
  44 #define HDMI_ARB_END_ADDR               0x00128FFF
  45 #define GPU_3D_ARB_BASE_ADDR            0x00130000
  46 #define GPU_3D_ARB_END_ADDR             0x00133FFF
  47 #define GPU_2D_ARB_BASE_ADDR            0x00134000
  48 #define GPU_2D_ARB_END_ADDR             0x00137FFF
  49 #define DTCP_ARB_BASE_ADDR              0x00138000
  50 #define DTCP_ARB_END_ADDR               0x0013BFFF
  51 #endif  /* CONFIG_SOC_MX6SL */
  52
  53 #define MXS_APBH_BASE                   APBH_DMA_ARB_BASE_ADDR
  54 #define MXS_GPMI_BASE                   (APBH_DMA_ARB_BASE_ADDR + 0x02000)
  55 #define MXS_BCH_BASE                    (APBH_DMA_ARB_BASE_ADDR + 0x04000)
  56
  57 /* GPV - PL301 configuration ports */
  58 #if (defined(CONFIG_SOC_MX6SL) || defined(CONFIG_SOC_MX6SX) ||  \
  59         defined(CONFIG_SOC_MX6UL) || defined(CONFIG_SOC_MX6ULL))
  60 #define GPV2_BASE_ADDR                  0x00D00000
  61 #else
  62 #define GPV2_BASE_ADDR                  0x00200000
  63 #endif
  64
  65 #if (defined(CONFIG_SOC_MX6SX) || defined(CONFIG_SOC_MX6UL) || \
  66         defined(CONFIG_SOC_MX6ULL))
  67 #define GPV3_BASE_ADDR                  0x00E00000
  68 #define GPV4_BASE_ADDR                  0x00F00000
  69 #define GPV5_BASE_ADDR                  0x01000000
  70 #define GPV6_BASE_ADDR                  0x01100000
  71 #define PCIE_ARB_BASE_ADDR              0x08000000
  72 #define PCIE_ARB_END_ADDR               0x08FFFFFF
  73
  74 #else
  75 #define GPV3_BASE_ADDR                  0x00300000
  76 #define GPV4_BASE_ADDR                  0x00800000
  77 #define PCIE_ARB_BASE_ADDR              0x01000000
  78 #define PCIE_ARB_END_ADDR               0x01FFFFFF
  79 #endif
  80
  81 #define IRAM_BASE_ADDR                  0x00900000
  82 #define SCU_BASE_ADDR                   0x00A00000
  83 #define IC_INTERFACES_BASE_ADDR         0x00A00100
  84 #define GLOBAL_TIMER_BASE_ADDR          0x00A00200
  85 #define PRIVATE_TIMERS_WD_BASE_ADDR     0x00A00600
  86 #define IC_DISTRIBUTOR_BASE_ADDR        0x00A01000
  87 #define L2_PL310_BASE                   0x00A02000
  88 #define GPV0_BASE_ADDR                  0x00B00000
  89 #define GPV1_BASE_ADDR                  0x00C00000
  90
  91 #define AIPS1_ARB_BASE_ADDR             0x02000000
  92 #define AIPS1_ARB_END_ADDR              0x020FFFFF
  93 #define AIPS2_ARB_BASE_ADDR             0x02100000
  94 #define AIPS2_ARB_END_ADDR              0x021FFFFF
  95 /* AIPS3 only on i.MX6SX && i.MX6ULL */
  96 #define AIPS3_ARB_BASE_ADDR             0x02200000
  97 #define AIPS3_ARB_END_ADDR              0x022FFFFF
  98 #ifdef CONFIG_SOC_MX6SX
  99 #define WEIM_ARB_BASE_ADDR              0x50000000
 100 #define WEIM_ARB_END_ADDR               0x57FFFFFF
 101 #define QSPI0_AMBA_BASE                 0x60000000
 102 #define QSPI0_AMBA_END                  0x6FFFFFFF
 103 #define QSPI1_AMBA_BASE                 0x70000000
 104 #define QSPI1_AMBA_END                  0x7FFFFFFF
 105 #elif defined(CONFIG_SOC_MX6UL) || defined(CONFIG_SOC_MX6ULL)
 106 #define WEIM_ARB_BASE_ADDR              0x50000000
 107 #define WEIM_ARB_END_ADDR               0x57FFFFFF
 108 #define QSPI0_AMBA_BASE                 0x60000000
 109 #define QSPI0_AMBA_END                  0x6FFFFFFF
 110 #else
 111 #define SATA_ARB_BASE_ADDR              0x02200000
 112 #define SATA_ARB_END_ADDR               0x02203FFF
 113 #define OPENVG_ARB_BASE_ADDR            0x02204000
 114 #define OPENVG_ARB_END_ADDR             0x02207FFF
 115 #define HSI_ARB_BASE_ADDR               0x02208000
 116 #define HSI_ARB_END_ADDR                0x0220BFFF
 117 #define IPU1_ARB_BASE_ADDR              0x02400000
 118 #define IPU1_ARB_END_ADDR               0x027FFFFF
 119 #define IPU2_ARB_BASE_ADDR              0x02800000
 120 #define IPU2_ARB_END_ADDR               0x02BFFFFF
 121 #define WEIM_ARB_BASE_ADDR              0x08000000
 122 #define WEIM_ARB_END_ADDR               0x0FFFFFFF
 123 #endif
 124
 125 #if (defined(CONFIG_SOC_MX6SL) || defined(CONFIG_SOC_MX6SX) ||  \
 126         defined(CONFIG_SOC_MX6UL) || defined(CONFIG_SOC_MX6ULL))
 127 #define MMDC0_ARB_BASE_ADDR             0x80000000
 128 #define MMDC0_ARB_END_ADDR              0xFFFFFFFF
 129 #define MMDC1_ARB_BASE_ADDR             0xC0000000
 130 #define MMDC1_ARB_END_ADDR              0xFFFFFFFF
 131 #else
 132 #define MMDC0_ARB_BASE_ADDR             0x10000000
 133 #define MMDC0_ARB_END_ADDR              0x7FFFFFFF
 134 #define MMDC1_ARB_BASE_ADDR             0x80000000
 135 #define MMDC1_ARB_END_ADDR              0xFFFFFFFF
 136 #endif
 137
 138 #ifndef CONFIG_SOC_MX6SX
 139 #define IPU_SOC_BASE_ADDR               IPU1_ARB_BASE_ADDR
 140 #define IPU_SOC_OFFSET                  0x00200000
 141 #endif
 142
 143 /* Defines for Blocks connected via AIPS (SkyBlue) */
 144 #define ATZ1_BASE_ADDR                  AIPS1_ARB_BASE_ADDR
 145 #define ATZ2_BASE_ADDR                  AIPS2_ARB_BASE_ADDR
 146 #define AIPS1_BASE_ADDR                 AIPS1_ON_BASE_ADDR
 147 #define AIPS2_BASE_ADDR                 AIPS2_ON_BASE_ADDR
 148
 149 #define SPDIF_BASE_ADDR                 (ATZ1_BASE_ADDR + 0x04000)
 150 #define ECSPI1_BASE_ADDR                (ATZ1_BASE_ADDR + 0x08000)
 151 #define ECSPI2_BASE_ADDR                (ATZ1_BASE_ADDR + 0x0C000)
 152 #define ECSPI3_BASE_ADDR                (ATZ1_BASE_ADDR + 0x10000)
 153 #define ECSPI4_BASE_ADDR                (ATZ1_BASE_ADDR + 0x14000)
 154 #ifdef CONFIG_SOC_MX6SL
 155 #define UART5_IPS_BASE_ADDR             (ATZ1_BASE_ADDR + 0x18000)
 156 #define UART1_IPS_BASE_ADDR             (ATZ1_BASE_ADDR + 0x20000)
 157 #define UART2_IPS_BASE_ADDR             (ATZ1_BASE_ADDR + 0x24000)
 158 #define SSI1_IPS_BASE_ADDR              (ATZ1_BASE_ADDR + 0x28000)
 159 #define SSI2_IPS_BASE_ADDR              (ATZ1_BASE_ADDR + 0x2C000)
 160 #define SSI3_IPS_BASE_ADDR              (ATZ1_BASE_ADDR + 0x30000)
 161 #define UART3_IPS_BASE_ADDR             (ATZ1_BASE_ADDR + 0x34000)
 162 #define UART4_IPS_BASE_ADDR             (ATZ1_BASE_ADDR + 0x38000)
 163 #else
 164 #ifndef CONFIG_SOC_MX6SX
 165 #define ECSPI5_BASE_ADDR                (ATZ1_BASE_ADDR + 0x18000)
 166 #endif
 167 #define UART1_BASE                      (ATZ1_BASE_ADDR + 0x20000)
 168 #define ESAI1_BASE_ADDR                 (ATZ1_BASE_ADDR + 0x24000)
 169 #define SSI1_BASE_ADDR                  (ATZ1_BASE_ADDR + 0x28000)
 170 #define SSI2_BASE_ADDR                  (ATZ1_BASE_ADDR + 0x2C000)
 171 #define SSI3_BASE_ADDR                  (ATZ1_BASE_ADDR + 0x30000)
 172 #define ASRC_BASE_ADDR                  (ATZ1_BASE_ADDR + 0x34000)
 173 #endif
 174
 175 #ifndef CONFIG_SOC_MX6SX
 176 #define SPBA_BASE_ADDR                  (ATZ1_BASE_ADDR + 0x3C000)
 177 #define VPU_BASE_ADDR                   (ATZ1_BASE_ADDR + 0x40000)
 178 #endif
 179 #define AIPS1_ON_BASE_ADDR              (ATZ1_BASE_ADDR + 0x7C000)
 180
 181 #define AIPS1_OFF_BASE_ADDR             (ATZ1_BASE_ADDR + 0x80000)
 182 #define PWM1_BASE_ADDR                  (AIPS1_OFF_BASE_ADDR + 0x0000)
 183 #define PWM2_BASE_ADDR                  (AIPS1_OFF_BASE_ADDR + 0x4000)
 184 #define PWM3_BASE_ADDR                  (AIPS1_OFF_BASE_ADDR + 0x8000)
 185 #define PWM4_BASE_ADDR                  (AIPS1_OFF_BASE_ADDR + 0xC000)
 186 #define CAN1_BASE_ADDR                  (AIPS1_OFF_BASE_ADDR + 0x10000)
 187 #define CAN2_BASE_ADDR                  (AIPS1_OFF_BASE_ADDR + 0x14000)
 188 #define GPT1_BASE_ADDR                  (AIPS1_OFF_BASE_ADDR + 0x18000)
 189 #define GPIO1_BASE_ADDR                 (AIPS1_OFF_BASE_ADDR + 0x1C000)
 190 #define GPIO2_BASE_ADDR                 (AIPS1_OFF_BASE_ADDR + 0x20000)
 191 #define GPIO3_BASE_ADDR                 (AIPS1_OFF_BASE_ADDR + 0x24000)
 192 #define GPIO4_BASE_ADDR                 (AIPS1_OFF_BASE_ADDR + 0x28000)
 193 #define GPIO5_BASE_ADDR                 (AIPS1_OFF_BASE_ADDR + 0x2C000)
 194 #define GPIO6_BASE_ADDR                 (AIPS1_OFF_BASE_ADDR + 0x30000)
 195 #define GPIO7_BASE_ADDR                 (AIPS1_OFF_BASE_ADDR + 0x34000)
 196 #define KPP_BASE_ADDR                   (AIPS1_OFF_BASE_ADDR + 0x38000)
 197 #define WDOG1_BASE_ADDR                 (AIPS1_OFF_BASE_ADDR + 0x3C000)
 198 #define WDOG2_BASE_ADDR                 (AIPS1_OFF_BASE_ADDR + 0x40000)
 199 #define CCM_BASE_ADDR                   (AIPS1_OFF_BASE_ADDR + 0x44000)
 200 #define ANATOP_BASE_ADDR                (AIPS1_OFF_BASE_ADDR + 0x48000)
 201 #define USB_PHY0_BASE_ADDR              (AIPS1_OFF_BASE_ADDR + 0x49000)
 202 #define USB_PHY1_BASE_ADDR              (AIPS1_OFF_BASE_ADDR + 0x4a000)
 203 #define SNVS_BASE_ADDR                  (AIPS1_OFF_BASE_ADDR + 0x4C000)
 204 #define EPIT1_BASE_ADDR                 (AIPS1_OFF_BASE_ADDR + 0x50000)
 205 #define EPIT2_BASE_ADDR                 (AIPS1_OFF_BASE_ADDR + 0x54000)
 206 #define SRC_BASE_ADDR                   (AIPS1_OFF_BASE_ADDR + 0x58000)
 207 #define GPC_BASE_ADDR                   (AIPS1_OFF_BASE_ADDR + 0x5C000)
 208 #define IOMUXC_BASE_ADDR                (AIPS1_OFF_BASE_ADDR + 0x60000)
 209 #ifdef CONFIG_SOC_MX6SL
 210 #define CSI_BASE_ADDR                   (AIPS1_OFF_BASE_ADDR + 0x64000)
 211 #define SIPIX_BASE_ADDR                 (AIPS1_OFF_BASE_ADDR + 0x68000)
 212 #define SDMA_PORT_HOST_BASE_ADDR        (AIPS1_OFF_BASE_ADDR + 0x6C000)
 213 #elif defined(CONFIG_SOC_MX6SX)
 214 #define CANFD1_BASE_ADDR                (AIPS1_OFF_BASE_ADDR + 0x68000)
 215 #define SDMA_BASE_ADDR                  (AIPS1_OFF_BASE_ADDR + 0x6C000)
 216 #define CANFD2_BASE_ADDR                (AIPS1_OFF_BASE_ADDR + 0x70000)
 217 #define SEMAPHORE1_BASE_ADDR            (AIPS1_OFF_BASE_ADDR + 0x74000)
 218 #define SEMAPHORE2_BASE_ADDR            (AIPS1_OFF_BASE_ADDR + 0x78000)
 219 #define RDC_BASE_ADDR                   (AIPS1_OFF_BASE_ADDR + 0x7C000)
 220 #else
 221 #define DCIC1_BASE_ADDR                 (AIPS1_OFF_BASE_ADDR + 0x64000)
 222 #define DCIC2_BASE_ADDR                 (AIPS1_OFF_BASE_ADDR + 0x68000)
 223 #define DMA_REQ_PORT_HOST_BASE_ADDR     (AIPS1_OFF_BASE_ADDR + 0x6C000)
 224 #endif
 225
 226 #define AIPS2_ON_BASE_ADDR              (ATZ2_BASE_ADDR + 0x7C000)
 227 #define AIPS2_OFF_BASE_ADDR             (ATZ2_BASE_ADDR + 0x80000)
 228 #define CAAM_BASE_ADDR                  ATZ2_BASE_ADDR
 229 #define ARM_BASE_ADDR                   (ATZ2_BASE_ADDR + 0x40000)
 230
 231 #define CONFIG_SYS_FSL_SEC_ADDR         CAAM_BASE_ADDR
 232 #define CONFIG_SYS_FSL_JR0_ADDR         (CAAM_BASE_ADDR + 0x1000)
 233
 234 #define USB_PL301_BASE_ADDR             (AIPS2_OFF_BASE_ADDR + 0x0000)
 235 #define USB_BASE_ADDR                   (AIPS2_OFF_BASE_ADDR + 0x4000)
 236
 237 #define ENET_BASE_ADDR                  (AIPS2_OFF_BASE_ADDR + 0x8000)
 238 #ifdef CONFIG_SOC_MX6SL
 239 #define MSHC_IPS_BASE_ADDR              (AIPS2_OFF_BASE_ADDR + 0xC000)
 240 #else
 241 #define MLB_BASE_ADDR                   (AIPS2_OFF_BASE_ADDR + 0xC000)
 242 #endif
 243
 244 #define USDHC1_BASE_ADDR                (AIPS2_OFF_BASE_ADDR + 0x10000)
 245 #define USDHC2_BASE_ADDR                (AIPS2_OFF_BASE_ADDR + 0x14000)
 246 #define USDHC3_BASE_ADDR                (AIPS2_OFF_BASE_ADDR + 0x18000)
 247 #define USDHC4_BASE_ADDR                (AIPS2_OFF_BASE_ADDR + 0x1C000)
 248 #define I2C1_BASE_ADDR                  (AIPS2_OFF_BASE_ADDR + 0x20000)
 249 #define I2C2_BASE_ADDR                  (AIPS2_OFF_BASE_ADDR + 0x24000)
 250 #define I2C3_BASE_ADDR                  (AIPS2_OFF_BASE_ADDR + 0x28000)
 251 #define ROMCP_BASE_ADDR                 (AIPS2_OFF_BASE_ADDR + 0x2C000)
 252 #define MMDC_P0_BASE_ADDR               (AIPS2_OFF_BASE_ADDR + 0x30000)
 253 /* i.MX6SL */
 254 #define RNGB_IPS_BASE_ADDR              (AIPS2_OFF_BASE_ADDR + 0x34000)
 255 #if defined(CONFIG_SOC_MX6UL) || defined(CONFIG_SOC_MX6ULL)
 256 #define ENET2_BASE_ADDR                 (AIPS1_OFF_BASE_ADDR + 0x34000)
 257 #else
 258 /* i.MX6SX */
 259 #define ENET2_BASE_ADDR                 (AIPS2_OFF_BASE_ADDR + 0x34000)
 260 #endif
 261 /* i.MX6DQ/SDL */
 262 #define MMDC_P1_BASE_ADDR               (AIPS2_OFF_BASE_ADDR + 0x34000)
 263
 264 #define WEIM_BASE_ADDR                  (AIPS2_OFF_BASE_ADDR + 0x38000)
 265 #define OCOTP_BASE_ADDR                 (AIPS2_OFF_BASE_ADDR + 0x3C000)
 266 #define CSU_BASE_ADDR                   (AIPS2_OFF_BASE_ADDR + 0x40000)
 267 #define IP2APB_PERFMON1_BASE_ADDR       (AIPS2_OFF_BASE_ADDR + 0x44000)
 268 #define IP2APB_PERFMON2_BASE_ADDR       (AIPS2_OFF_BASE_ADDR + 0x48000)
 269 #ifdef CONFIG_SOC_MX6SX
 270 #define DEBUG_MONITOR_BASE_ADDR         (AIPS2_OFF_BASE_ADDR + 0x4C000)
 271 #else
 272 #define IP2APB_PERFMON3_BASE_ADDR       (AIPS2_OFF_BASE_ADDR + 0x4C000)
 273 #endif
 274 #define IP2APB_TZASC1_BASE_ADDR         (AIPS2_OFF_BASE_ADDR + 0x50000)
 275 #if defined(CONFIG_SOC_MX6UL) || defined(CONFIG_SOC_MX6ULL)
 276 #define QSPI0_BASE_ADDR                 (AIPS2_OFF_BASE_ADDR + 0x60000)
 277 #elif defined(CONFIG_SOC_MX6SX)
 278 #define SAI1_BASE_ADDR                  (AIPS2_OFF_BASE_ADDR + 0x54000)
 279 #define AUDMUX_BASE_ADDR                (AIPS2_OFF_BASE_ADDR + 0x58000)
 280 #define SAI2_BASE_ADDR                  (AIPS2_OFF_BASE_ADDR + 0x5C000)
 281 #define QSPI0_BASE_ADDR                 (AIPS2_OFF_BASE_ADDR + 0x60000)
 282 #define QSPI1_BASE_ADDR                 (AIPS2_OFF_BASE_ADDR + 0x64000)
 283 #else
 284 #define IP2APB_TZASC2_BASE_ADDR         (AIPS2_OFF_BASE_ADDR + 0x54000)
 285 #define MIPI_CSI2_BASE_ADDR             (AIPS2_OFF_BASE_ADDR + 0x5C000)
 286 #define MIPI_DSI_BASE_ADDR              (AIPS2_OFF_BASE_ADDR + 0x60000)
 287 #define VDOA_BASE_ADDR                  (AIPS2_OFF_BASE_ADDR + 0x64000)
 288 #endif
 289 #define MX6UL_WDOG3_BASE_ADDR           (AIPS2_OFF_BASE_ADDR + 0x64000)
 290 #define UART2_BASE                      (AIPS2_OFF_BASE_ADDR + 0x68000)
 291 #define UART3_BASE                      (AIPS2_OFF_BASE_ADDR + 0x6C000)
 292 #define UART4_BASE                      (AIPS2_OFF_BASE_ADDR + 0x70000)
 293 #define UART5_BASE                      (AIPS2_OFF_BASE_ADDR + 0x74000)
 294 #define I2C4_BASE_ADDR                  (AIPS2_OFF_BASE_ADDR + 0x78000)
 295 #define IP2APB_USBPHY1_BASE_ADDR        (AIPS2_OFF_BASE_ADDR + 0x78000)
 296 #define IP2APB_USBPHY2_BASE_ADDR        (AIPS2_OFF_BASE_ADDR + 0x7C000)
 297
 298 #ifdef CONFIG_SOC_MX6SX
 299 #define GIS_BASE_ADDR                   (AIPS3_ARB_BASE_ADDR + 0x04000)
 300 #define DCIC1_BASE_ADDR                 (AIPS3_ARB_BASE_ADDR + 0x0C000)
 301 #define DCIC2_BASE_ADDR                 (AIPS3_ARB_BASE_ADDR + 0x10000)
 302 #define CSI1_BASE_ADDR                  (AIPS3_ARB_BASE_ADDR + 0x14000)
 303 #define PXP_BASE_ADDR                   (AIPS3_ARB_BASE_ADDR + 0x18000)
 304 #define CSI2_BASE_ADDR                  (AIPS3_ARB_BASE_ADDR + 0x1C000)
 305 #define LCDIF1_BASE_ADDR                (AIPS3_ARB_BASE_ADDR + 0x20000)
 306 #define LCDIF2_BASE_ADDR                (AIPS3_ARB_BASE_ADDR + 0x24000)
 307 #define VADC_BASE_ADDR                  (AIPS3_ARB_BASE_ADDR + 0x28000)
 308 #define VDEC_BASE_ADDR                  (AIPS3_ARB_BASE_ADDR + 0x2C000)
 309 #define SPBA_BASE_ADDR                  (AIPS3_ARB_BASE_ADDR + 0x3C000)
 310 #define AIPS3_CONFIG_BASE_ADDR          (AIPS3_ARB_BASE_ADDR + 0x7C000)
 311 #define ADC1_BASE_ADDR                  (AIPS3_ARB_BASE_ADDR + 0x80000)
 312 #define ADC2_BASE_ADDR                  (AIPS3_ARB_BASE_ADDR + 0x84000)
 313 #define ECSPI5_BASE_ADDR                (AIPS3_ARB_BASE_ADDR + 0x8C000)
 314 #define HS_BASE_ADDR                    (AIPS3_ARB_BASE_ADDR + 0x90000)
 315 #define MU_MCU_BASE_ADDR                (AIPS3_ARB_BASE_ADDR + 0x94000)
 316 #define CANFD_BASE_ADDR                 (AIPS3_ARB_BASE_ADDR + 0x98000)
 317 #define MU_DSP_BASE_ADDR                (AIPS3_ARB_BASE_ADDR + 0x9C000)
 318 #define UART6_BASE_ADDR                 (AIPS3_ARB_BASE_ADDR + 0xA0000)
 319 #define PWM5_BASE_ADDR                  (AIPS3_ARB_BASE_ADDR + 0xA4000)
 320 #define PWM6_BASE_ADDR                  (AIPS3_ARB_BASE_ADDR + 0xA8000)
 321 #define PWM7_BASE_ADDR                  (AIPS3_ARB_BASE_ADDR + 0xAC000)
 322 #define PWM8_BASE_ADDR                  (AIPS3_ARB_BASE_ADDR + 0xB0000)
 323 #endif
 324 #define MX6SX_WDOG3_BASE_ADDR           (AIPS3_ARB_BASE_ADDR + 0x88000)
 325 #ifdef CONFIG_SOC_MX6ULL
 326 #define AIPS3_CONFIG_BASE_ADDR          (AIPS3_ARB_BASE_ADDR + 0x7C000)
 327 #endif
 328
 329 /* only for i.MX6SX/UL/ULL */
 330 #define WDOG3_BASE_ADDR ((is_cpu_type(MXC_CPU_MX6UL) ||                 \
 331                           is_cpu_type(MXC_CPU_MX6ULL)) ?                \
 332                          MX6UL_WDOG3_BASE_ADDR :  MX6SX_WDOG3_BASE_ADDR)
 333
 334 #define CHIP_REV_1_0                    0x10
 335 #define CHIP_REV_1_2                    0x12
 336 #define CHIP_REV_1_5                    0x15
 337 #define CHIP_REV_2_0                    0x20
 338 #if !(defined(CONFIG_SOC_MX6SX) || defined(CONFIG_SOC_MX6UL) || \
 339         defined(CONFIG_SOC_MX6ULL))
 340 #define IRAM_SIZE                       0x00040000
 341 #else
 342 #define IRAM_SIZE                       0x00020000
 343 #endif
 344 #define IMX_IIM_BASE                    OCOTP_BASE_ADDR
 345 #define FEC_QUIRK_ENET_MAC
 346
 347 #if !(defined(__KERNEL_STRICT_NAMES) || defined(__ASSEMBLY__))
 348 #include <asm/types.h>
 349
 350 #define SRC_SCR_CORE_1_RESET_OFFSET     14
 351 #define SRC_SCR_CORE_1_RESET_MASK       (1 << SRC_SCR_CORE_1_RESET_OFFSET)
 352 #define SRC_SCR_CORE_2_RESET_OFFSET     15
 353 #define SRC_SCR_CORE_2_RESET_MASK       (1 << SRC_SCR_CORE_2_RESET_OFFSET)
 354 #define SRC_SCR_CORE_3_RESET_OFFSET     16
 355 #define SRC_SCR_CORE_3_RESET_MASK       (1 << SRC_SCR_CORE_3_RESET_OFFSET)
 356 #define SRC_SCR_CORE_1_ENABLE_OFFSET    22
 357 #define SRC_SCR_CORE_1_ENABLE_MASK      (1 << SRC_SCR_CORE_1_ENABLE_OFFSET)
 358 #define SRC_SCR_CORE_2_ENABLE_OFFSET    23
 359 #define SRC_SCR_CORE_2_ENABLE_MASK      (1 << SRC_SCR_CORE_2_ENABLE_OFFSET)
 360 #define SRC_SCR_CORE_3_ENABLE_OFFSET    24
 361 #define SRC_SCR_CORE_3_ENABLE_MASK      (1 << SRC_SCR_CORE_3_ENABLE_OFFSET)
 362
 363 /* WEIM registers */
 364 struct weim {
 365         u32 cs0gcr1;
 366         u32 cs0gcr2;
 367         u32 cs0rcr1;
 368         u32 cs0rcr2;
 369         u32 cs0wcr1;
 370         u32 cs0wcr2;
 371
 372         u32 cs1gcr1;
 373         u32 cs1gcr2;
 374         u32 cs1rcr1;
 375         u32 cs1rcr2;
 376         u32 cs1wcr1;
 377         u32 cs1wcr2;
 378
 379         u32 cs2gcr1;
 380         u32 cs2gcr2;
 381         u32 cs2rcr1;
 382         u32 cs2rcr2;
 383         u32 cs2wcr1;
 384         u32 cs2wcr2;
 385
 386         u32 cs3gcr1;
 387         u32 cs3gcr2;
 388         u32 cs3rcr1;
 389         u32 cs3rcr2;
 390         u32 cs3wcr1;
 391         u32 cs3wcr2;
 392
 393         u32 unused[12];
 394
 395         u32 wcr;
 396         u32 wiar;
 397         u32 ear;
 398 };
 399
 400 /* System Reset Controller (SRC) */
 401 struct src {
 402         u32     scr;
 403         u32     sbmr1;
 404         u32     srsr;
 405         u32     reserved1[2];
 406         u32     sisr;
 407         u32     simr;
 408         u32     sbmr2;
 409         u32     gpr1;
 410         u32     gpr2;
 411         u32     gpr3;
 412         u32     gpr4;
 413         u32     gpr5;
 414         u32     gpr6;
 415         u32     gpr7;
 416         u32     gpr8;
 417         u32     gpr9;
 418         u32     gpr10;
 419 };
 420
 421 /* GPR1 bitfields */
 422 #define IOMUXC_GPR1_ENET_CLK_SEL_OFFSET         21
 423 #define IOMUXC_GPR1_ENET_CLK_SEL_MASK           (1 << IOMUXC_GPR1_ENET_CLK_SEL_OFFSET)
 424 #define IOMUXC_GPR1_USB_OTG_ID_OFFSET           13
 425 #define IOMUXC_GPR1_USB_OTG_ID_SEL_MASK         (1 << IOMUXC_GPR1_USB_OTG_ID_OFFSET)
 426
 427 /* GPR3 bitfields */
 428 #define IOMUXC_GPR3_GPU_DBG_OFFSET              29
 429 #define IOMUXC_GPR3_GPU_DBG_MASK                (3 << IOMUXC_GPR3_GPU_DBG_OFFSET)
 430 #define IOMUXC_GPR3_BCH_WR_CACHE_CTL_OFFSET     28
 431 #define IOMUXC_GPR3_BCH_WR_CACHE_CTL_MASK       (1 << IOMUXC_GPR3_BCH_WR_CACHE_CTL_OFFSET)
 432 #define IOMUXC_GPR3_BCH_RD_CACHE_CTL_OFFSET     27
 433 #define IOMUXC_GPR3_BCH_RD_CACHE_CTL_MASK       (1 << IOMUXC_GPR3_BCH_RD_CACHE_CTL_OFFSET)
 434 #define IOMUXC_GPR3_uSDHCx_WR_CACHE_CTL_OFFSET  26
 435 #define IOMUXC_GPR3_uSDHCx_WR_CACHE_CTL_MASK    (1 << IOMUXC_GPR3_uSDHCx_WR_CACHE_CTL_OFFSET)
 436 #define IOMUXC_GPR3_uSDHCx_RD_CACHE_CTL_OFFSET  25
 437 #define IOMUXC_GPR3_uSDHCx_RD_CACHE_CTL_MASK    (1 << IOMUXC_GPR3_uSDHCx_RD_CACHE_CTL_OFFSET)
 438 #define IOMUXC_GPR3_OCRAM_CTL_OFFSET            21
 439 #define IOMUXC_GPR3_OCRAM_CTL_MASK              (0xf << IOMUXC_GPR3_OCRAM_CTL_OFFSET)
 440 #define IOMUXC_GPR3_OCRAM_STATUS_OFFSET         17
 441 #define IOMUXC_GPR3_OCRAM_STATUS_MASK           (0xf << IOMUXC_GPR3_OCRAM_STATUS_OFFSET)
 442 #define IOMUXC_GPR3_CORE3_DBG_ACK_EN_OFFSET     16
 443 #define IOMUXC_GPR3_CORE3_DBG_ACK_EN_MASK       (1 << IOMUXC_GPR3_CORE3_DBG_ACK_EN_OFFSET)
 444 #define IOMUXC_GPR3_CORE2_DBG_ACK_EN_OFFSET     15
 445 #define IOMUXC_GPR3_CORE2_DBG_ACK_EN_MASK       (1 << IOMUXC_GPR3_CORE2_DBG_ACK_EN_OFFSET)
 446 #define IOMUXC_GPR3_CORE1_DBG_ACK_EN_OFFSET     14
 447 #define IOMUXC_GPR3_CORE1_DBG_ACK_EN_MASK       (1 << IOMUXC_GPR3_CORE1_DBG_ACK_EN_OFFSET)
 448 #define IOMUXC_GPR3_CORE0_DBG_ACK_EN_OFFSET     13
 449 #define IOMUXC_GPR3_CORE0_DBG_ACK_EN_MASK       (1 << IOMUXC_GPR3_CORE0_DBG_ACK_EN_OFFSET)
 450 #define IOMUXC_GPR3_TZASC2_BOOT_LOCK_OFFSET     12
 451 #define IOMUXC_GPR3_TZASC2_BOOT_LOCK_MASK       (1 << IOMUXC_GPR3_TZASC2_BOOT_LOCK_OFFSET)
 452 #define IOMUXC_GPR3_TZASC1_BOOT_LOCK_OFFSET     11
 453 #define IOMUXC_GPR3_TZASC1_BOOT_LOCK_MASK       (1 << IOMUXC_GPR3_TZASC1_BOOT_LOCK_OFFSET)
 454 #define IOMUXC_GPR3_IPU_DIAG_OFFSET             10
 455 #define IOMUXC_GPR3_IPU_DIAG_MASK               (1 << IOMUXC_GPR3_IPU_DIAG_OFFSET)
 456
 457 #define IOMUXC_GPR3_MUX_SRC_IPU1_DI0    0
 458 #define IOMUXC_GPR3_MUX_SRC_IPU1_DI1    1
 459 #define IOMUXC_GPR3_MUX_SRC_IPU2_DI0    2
 460 #define IOMUXC_GPR3_MUX_SRC_IPU2_DI1    3
 461
 462 #define IOMUXC_GPR3_LVDS1_MUX_CTL_OFFSET        8
 463 #define IOMUXC_GPR3_LVDS1_MUX_CTL_MASK          (3 << IOMUXC_GPR3_LVDS1_MUX_CTL_OFFSET)
 464
 465 #define IOMUXC_GPR3_LVDS0_MUX_CTL_OFFSET        6
 466 #define IOMUXC_GPR3_LVDS0_MUX_CTL_MASK          (3 << IOMUXC_GPR3_LVDS0_MUX_CTL_OFFSET)
 467
 468 #define IOMUXC_GPR3_MIPI_MUX_CTL_OFFSET         4
 469 #define IOMUXC_GPR3_MIPI_MUX_CTL_MASK           (3 << IOMUXC_GPR3_MIPI_MUX_CTL_OFFSET)
 470
 471 #define IOMUXC_GPR3_HDMI_MUX_CTL_OFFSET         2
 472 #define IOMUXC_GPR3_HDMI_MUX_CTL_MASK           (3 << IOMUXC_GPR3_HDMI_MUX_CTL_OFFSET)
 473
 474
 475 struct iomuxc {
 476 #if (defined(CONFIG_SOC_MX6SX) || defined(CONFIG_SOC_MX6UL) || \
 477         defined(CONFIG_SOC_MX6ULL))
 478         u8 reserved[0x4000];
 479 #endif
 480         u32 gpr[14];
 481 };
 482
 483 struct gpc {
 484         u32     cntr;
 485         u32     pgr;
 486         u32     imr1;
 487         u32     imr2;
 488         u32     imr3;
 489         u32     imr4;
 490         u32     isr1;
 491         u32     isr2;
 492         u32     isr3;
 493         u32     isr4;
 494 };
 495
 496 #define IOMUXC_GPR2_COUNTER_RESET_VAL_OFFSET            20
 497 #define IOMUXC_GPR2_COUNTER_RESET_VAL_MASK              (3 << IOMUXC_GPR2_COUNTER_RESET_VAL_OFFSET)
 498 #define IOMUXC_GPR2_LVDS_CLK_SHIFT_OFFSET               16
 499 #define IOMUXC_GPR2_LVDS_CLK_SHIFT_MASK                 (7 << IOMUXC_GPR2_LVDS_CLK_SHIFT_OFFSET)
 500
 501 #define IOMUXC_GPR2_BGREF_RRMODE_OFFSET                 15
 502 #define IOMUXC_GPR2_BGREF_RRMODE_MASK                   (1 << IOMUXC_GPR2_BGREF_RRMODE_OFFSET)
 503 #define IOMUXC_GPR2_BGREF_RRMODE_INTERNAL_RES           (1 << IOMUXC_GPR2_BGREF_RRMODE_OFFSET)
 504 #define IOMUXC_GPR2_BGREF_RRMODE_EXTERNAL_RES           (0 << IOMUXC_GPR2_BGREF_RRMODE_OFFSET)
 505 #define IOMUXC_GPR2_VSYNC_ACTIVE_HIGH   0
 506 #define IOMUXC_GPR2_VSYNC_ACTIVE_LOW    1
 507
 508 #define IOMUXC_GPR2_DI1_VS_POLARITY_OFFSET              10
 509 #define IOMUXC_GPR2_DI1_VS_POLARITY_MASK                (1 << IOMUXC_GPR2_DI1_VS_POLARITY_OFFSET)
 510 #define IOMUXC_GPR2_DI1_VS_POLARITY_ACTIVE_HIGH         (IOMUXC_GPR2_VSYNC_ACTIVE_HIGH << IOMUXC_GPR2_DI1_VS_POLARITY_OFFSET)
 511 #define IOMUXC_GPR2_DI1_VS_POLARITY_ACTIVE_LOW          (IOMUXC_GPR2_VSYNC_ACTIVE_LOW << IOMUXC_GPR2_DI1_VS_POLARITY_OFFSET)
 512
 513 #define IOMUXC_GPR2_DI0_VS_POLARITY_OFFSET              9
 514 #define IOMUXC_GPR2_DI0_VS_POLARITY_MASK                (1 << IOMUXC_GPR2_DI0_VS_POLARITY_OFFSET)
 515 #define IOMUXC_GPR2_DI0_VS_POLARITY_ACTIVE_HIGH         (IOMUXC_GPR2_VSYNC_ACTIVE_HIGH << IOMUXC_GPR2_DI0_VS_POLARITY_OFFSET)
 516 #define IOMUXC_GPR2_DI0_VS_POLARITY_ACTIVE_LOW          (IOMUXC_GPR2_VSYNC_ACTIVE_LOW << IOMUXC_GPR2_DI0_VS_POLARITY_OFFSET)
 517
 518 #define IOMUXC_GPR2_BITMAP_SPWG 0
 519 #define IOMUXC_GPR2_BITMAP_JEIDA        1
 520
 521 #define IOMUXC_GPR2_BIT_MAPPING_CH1_OFFSET              8
 522 #define IOMUXC_GPR2_BIT_MAPPING_CH1_MASK                (1 << IOMUXC_GPR2_BIT_MAPPING_CH1_OFFSET)
 523 #define IOMUXC_GPR2_BIT_MAPPING_CH1_JEIDA               (IOMUXC_GPR2_BITMAP_JEIDA << IOMUXC_GPR2_BIT_MAPPING_CH1_OFFSET)
 524 #define IOMUXC_GPR2_BIT_MAPPING_CH1_SPWG                (IOMUXC_GPR2_BITMAP_SPWG << IOMUXC_GPR2_BIT_MAPPING_CH1_OFFSET)
 525
 526 #define IOMUXC_GPR2_DATA_WIDTH_18       0
 527 #define IOMUXC_GPR2_DATA_WIDTH_24       1
 528
 529 #define IOMUXC_GPR2_DATA_WIDTH_CH1_OFFSET               7
 530 #define IOMUXC_GPR2_DATA_WIDTH_CH1_MASK                 (1 << IOMUXC_GPR2_DATA_WIDTH_CH1_OFFSET)
 531 #define IOMUXC_GPR2_DATA_WIDTH_CH1_18BIT                (IOMUXC_GPR2_DATA_WIDTH_18 << IOMUXC_GPR2_DATA_WIDTH_CH1_OFFSET)
 532 #define IOMUXC_GPR2_DATA_WIDTH_CH1_24BIT                (IOMUXC_GPR2_DATA_WIDTH_24 << IOMUXC_GPR2_DATA_WIDTH_CH1_OFFSET)
 533
 534 #define IOMUXC_GPR2_BIT_MAPPING_CH0_OFFSET              6
 535 #define IOMUXC_GPR2_BIT_MAPPING_CH0_MASK                (1 << IOMUXC_GPR2_BIT_MAPPING_CH0_OFFSET)
 536 #define IOMUXC_GPR2_BIT_MAPPING_CH0_JEIDA               (IOMUXC_GPR2_BITMAP_JEIDA << IOMUXC_GPR2_BIT_MAPPING_CH0_OFFSET)
 537 #define IOMUXC_GPR2_BIT_MAPPING_CH0_SPWG                (IOMUXC_GPR2_BITMAP_SPWG << IOMUXC_GPR2_BIT_MAPPING_CH0_OFFSET)
 538
 539 #define IOMUXC_GPR2_DATA_WIDTH_CH0_OFFSET               5
 540 #define IOMUXC_GPR2_DATA_WIDTH_CH0_MASK                 (1 << IOMUXC_GPR2_DATA_WIDTH_CH0_OFFSET)
 541 #define IOMUXC_GPR2_DATA_WIDTH_CH0_18BIT                (IOMUXC_GPR2_DATA_WIDTH_18 << IOMUXC_GPR2_DATA_WIDTH_CH0_OFFSET)
 542 #define IOMUXC_GPR2_DATA_WIDTH_CH0_24BIT                (IOMUXC_GPR2_DATA_WIDTH_24 << IOMUXC_GPR2_DATA_WIDTH_CH0_OFFSET)
 543
 544 #define IOMUXC_GPR2_SPLIT_MODE_EN_OFFSET                4
 545 #define IOMUXC_GPR2_SPLIT_MODE_EN_MASK                  (1 << IOMUXC_GPR2_SPLIT_MODE_EN_OFFSET)
 546
 547 #define IOMUXC_GPR2_MODE_DISABLED       0
 548 #define IOMUXC_GPR2_MODE_ENABLED_DI0    1
 549 #define IOMUXC_GPR2_MODE_ENABLED_DI1    3
 550
 551 #define IOMUXC_GPR2_LVDS_CH1_MODE_OFFSET                2
 552 #define IOMUXC_GPR2_LVDS_CH1_MODE_MASK                  (3 << IOMUXC_GPR2_LVDS_CH1_MODE_OFFSET)
 553 #define IOMUXC_GPR2_LVDS_CH1_MODE_DISABLED              (IOMUXC_GPR2_MODE_DISABLED << IOMUXC_GPR2_LVDS_CH1_MODE_OFFSET)
 554 #define IOMUXC_GPR2_LVDS_CH1_MODE_ENABLED_DI0           (IOMUXC_GPR2_MODE_ENABLED_DI0 << IOMUXC_GPR2_LVDS_CH1_MODE_OFFSET)
 555 #define IOMUXC_GPR2_LVDS_CH1_MODE_ENABLED_DI1           (IOMUXC_GPR2_MODE_ENABLED_DI1 << IOMUXC_GPR2_LVDS_CH1_MODE_OFFSET)
 556
 557 #define IOMUXC_GPR2_LVDS_CH0_MODE_OFFSET                0
 558 #define IOMUXC_GPR2_LVDS_CH0_MODE_MASK                  (3 << IOMUXC_GPR2_LVDS_CH0_MODE_OFFSET)
 559 #define IOMUXC_GPR2_LVDS_CH0_MODE_DISABLED              (IOMUXC_GPR2_MODE_DISABLED << IOMUXC_GPR2_LVDS_CH0_MODE_OFFSET)
 560 #define IOMUXC_GPR2_LVDS_CH0_MODE_ENABLED_DI0           (IOMUXC_GPR2_MODE_ENABLED_DI0 << IOMUXC_GPR2_LVDS_CH0_MODE_OFFSET)
 561 #define IOMUXC_GPR2_LVDS_CH0_MODE_ENABLED_DI1           (IOMUXC_GPR2_MODE_ENABLED_DI1 << IOMUXC_GPR2_LVDS_CH0_MODE_OFFSET)
 562
 563 /* ECSPI registers */
 564 struct cspi_regs {
 565         u32 rxdata;
 566         u32 txdata;
 567         u32 ctrl;
 568         u32 cfg;
 569         u32 intr;
 570         u32 dma;
 571         u32 stat;
 572         u32 period;
 573 };
 574
 575 /*
 576  * CSPI register definitions
 577  */
 578 #define MXC_ECSPI
 579 #define MXC_CSPICTRL_EN         (1 << 0)
 580 #define MXC_CSPICTRL_MODE       (1 << 1)
 581 #define MXC_CSPICTRL_XCH        (1 << 2)
 582 #define MXC_CSPICTRL_MODE_MASK (0xf << 4)
 583 #define MXC_CSPICTRL_CHIPSELECT(x)      (((x) & 0x3) << 12)
 584 #define MXC_CSPICTRL_BITCOUNT(x)        (((x) & 0xfff) << 20)
 585 #define MXC_CSPICTRL_PREDIV(x)  (((x) & 0xF) << 12)
 586 #define MXC_CSPICTRL_POSTDIV(x) (((x) & 0xF) << 8)
 587 #define MXC_CSPICTRL_SELCHAN(x) (((x) & 0x3) << 18)
 588 #define MXC_CSPICTRL_MAXBITS    0xfff
 589 #define MXC_CSPICTRL_TC         (1 << 7)
 590 #define MXC_CSPICTRL_RXOVF      (1 << 6)
 591 #define MXC_CSPIPERIOD_32KHZ    (1 << 15)
 592 #define MAX_SPI_BYTES   32
 593 #define SPI_MAX_NUM     4
 594
 595 /* Bit position inside CTRL register to be associated with SS */
 596 #define MXC_CSPICTRL_CHAN       18
 597
 598 /* Bit position inside CON register to be associated with SS */
 599 #define MXC_CSPICON_PHA         0  /* SCLK phase control */
 600 #define MXC_CSPICON_POL         4  /* SCLK polarity */
 601 #define MXC_CSPICON_SSPOL       12 /* SS polarity */
 602 #define MXC_CSPICON_CTL         20 /* inactive state of SCLK */
 603 #if defined(CONFIG_SOC_MX6SL) || defined(CONFIG_SOC_MX6DL) ||   \
 604         defined(CONFIG_SOC_MX6UL) || defined(CONFIG_SOC_MX6ULL)
 605 #define MXC_SPI_BASE_ADDRESSES \
 606         ECSPI1_BASE_ADDR, \
 607         ECSPI2_BASE_ADDR, \
 608         ECSPI3_BASE_ADDR, \
 609         ECSPI4_BASE_ADDR
 610 #else
 611 #define MXC_SPI_BASE_ADDRESSES \
 612         ECSPI1_BASE_ADDR, \
 613         ECSPI2_BASE_ADDR, \
 614         ECSPI3_BASE_ADDR, \
 615         ECSPI4_BASE_ADDR, \
 616         ECSPI5_BASE_ADDR
 617 #endif
 618
 619 struct ocotp_regs {
 620         mxs_reg_32(ctrl);
 621         reg_32(timing);
 622         reg_32(data);
 623         reg_32(read_ctrl);
 624         reg_32(read_fuse_data);
 625         reg_32(sticky);
 626         mxs_reg_32(scs);
 627         reg_32(crc_addr);
 628         reg_32(crc_value);
 629         reg_32(version);
 630         reg_32(rsvd[0x36]);
 631
 632         struct fuse_bank {
 633                 reg_32(fuse_regs[8]);
 634         } bank[16];
 635 };
 636
 637 struct fuse_bank0_regs {
 638         reg_32(misc_conf_lock);
 639         union {
 640                 reg_32(cfg0);
 641                 reg_32(uid_low);
 642         };
 643         union {
 644                 reg_32(cfg1);
 645                 reg_32(uid_high);
 646         };
 647         reg_32(cfg2);
 648         reg_32(cfg3);
 649         reg_32(cfg4);
 650         reg_32(cfg5);
 651         reg_32(cfg6);
 652 };
 653
 654 struct fuse_bank1_regs {
 655         reg_32(mem0);
 656         reg_32(mem1);
 657         reg_32(mem2);
 658         reg_32(mem3);
 659         reg_32(mem4);
 660         reg_32(ana0);
 661         reg_32(ana1);
 662         reg_32(ana2);
 663 };
 664
 665 #if (defined(CONFIG_SOC_MX6SX) || defined(CONFIG_SOC_MX6UL) ||  \
 666         defined(CONFIG_SOC_MX6ULL))
 667 struct fuse_bank4_regs {
 668         reg_32(sjc_resp_low);
 669         reg_32(sjc_resp_high);
 670         reg_32(mac_addr_low);
 671         reg_32(mac_addr_high);
 672         reg_32(mac_addr2);
 673         reg_32(rsvd1);
 674         reg_32(gp1);
 675         reg_32(rsvd2);
 676 };
 677 #else
 678 struct fuse_bank4_regs {
 679         reg_32(sjc_resp_low);
 680         reg_32(sjc_resp_high);
 681         reg_32(mac_addr_low);
 682         reg_32(mac_addr_high);
 683         reg_32(rsvd[2]);
 684         reg_32(gp1);
 685         reg_32(gp2);
 686 };
 687
 688 struct fuse_bank5_regs {
 689         reg_32(rsvd[5]);
 690         reg_32(pad_settings);
 691         reg_32(field_return);
 692 };
 693 #endif
 694
 695 struct aipstz_regs {
 696         u32     mprot0;
 697         u32     mprot1;
 698         u32     rsvd[0xe];
 699         u32     opacr0;
 700         u32     opacr1;
 701         u32     opacr2;
 702         u32     opacr3;
 703         u32     opacr4;
 704 };
 705
 706 struct anatop_regs {
 707         mxs_reg_32(pll_arm);            /* 0x000 */
 708         mxs_reg_32(usb1_pll_480_ctrl);  /* 0x010 */
 709         mxs_reg_32(usb2_pll_480_ctrl);  /* 0x020 */
 710         mxs_reg_32(pll_528);            /* 0x030 */
 711         reg_32(pll_528_ss);             /* 0x040 */
 712         reg_32(pll_528_num);            /* 0x050 */
 713         reg_32(pll_528_denom);          /* 0x060 */
 714         mxs_reg_32(pll_audio);          /* 0x070 */
 715         reg_32(pll_audio_num);          /* 0x080 */
 716         reg_32(pll_audio_denom);        /* 0x090 */
 717         mxs_reg_32(pll_video);          /* 0x0a0 */
 718         reg_32(pll_video_num);          /* 0x0b0 */
 719         reg_32(pll_video_denom);        /* 0x0c0 */
 720         mxs_reg_32(pll_mlb);            /* 0x0d0 */
 721         mxs_reg_32(pll_enet);           /* 0x0e0 */
 722         mxs_reg_32(pfd_480);            /* 0x0f0 */
 723         mxs_reg_32(pfd_528);            /* 0x100 */
 724         mxs_reg_32(reg_1p1);            /* 0x110 */
 725         mxs_reg_32(reg_3p0);            /* 0x120 */
 726         mxs_reg_32(reg_2p5);            /* 0x130 */
 727         mxs_reg_32(reg_core);           /* 0x140 */
 728         mxs_reg_32(ana_misc0);          /* 0x150 */
 729         mxs_reg_32(ana_misc1);          /* 0x160 */
 730         mxs_reg_32(ana_misc2);          /* 0x170 */
 731         mxs_reg_32(tempsense0);         /* 0x180 */
 732         mxs_reg_32(tempsense1);         /* 0x190 */
 733         mxs_reg_32(usb1_vbus_detect);   /* 0x1a0 */
 734         mxs_reg_32(usb1_chrg_detect);   /* 0x1b0 */
 735         mxs_reg_32(usb1_vbus_det_stat); /* 0x1c0 */
 736         mxs_reg_32(usb1_chrg_det_stat); /* 0x1d0 */
 737         mxs_reg_32(usb1_loopback);      /* 0x1e0 */
 738         mxs_reg_32(usb1_misc);          /* 0x1f0 */
 739         mxs_reg_32(usb2_vbus_detect);   /* 0x200 */
 740         mxs_reg_32(usb2_chrg_detect);   /* 0x210 */
 741         mxs_reg_32(usb2_vbus_det_stat); /* 0x220 */
 742         mxs_reg_32(usb2_chrg_det_stat); /* 0x230 */
 743         mxs_reg_32(usb2_loopback);      /* 0x240 */
 744         mxs_reg_32(usb2_misc);          /* 0x250 */
 745         reg_32(digprog);                /* 0x260 */
 746         reg_32(rsrvd);                  /* 0x270 */
 747         reg_32(digprog_sololite);       /* 0x280 */
 748 };
 749
 750 #define ANATOP_PFD_FRAC_SHIFT(n)        ((n) * 8)
 751 #define ANATOP_PFD_FRAC_MASK(n)         (0x3f << ANATOP_PFD_FRAC_SHIFT(n))
 752 #define ANATOP_PFD_STABLE_SHIFT(n)      (6 + ((n) * 8))
 753 #define ANATOP_PFD_STABLE_MASK(n)       (1 << ANATOP_PFD_STABLE_SHIFT(n))
 754 #define ANATOP_PFD_CLKGATE_SHIFT(n)     (7 + ((n) * 8))
 755 #define ANATOP_PFD_CLKGATE_MASK(n)      (1 << ANATOP_PFD_CLKGATE_SHIFT(n))
 756
 757 struct wdog_regs {
 758         u16     wcr;    /* Control */
 759         u16     wsr;    /* Service */
 760         u16     wrsr;   /* Reset Status */
 761         u16     wicr;   /* Interrupt Control */
 762         u16     wmcr;   /* Miscellaneous Control */
 763 };
 764
 765 #define PWMCR_PRESCALER(x)      ((((x) - 1) & 0xFFF) << 4)
 766 #define PWMCR_DOZEEN            (1 << 24)
 767 #define PWMCR_WAITEN            (1 << 23)
 768 #define PWMCR_DBGEN             (1 << 22)
 769 #define PWMCR_CLKSRC_IPG_HIGH   (2 << 16)
 770 #define PWMCR_CLKSRC_IPG        (1 << 16)
 771 #define PWMCR_EN                (1 << 0)
 772
 773 struct pwm_regs {
 774         u32     cr;
 775         u32     sr;
 776         u32     ir;
 777         u32     sar;
 778         u32     pr;
 779         u32     cnr;
 780 };
 781 #endif /* __ASSEMBLER__*/
 782 #endif /* __ASM_ARCH_MX6_IMX_REGS_H__ */