2 * m5301x.h -- Definitions for Freescale Coldfire 5301x
4 * Copyright (C) 2004-2008 Freescale Semiconductor, Inc.
5 * TsiChung Liew (Tsi-Chung.Liew@freescale.com)
7 * SPDX-License-Identifier: GPL-2.0+
13 /* *** System Control Module (SCM) *** */
14 #define SCM_MPR_MPROT0(x) (((x) & 0x0F) << 28)
15 #define SCM_MPR_MPROT1(x) (((x) & 0x0F) << 24)
16 #define SCM_MPR_MPROT2(x) (((x) & 0x0F) << 20)
17 #define SCM_MPR_MPROT4(x) (((x) & 0x0F) << 12)
18 #define SCM_MPR_MPROT5(x) (((x) & 0x0F) << 8)
19 #define SCM_MPR_MPROT6(x) (((x) & 0x0F) << 4)
24 #define SCM_PACRA_PACR0(x) (((x) & 0x0F) << 28)
25 #define SCM_PACRA_PACR1(x) (((x) & 0x0F) << 24)
26 #define SCM_PACRA_PACR2(x) (((x) & 0x0F) << 20)
27 #define SCM_PACRA_PACR5(x) (((x) & 0x0F) << 8)
29 #define SCM_PACRB_PACR12(x) (((x) & 0x0F) << 12)
30 #define SCM_PACRB_PACR13(x) (((x) & 0x0F) << 8)
32 #define SCM_PACRC_PACR16(x) (((x) & 0x0F) << 28)
33 #define SCM_PACRC_PACR17(x) (((x) & 0x0F) << 24)
34 #define SCM_PACRC_PACR18(x) (((x) & 0x0F) << 20)
35 #define SCM_PACRC_PACR19(x) (((x) & 0x0F) << 16)
36 #define SCM_PACRC_PACR21(x) (((x) & 0x0F) << 8)
37 #define SCM_PACRC_PACR22(x) (((x) & 0x0F) << 4)
38 #define SCM_PACRC_PACR23(x) ((x) & 0x0F)
40 #define SCM_PACRD_PACR24(x) (((x) & 0x0F) << 28)
41 #define SCM_PACRD_PACR25(x) (((x) & 0x0F) << 24)
42 #define SCM_PACRD_PACR26(x) (((x) & 0x0F) << 20)
43 #define SCM_PACRD_PACR28(x) (((x) & 0x0F) << 12)
44 #define SCM_PACRD_PACR29(x) (((x) & 0x0F) << 8)
45 #define SCM_PACRD_PACR30(x) (((x) & 0x0F) << 4)
46 #define SCM_PACRD_PACR31(x) ((x) & 0x0F)
48 #define SCM_PACRE_PACR32(x) (((x) & 0x0F) << 28)
49 #define SCM_PACRE_PACR33(x) (((x) & 0x0F) << 24)
50 #define SCM_PACRE_PACR34(x) (((x) & 0x0F) << 20)
51 #define SCM_PACRE_PACR35(x) (((x) & 0x0F) << 16)
52 #define SCM_PACRE_PACR36(x) (((x) & 0x0F) << 12)
53 #define SCM_PACRE_PACR37(x) (((x) & 0x0F) << 8)
54 #define SCM_PACRE_PACR39(x) ((x) & 0x0F)
56 #define SCM_PACRF_PACR40(x) (((x) & 0x0F) << 28)
57 #define SCM_PACRF_PACR41(x) (((x) & 0x0F) << 24)
58 #define SCM_PACRF_PACR42(x) (((x) & 0x0F) << 20)
59 #define SCM_PACRF_PACR43(x) (((x) & 0x0F) << 16)
60 #define SCM_PACRF_PACR44(x) (((x) & 0x0F) << 12)
61 #define SCM_PACRF_PACR45(x) (((x) & 0x0F) << 8)
62 #define SCM_PACRF_PACR46(x) (((x) & 0x0F) << 4)
63 #define SCM_PACRF_PACR47(x) ((x) & 0x0F)
65 #define SCM_PACRG_PACR48(x) (((x) & 0x0F) << 28)
66 #define SCM_PACRG_PACR49(x) (((x) & 0x0F) << 24)
67 #define SCM_PACRG_PACR50(x) (((x) & 0x0F) << 20)
68 #define SCM_PACRG_PACR51(x) (((x) & 0x0F) << 16)
74 #define SCM_CWCR_RO (0x8000)
75 #define SCM_CWCR_CWR_WH (0x0100)
76 #define SCM_CWCR_CWE (0x0080)
77 #define SCM_CWCR_CWRI_WINDOW (0x0060)
78 #define SCM_CWCR_CWRI_RESET (0x0040)
79 #define SCM_CWCR_CWRI_INT_RESET (0x0020)
80 #define SCM_CWCR_CWRI_INT (0x0000)
81 #define SCM_CWCR_CWT(x) (((x) & 0x001F))
83 #define SCM_ISR_CFEI (0x02)
84 #define SCM_ISR_CWIC (0x01)
86 #define BCR_GBR (0x00000200)
87 #define BCR_GBW (0x00000100)
88 #define BCR_S7 (0x00000080)
89 #define BCR_S6 (0x00000040)
90 #define BCR_S4 (0x00000010)
91 #define BCR_S1 (0x00000002)
93 #define SCM_CFIER_ECFEI (0x01)
95 #define SCM_CFLOC_LOC (0x80)
97 #define SCM_CFATR_WRITE (0x80)
98 #define SCM_CFATR_SZ32 (0x20)
99 #define SCM_CFATR_SZ16 (0x10)
100 #define SCM_CFATR_SZ08 (0x00)
101 #define SCM_CFATR_CACHE (0x08)
102 #define SCM_CFATR_MODE (0x02)
103 #define SCM_CFATR_TYPE (0x01)
105 /* *** Interrupt Controller (INTC) *** */
106 #define INT0_LO_RSVD0 (0)
107 #define INT0_LO_EPORT1 (1)
108 #define INT0_LO_EPORT2 (2)
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113 #define INT0_LO_EPORT7 (7)
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132 #define INT0_LO_UART0 (26)
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135 #define INT0_LO_RSVD1 (29)
136 #define INT0_LO_I2C (30)
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140 #define INT0_HI_DTMR2 (34)
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155 #define INT0_HI_FEC1_TXF (49)
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157 #define INT0_HI_FEC1_UN (51)
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159 #define INT0_HI_FEC1_RXF (53)
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161 #define INT0_HI_FEC1_MII (55)
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163 #define INT0_HI_FEC1_HBERR (57)
164 #define INT0_HI_FEC1_GRA (58)
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166 #define INT0_HI_FEC1_BABT (60)
167 #define INT0_HI_FEC1_BABR (61)
168 #define INT0_HI_SCM_CFEI (62)
170 /* 0 - 24 reserved */
171 #define INT1_LO_EPORT1_FLAG0 (25)
172 #define INT1_LO_EPORT1_FLAG1 (26)
173 #define INT1_LO_EPORT1_FLAG2 (27)
174 #define INT1_LO_EPORT1_FLAG3 (28)
175 #define INT1_LO_EPORT1_FLAG4 (29)
176 #define INT1_LO_EPORT1_FLAG5 (30)
177 #define INT1_LO_EPORT1_FLAG6 (31)
178 #define INT1_LO_EPORT1_FLAG7 (32)
179 #define INT1_HI_DSPI_EOQF (33)
180 #define INT1_HI_DSPI_TFFF (34)
181 #define INT1_HI_DSPI_TCF (35)
182 #define INT1_HI_DSPI_TFUF (36)
183 #define INT1_HI_DSPI_RFDF (37)
184 #define INT1_HI_DSPI_RFOF (38)
185 #define INT1_HI_DSPI_RFOF_TFUF (39)
186 #define INT1_HI_RNG_EI (40)
187 #define INT1_HI_PLL_LOCF (41)
188 #define INT1_HI_PLL_LOLF (42)
189 #define INT1_HI_PIT0 (43)
190 #define INT1_HI_PIT1 (44)
191 #define INT1_HI_PIT2 (45)
192 #define INT1_HI_PIT3 (46)
193 #define INT1_HI_USBOTG_STS (47)
194 #define INT1_HI_USBHOST_STS (48)
195 #define INT1_HI_SSI (49)
196 /* 50 - 51 reserved */
197 #define INT1_HI_RTC (52)
198 #define INT1_HI_CCM_USBSTAT (53)
199 #define INT1_HI_CODEC_OR (54)
200 #define INT1_HI_CODEC_RF_TE (55)
201 #define INT1_HI_CODEC_ROE (56)
202 #define INT1_HI_CODEC_TUE (57)
204 #define INT1_HI_SIM1_DATA (59)
205 #define INT1_HI_SIM1_GENERAL (60)
206 /* 61 - 62 reserved */
207 #define INT1_HI_SDHC (63)
209 /* *** Reset Controller Module (RCM) *** */
210 #define RCM_RCR_SOFTRST (0x80)
211 #define RCM_RCR_FRCRSTOUT (0x40)
213 #define RCM_RSR_SOFT (0x20)
214 #define RCM_RSR_LOC (0x10)
215 #define RCM_RSR_POR (0x08)
216 #define RCM_RSR_EXT (0x04)
217 #define RCM_RSR_WDR_CORE (0x02)
218 #define RCM_RSR_LOL (0x01)
220 /* *** Chip Configuration Module (CCM) *** */
221 #define CCM_CCR_CSC (0x0020)
222 #define CCM_CCR_BOOTPS (0x0010)
223 #define CCM_CCR_LOAD (0x0008)
224 #define CCM_CCR_OSC_MODE (0x0004)
225 #define CCM_CCR_SDR_MODE (0x0002)
226 #define CCM_CCR_RESERVED (0x0001)
228 #define CCM_RCON_SDR_32BIT_UNIFIED (0x0012)
229 #define CCM_RCON_DDR_8BIT_SPLIT (0x0010)
230 #define CCM_RCON_SDR_16BIT_UNIFIED (0x0002)
231 #define CCM_RCON_DDR_16BIT_SPLIT (0x0000)
233 #define CCM_CIR_PIN(x) (((x) & 0x03FF) << 6)
234 #define CCM_CIR_PRN(x) ((x) & 0x003F)
236 #define CCM_MISCCR_FECM (0x8000)
237 #define CCM_MISCCR_CDCSRC (0x4000)
238 #define CCM_MISCCR_PLL_LOCK (0x2000)
239 #define CCM_MISCCR_LIMP (0x1000)
240 #define CCM_MISCCR_BME (0x8000)
241 #define CCM_MISCCR_BMT_UNMASK (0xF8FF)
242 #define CCM_MISCCR_BMT(x) (((x) & 0x0007) << 8)
243 #define CCM_MISCCR_BMT_512 (0x0700)
244 #define CCM_MISCCR_BMT_1024 (0x0600)
245 #define CCM_MISCCR_BMT_2048 (0x0500)
246 #define CCM_MISCCR_BMT_4096 (0x0400)
247 #define CCM_MISCCR_BMT_8192 (0x0300)
248 #define CCM_MISCCR_BMT_16384 (0x0200)
249 #define CCM_MISCCR_BMT_32768 (0x0100)
250 #define CCM_MISCCR_BMT_65536 (0x0000)
251 #define CCM_MISCCR_TIM_DMA (0x0020)
252 #define CCM_MISCCR_SSI_SRC (0x0010)
253 #define CCM_MISCCR_USBH_OC (0x0008)
254 #define CCM_MISCCR_USBO_OC (0x0004)
255 #define CCM_MISCCR_USB_PUE (0x0002)
256 #define CCM_MISCCR_USB_SRC (0x0001)
258 #define CCM_CDR_LPDIV(x) (((x) & 0x0F) << 8)
259 #define CCM_CDR_SSIDIV(x) ((x) & 0xFF)
261 #define CCM_UOCSR_DPPD (0x2000)
262 #define CCM_UOCSR_DMPD (0x1000)
263 #define CCM_UOCSR_DRV_VBUS (0x0800)
264 #define CCM_UOCSR_CRG_VBUS (0x0400)
265 #define CCM_UOCSR_DCR_VBUS (0x0200)
266 #define CCM_UOCSR_DPPU (0x0100)
267 #define CCM_UOCSR_AVLD (0x0080)
268 #define CCM_UOCSR_BVLD (0x0040)
269 #define CCM_UOCSR_VVLD (0x0020)
270 #define CCM_UOCSR_SEND (0x0010)
271 #define CCM_UOCSR_PWRFLT (0x0008)
272 #define CCM_UOCSR_WKUP (0x0004)
273 #define CCM_UOCSR_UOMIE (0x0002)
274 #define CCM_UOCSR_XPDE (0x0001)
276 #define CCM_UHCSR_PORTIND(x) (((x) & 0x0003) << 14)
277 #define CCM_UHCSR_DRV_VBUS (0x0010)
278 #define CCM_UHCSR_PWRFLT (0x0008)
279 #define CCM_UHCSR_WKUP (0x0004)
280 #define CCM_UHCSR_UHMIE (0x0002)
281 #define CCM_UHCSR_XPDE (0x0001)
283 #define CCM_CODCR_BGREN (0x8000)
284 #define CCM_CODCR_REGEN (0x0080)
286 #define CCM_MISC2_IGNLL (0x0008)
287 #define CCM_MISC2_DPS (0x0001)
289 /* *** General Purpose I/O (GPIO) *** */
290 #define GPIO_PDR_FBCTL ((x) & 0x0F)
291 #define GPIO_PDR_BE ((x) & 0x0F)
292 #define GPIO_PDR_CS32 (((x) & 0x03) << 4)
293 #define GPIO_PDR_CS10 (((x) & 0x03) << 4)
294 #define GPIO_PDR_DSPI ((x) & 0x7F)
295 #define GPIO_PDR_FEC0 ((x) & 0x7F)
296 #define GPIO_PDR_FECI2C ((x) & 0x3F)
297 #define GPIO_PDR_SIMP1 ((x) & 0x1F)
298 #define GPIO_PDR_SIMP0 ((x) & 0x1F)
299 #define GPIO_PDR_TIMER ((x) & 0x0F)
300 #define GPIO_PDR_UART ((x) & 0x3F)
301 #define GPIO_PDR_DEBUG (0x01)
302 #define GPIO_PDR_SDHC ((x) & 0x3F)
303 #define GPIO_PDR_SSI ((x) & 0x1F)
305 #define GPIO_PAR_FBCTL_OE (0x80)
306 #define GPIO_PAR_FBCTL_TA (0x40)
307 #define GPIO_PAR_FBCTL_RWB (0x20)
308 #define GPIO_PAR_FBCTL_TS (0x18)
310 #define GPIO_PAR_BE3 (0x40)
311 #define GPIO_PAR_BE2 (0x10)
312 #define GPIO_PAR_BE1 (0x04)
313 #define GPIO_PAR_BE0 (0x01)
315 #define GPIO_PAR_CS5 (0x40)
316 #define GPIO_PAR_CS4 (0x10)
317 #define GPIO_PAR_CS1_UNMASK (0xF3)
318 #define GPIO_PAR_CS1_CS1 (0x0C)
319 #define GPIO_PAR_CS1_SDCS1 (0x08)
320 #define GPIO_PAR_CS0_UNMASK (0xFC)
321 #define GPIO_PAR_CS0_CS0 (0x03)
322 #define GPIO_PAR_CS0_CS4 (0x02)
324 #define GPIO_PAR_DSPIH_SIN_UNMASK (0x3F)
325 #define GPIO_PAR_DSPIH_SIN (0xC0)
326 #define GPIO_PAR_DSPIH_SIN_U2RXD (0x80)
327 #define GPIO_PAR_DSPIH_SOUT_UNMASK (0xCF)
328 #define GPIO_PAR_DSPIH_SOUT (0x30)
329 #define GPIO_PAR_DSPIH_SOUT_U2TXD (0x20)
330 #define GPIO_PAR_DSPIH_SCK_UNMASK (0xF3)
331 #define GPIO_PAR_DSPIH_SCK (0x0C)
332 #define GPIO_PAR_DSPIH_SCK_U2CTS (0x08)
333 #define GPIO_PAR_DSPIH_PCS0_UNMASK (0xFC)
334 #define GPIO_PAR_DSPIH_PCS0 (0x03)
335 #define GPIO_PAR_DSPIH_PCS0_U2RTS (0x02)
337 #define GPIO_PAR_DSPIL_PCS1_UNMASK (0x3F)
338 #define GPIO_PAR_DSPIL_PCS1 (0xC0)
339 #define GPIO_PAR_DSPIL_PCS2_UNMASK (0xCF)
340 #define GPIO_PAR_DSPIL_PCS2 (0x30)
341 #define GPIO_PAR_DSPIL_PCS2_USBH_OC (0x20)
342 #define GPIO_PAR_DSPIL_PCS3_UNMASK (0xF3)
343 #define GPIO_PAR_DSPIL_PCS3 (0x0C)
344 #define GPIO_PAR_DSPIL_PCS3_USBH_EN (0x08)
346 #define GPIO_PAR_FEC1_7W_FEC (0x40)
347 #define GPIO_PAR_FEC1_RMII_FEC (0x10)
348 #define GPIO_PAR_FEC0_7W_FEC (0x04)
349 #define GPIO_PAR_FEC0_RMII_FEC (0x01)
351 /* GPIO_PAR_FECI2C */
352 #define GPIO_PAR_FECI2C_RMII0_UNMASK (0x3F)
353 #define GPIO_PAR_FECI2C_MDC0 (0x80)
354 #define GPIO_PAR_FECI2C_MDIO0 (0x40)
355 #define GPIO_PAR_FECI2C_RMII1_UNMASK (0xCF)
356 #define GPIO_PAR_FECI2C_MDC1 (0x20)
357 #define GPIO_PAR_FECI2C_MDIO1 (0x10)
358 #define GPIO_PAR_FECI2C_SDA_UNMASK (0xF3)
359 #define GPIO_PAR_FECI2C_SDA(x) (((x) & 0x03) << 2)
360 #define GPIO_PAR_FECI2C_SDA_SDA (0x0C)
361 #define GPIO_PAR_FECI2C_SDA_U2TXD (0x08)
362 #define GPIO_PAR_FECI2C_SDA_MDIO1 (0x04)
363 #define GPIO_PAR_FECI2C_SCL_UNMASK (0xFC)
364 #define GPIO_PAR_FECI2C_SCL(x) ((x) & 0x03)
365 #define GPIO_PAR_FECI2C_SCL_SCL (0x03)
366 #define GPIO_PAR_FECI2C_SCL_U2RXD (0x02)
367 #define GPIO_PAR_FECI2C_SCL_MDC1 (0x01)
369 #define GPIO_PAR_IRQ0H_IRQ07_UNMASK (0x3F)
370 #define GPIO_PAR_IRQ0H_IRQ06_UNMASK (0xCF)
371 #define GPIO_PAR_IRQ0H_IRQ06_USBCLKIN (0x10)
372 #define GPIO_PAR_IRQ0H_IRQ04_UNMASK (0xFC)
373 #define GPIO_PAR_IRQ0H_IRQ04_DREQ0 (0x02)
375 #define GPIO_PAR_IRQ0L_IRQ01_UNMASK (0xF3)
376 #define GPIO_PAR_IRQ0L_IRQ01_DREQ1 (0x08)
378 #define GPIO_PAR_IRQ1H_IRQ17_DDATA3 (0x40)
379 #define GPIO_PAR_IRQ1H_IRQ16_DDATA2 (0x10)
380 #define GPIO_PAR_IRQ1H_IRQ15_DDATA1 (0x04)
381 #define GPIO_PAR_IRQ1H_IRQ14_DDATA0 (0x01)
383 #define GPIO_PAR_IRQ1L_IRQ13_PST3 (0x40)
384 #define GPIO_PAR_IRQ1L_IRQ12_PST2 (0x10)
385 #define GPIO_PAR_IRQ1L_IRQ11_PST1 (0x04)
386 #define GPIO_PAR_IRQ1L_IRQ10_PST0 (0x01)
388 #define GPIO_PAR_SIMP1H_DATA1_UNMASK (0x3F)
389 #define GPIO_PAR_SIMP1H_DATA1_SIMDATA1 (0xC0)
390 #define GPIO_PAR_SIMP1H_DATA1_SSITXD (0x80)
391 #define GPIO_PAR_SIMP1H_DATA1_U1TXD (0x40)
392 #define GPIO_PAR_SIMP1H_VEN1_UNMASK (0xCF)
393 #define GPIO_PAR_SIMP1H_VEN1_SIMVEN1 (0x30)
394 #define GPIO_PAR_SIMP1H_VEN1_SSIRXD (0x20)
395 #define GPIO_PAR_SIMP1H_VEN1_U1RXD (0x10)
396 #define GPIO_PAR_SIMP1H_RST1_UNMASK (0xF3)
397 #define GPIO_PAR_SIMP1H_RST1_SIMRST1 (0x0C)
398 #define GPIO_PAR_SIMP1H_RST1_SSIFS (0x08)
399 #define GPIO_PAR_SIMP1H_RST1_U1RTS (0x04)
400 #define GPIO_PAR_SIMP1H_PD1_UNMASK (0xFC)
401 #define GPIO_PAR_SIMP1H_PD1_SIMPD1 (0x03)
402 #define GPIO_PAR_SIMP1H_PD1_SSIBCLK (0x02)
403 #define GPIO_PAR_SIMP1H_PD1_U1CTS (0x01)
405 #define GPIO_PAR_SIMP1L_CLK_UNMASK (0x3F)
406 #define GPIO_PAR_SIMP1L_CLK_CLK1 (0xC0)
407 #define GPIO_PAR_SIMP1L_CLK_SSIMCLK (0x80)
409 #define GPIO_PAR_SIMP0_DATA0 (0x10)
410 #define GPIO_PAR_SIMP0_VEN0 (0x08)
411 #define GPIO_PAR_SIMP0_RST0 (0x04)
412 #define GPIO_PAR_SIMP0_PD0 (0x02)
413 #define GPIO_PAR_SIMP0_CLK0 (0x01)
415 #define GPIO_PAR_TIN3(x) (((x) & 0x03) << 6)
416 #define GPIO_PAR_TIN2(x) (((x) & 0x03) << 4)
417 #define GPIO_PAR_TIN1(x) (((x) & 0x03) << 2)
418 #define GPIO_PAR_TIN0(x) ((x) & 0x03)
419 #define GPIO_PAR_TIN3_UNMASK (0x3F)
420 #define GPIO_PAR_TIN3_TIN3 (0xC0)
421 #define GPIO_PAR_TIN3_TOUT3 (0x80)
422 #define GPIO_PAR_TIN3_IRQ03 (0x40)
423 #define GPIO_PAR_TIN2_UNMASK (0xCF)
424 #define GPIO_PAR_TIN2_TIN2 (0x30)
425 #define GPIO_PAR_TIN2_TOUT2 (0x20)
426 #define GPIO_PAR_TIN2_IRQ02 (0x10)
427 #define GPIO_PAR_TIN1_UNMASK (0xF3)
428 #define GPIO_PAR_TIN1_TIN1 (0x0C)
429 #define GPIO_PAR_TIN1_TOUT1 (0x08)
430 #define GPIO_PAR_TIN1_DACK1 (0x04)
431 #define GPIO_PAR_TIN0_UNMASK (0xFC)
432 #define GPIO_PAR_TIN0_TIN0 (0x03)
433 #define GPIO_PAR_TIN0_TOUT0 (0x02)
434 #define GPIO_PAR_TIN0_CODEC_ALTCLK (0x01)
436 #define GPIO_PAR_UART_U2TXD (0x80)
437 #define GPIO_PAR_UART_U2RXD (0x40)
438 #define GPIO_PAR_UART_U0TXD (0x20)
439 #define GPIO_PAR_UART_U0RXD (0x10)
440 #define GPIO_PAR_UART_RTS0(x) (((x) & 0x03) << 2)
441 #define GPIO_PAR_UART_CTS0(x) ((x) & 0x03)
442 #define GPIO_PAR_UART_RTS0_UNMASK (0xF3)
443 #define GPIO_PAR_UART_RTS0_U0RTS (0x0C)
444 #define GPIO_PAR_UART_RTS0_USBO_VBOC (0x08)
445 #define GPIO_PAR_UART_CTS0_UNMASK (0xFC)
446 #define GPIO_PAR_UART_CTS0_U0CTS (0x03)
447 #define GPIO_PAR_UART_CTS0_USB0_VBEN (0x02)
448 #define GPIO_PAR_UART_CTS0_USB_PULLUP (0x01)
450 #define GPIO_PAR_DEBUG_ALLPST (0x80)
452 #define GPIO_PAR_SDHC_DATA3 (0x20)
453 #define GPIO_PAR_SDHC_DATA2 (0x10)
454 #define GPIO_PAR_SDHC_DATA1 (0x08)
455 #define GPIO_PAR_SDHC_DATA0 (0x04)
456 #define GPIO_PAR_SDHC_CMD (0x02)
457 #define GPIO_PAR_SDHC_CLK (0x01)
459 #define GPIO_PAR_SSIH_RXD(x) (((x) & 0x03) << 6)
460 #define GPIO_PAR_SSIH_TXD(x) (((x) & 0x03) << 4)
461 #define GPIO_PAR_SSIH_FS(x) (((x) & 0x03) << 2)
462 #define GPIO_PAR_SSIH_MCLK(x) ((x) & 0x03)
463 #define GPIO_PAR_SSIH_RXD_UNMASK (0x3F)
464 #define GPIO_PAR_SSIH_RXD_SSIRXD (0xC0)
465 #define GPIO_PAR_SSIH_RXD_U1RXD (0x40)
466 #define GPIO_PAR_SSIH_TXD_UNMASK (0xCF)
467 #define GPIO_PAR_SSIH_TXD_SSIRXD (0x30)
468 #define GPIO_PAR_SSIH_TXD_U1TXD (0x10)
469 #define GPIO_PAR_SSIH_FS_UNMASK (0xF3)
470 #define GPIO_PAR_SSIH_FS_SSIFS (0x0C)
471 #define GPIO_PAR_SSIH_FS_U1RTS (0x04)
472 #define GPIO_PAR_SSIH_MCLK_UNMASK (0xFC)
473 #define GPIO_PAR_SSIH_MCLK_SSIMCLK (0x03)
474 #define GPIO_PAR_SSIH_MCLK_SSICLKIN (0x01)
476 #define GPIO_PAR_SSIL_UNMASK (0x3F)
477 #define GPIO_PAR_SSIL_BCLK (0xC0)
478 #define GPIO_PAR_SSIL_U1CTS (0x40)
480 #define GPIO_MSCR_MSCR1(x) (((x) & 0x07) << 5)
481 #define GPIO_MSCR_MSCR2(x) (((x) & 0x07) << 5)
482 #define GPIO_MSCR_MSCR3(x) (((x) & 0x07) << 5)
483 #define GPIO_MSCR_MSCR4(x) (((x) & 0x07) << 5)
484 #define GPIO_MSCR_MSCRn_UNMASK (0x1F)
485 #define GPIO_MSCR_MSCRn_SDR (0xE0)
486 #define GPIO_MSCR_MSCRn_25VDDR (0x60)
487 #define GPIO_MSCR_MSCRn_18VDDR_FULL (0x20)
488 #define GPIO_MSCR_MSCRn_18VDDR_HALF (0x00)
490 #define GPIO_MSCR_MSCR5(x) (((x) & 0x07) << 2)
491 #define GPIO_MSCR_MSCR5_UNMASK (0xE3)
492 #define GPIO_MSCR_MSCR5_SDR (0x1C)
493 #define GPIO_MSCR_MSCR5_25VDDR (0x0C)
494 #define GPIO_MSCR_MSCR5_18VDDR_FULL (0x04)
495 #define GPIO_MSCR_MSCR5_18VDDR_HALF (0x00)
497 #define GPIO_SRCR_DSPI_UNMASK (0xFC)
498 #define GPIO_SRCR_DSPI(x) ((x) & 0x03)
499 #define GPIO_SRCR_I2C_UNMASK (0xFC)
500 #define GPIO_SRCR_I2C(x) ((x) & 0x03)
501 #define GPIO_SRCR_IRQ_IRQ0_UNMASK (0xF3)
502 #define GPIO_SRCR_IRQ_IRQ0(x) (((x) & 0x03) << 2)
503 #define GPIO_SRCR_IRQ_IRQ1DBG_UNMASK (0xFC)
504 #define GPIO_SRCR_IRQ_IRQ1DBG(x) ((x) & 0x03)
505 #define GPIO_SRCR_SIM_SIMP0_UNMASK (0xF3)
506 #define GPIO_SRCR_SIM_SIMP0(x) (((x) & 0x03) << 2)
507 #define GPIO_SRCR_SIM_SIMP1_UNMASK (0xFC)
508 #define GPIO_SRCR_SIM_SIMP1(x) ((x) & 0x03)
509 #define GPIO_SRCR_TIMER_UNMASK (0xFC)
510 #define GPIO_SRCR_TIMER(x) ((x) & 0x03)
511 #define GPIO_SRCR_UART2_UNMASK (0xF3)
512 #define GPIO_SRCR_UART2(x) (((x) & 0x03) << 2)
513 #define GPIO_SRCR_UART0_UNMASK (0xFC)
514 #define GPIO_SRCR_UART0(x) ((x) & 0x03)
515 #define GPIO_SRCR_SDHC_UNMASK (0xFC)
516 #define GPIO_SRCR_SDHC(x) ((x) & 0x03)
517 #define GPIO_SRCR_SSI_UNMASK (0xFC)
518 #define GPIO_SRCR_SSI(x) ((x) & 0x03)
520 #define SRCR_HIGHEST (0x03)
521 #define SRCR_HIGH (0x02)
522 #define SRCR_LOW (0x01)
523 #define SRCR_LOWEST (0x00)
525 #define GPIO_DSCR_FEC_RMIICLK_UNMASK (0xCF)
526 #define GPIO_DSCR_FEC_RMIICLK(x) (((x) & 0x03) << 4)
527 #define GPIO_DSCR_FEC_RMII0_UNMASK (0xF3)
528 #define GPIO_DSCR_FEC_RMII0(x) (((x) & 0x03) << 2)
529 #define GPIO_DSCR_FEC_RMII1_UNMASK (0xFC)
530 #define GPIO_DSCR_FEC_RMII1(x) ((x) & 0x03)
532 #define DSCR_50PF (0x03)
533 #define DSCR_30PF (0x02)
534 #define DSCR_20PF (0x01)
535 #define DSCR_10PF (0x00)
537 #define GPIO_PCRH_DSPI_PCS0_PULLUP_EN (0x80)
538 #define GPIO_PCRH_SIM_VEN1_PULLUP_EN (0x40)
539 #define GPIO_PCRH_SIM_VEN1_PULLUP (0x20)
540 #define GPIO_PCRH_SIM_DATA1_PULLUP_EN (0x10)
541 #define GPIO_PCRH_SIM_DATA1_PULLUP (0x08)
542 #define GPIO_PCRH_SSI_PULLUP_EN (0x02)
543 #define GPIO_PCRH_SSI_PULLUP (0x01)
545 #define GPIO_PCRL_SDHC_DATA3_PULLUP_EN (0x80)
546 #define GPIO_PCRL_SDHC_DATA3_PULLUP (0x40)
547 #define GPIO_PCRL_SDHC_DATA2_PULLUP_EN (0x20)
548 #define GPIO_PCRL_SDHC_DATA1_PULLUP_EN (0x10)
549 #define GPIO_PCRL_SDHC_DATA0_PULLUP_EN (0x08)
550 #define GPIO_PCRL_SDHC_CMD_PULLUP_EN (0x04)
552 /* *** Phase Locked Loop (PLL) *** */
553 #define PLL_PCR_LOC_IRQ (0x00040000)
554 #define PLL_PCR_LOC_RE (0x00020000)
555 #define PLL_PCR_LOC_EN (0x00010000)
556 #define PLL_PCR_LOL_IRQ (0x00004000)
557 #define PLL_PCR_LOL_RE (0x00002000)
558 #define PLL_PCR_LOL_EN (0x00001000)
559 #define PLL_PCR_REFDIV_UNMASK (0xFFFFF8FF)
560 #define PLL_PCR_REFDIV(x) (((x) & 0x07) << 8)
561 #define PLL_PCR_FBDIV_UNMASK (0xFFFFFFC0)
562 #define PLL_PCR_FBDIV(x) ((x) & 0x3F)
564 #define PLL_PDR_OUTDIV4_UNMASK (0x0FFF)
565 #define PLL_PDR_OUTDIV4(x) (((x) & 0x0000000F) << 12)
566 #define PLL_PDR_OUTDIV3_UNMASK (0xF0FF)
567 #define PLL_PDR_OUTDIV3(x) (((x) & 0x0000000F) << 8)
568 #define PLL_PDR_OUTDIV2_UNMASK (0xFF0F)
569 #define PLL_PDR_OUTDIV2(x) (((x) & 0x0000000F) << 4)
570 #define PLL_PDR_OUTDIV1_UNMASK (0xFFF0)
571 #define PLL_PDR_OUTDIV1(x) ((x) & 0x0000000F)
572 #define PLL_PDR_USB(x) PLL_PDR_OUTDIV4(x)
573 #define PLL_PDR_SDRAM(x) PLL_PDR_OUTDIV3(x)
574 #define PLL_PDR_FB(x) PLL_PDR_OUTDIV2(x)
575 #define PLL_PDR_CPU(x) PLL_PDR_OUTDIV1(x)
577 #define PLL_PSR_LOCF (0x00000200)
578 #define PLL_PSR_LOC (0x00000100)
579 #define PLL_PSR_LOLF (0x00000040)
580 #define PLL_PSR_LOCKS (0x00000020)
581 #define PLL_PSR_LOCK (0x00000010)
582 #define PLL_PSR_MODE(x) ((x) & 0x07)
584 /* *** Real Time Clock *** */
585 #define RTC_OCEN_OSCBYP (0x00000010)
586 #define RTC_OCEN_CLKEN (0x00000008)
589 #define SDRAMC_SDCR_CKE (0x40000000)
590 #define SDRAMC_SDCR_REF (0x10000000)
592 #endif /* m5301x_h */
projects / karo-tx-uboot.git / blob