arch/powerpc/include/asm/cache.h

   1 /*
   2  * include/asm-ppc/cache.h
   3  */
   4 #ifndef __ARCH_PPC_CACHE_H
   5 #define __ARCH_PPC_CACHE_H
   6
   7 #include <asm/processor.h>
   8
   9 /* bytes per L1 cache line */
  10 #if defined(CONFIG_8xx)
  11 #define L1_CACHE_SHIFT  4
  12 #elif defined(CONFIG_PPC64BRIDGE)
  13 #define L1_CACHE_SHIFT  7
  14 #elif defined(CONFIG_E500MC)
  15 #define L1_CACHE_SHIFT  6
  16 #else
  17 #define L1_CACHE_SHIFT  5
  18 #endif
  19
  20 #define L1_CACHE_BYTES          (1 << L1_CACHE_SHIFT)
  21
  22 /*
  23  * Use the L1 data cache line size value for the minimum DMA buffer alignment
  24  * on PowerPC.
  25  */
  26 #define ARCH_DMA_MINALIGN       L1_CACHE_BYTES
  27
  28 /*
  29  * For compatibility reasons support the CONFIG_SYS_CACHELINE_SIZE too
  30  */
  31 #ifndef CONFIG_SYS_CACHELINE_SIZE
  32 #define CONFIG_SYS_CACHELINE_SIZE       L1_CACHE_BYTES
  33 #endif
  34
  35 #define L1_CACHE_ALIGN(x)       (((x)+(L1_CACHE_BYTES-1))&~(L1_CACHE_BYTES-1))
  36 #define L1_CACHE_PAGES          8
  37
  38 #define SMP_CACHE_BYTES L1_CACHE_BYTES
  39
  40 #ifdef MODULE
  41 #define __cacheline_aligned __attribute__((__aligned__(L1_CACHE_BYTES)))
  42 #else
  43 #define __cacheline_aligned                                     \
  44   __attribute__((__aligned__(L1_CACHE_BYTES),                   \
  45                  __section__(".data.cacheline_aligned")))
  46 #endif
  47
  48 #if defined(__KERNEL__) && !defined(__ASSEMBLY__)
  49 extern void flush_dcache_range(unsigned long start, unsigned long stop);
  50 extern void clean_dcache_range(unsigned long start, unsigned long stop);
  51 extern void invalidate_dcache_range(unsigned long start, unsigned long stop);
  52 extern void flush_dcache(void);
  53 extern void invalidate_dcache(void);
  54 extern void invalidate_icache(void);
  55 #ifdef CONFIG_SYS_INIT_RAM_LOCK
  56 extern void unlock_ram_in_cache(void);
  57 #endif /* CONFIG_SYS_INIT_RAM_LOCK */
  58 #endif /* __ASSEMBLY__ */
  59
  60 /* prep registers for L2 */
  61 #define CACHECRBA       0x80000823      /* Cache configuration register address */
  62 #define L2CACHE_MASK    0x03    /* Mask for 2 L2 Cache bits */
  63 #define L2CACHE_512KB   0x00    /* 512KB */
  64 #define L2CACHE_256KB   0x01    /* 256KB */
  65 #define L2CACHE_1MB     0x02    /* 1MB */
  66 #define L2CACHE_NONE    0x03    /* NONE */
  67 #define L2CACHE_PARITY  0x08    /* Mask for L2 Cache Parity Protected bit */
  68
  69 #ifdef CONFIG_8xx
  70 /* Cache control on the MPC8xx is provided through some additional
  71  * special purpose registers.
  72  */
  73 #define IC_CST          560     /* Instruction cache control/status */
  74 #define IC_ADR          561     /* Address needed for some commands */
  75 #define IC_DAT          562     /* Read-only data register */
  76 #define DC_CST          568     /* Data cache control/status */
  77 #define DC_ADR          569     /* Address needed for some commands */
  78 #define DC_DAT          570     /* Read-only data register */
  79
  80 /* Commands.  Only the first few are available to the instruction cache.
  81 */
  82 #define IDC_ENABLE      0x02000000      /* Cache enable */
  83 #define IDC_DISABLE     0x04000000      /* Cache disable */
  84 #define IDC_LDLCK       0x06000000      /* Load and lock */
  85 #define IDC_UNLINE      0x08000000      /* Unlock line */
  86 #define IDC_UNALL       0x0a000000      /* Unlock all */
  87 #define IDC_INVALL      0x0c000000      /* Invalidate all */
  88
  89 #define DC_FLINE        0x0e000000      /* Flush data cache line */
  90 #define DC_SFWT         0x01000000      /* Set forced writethrough mode */
  91 #define DC_CFWT         0x03000000      /* Clear forced writethrough mode */
  92 #define DC_SLES         0x05000000      /* Set little endian swap mode */
  93 #define DC_CLES         0x07000000      /* Clear little endian swap mode */
  94
  95 /* Status.
  96 */
  97 #define IDC_ENABLED     0x80000000      /* Cache is enabled */
  98 #define IDC_CERR1       0x00200000      /* Cache error 1 */
  99 #define IDC_CERR2       0x00100000      /* Cache error 2 */
 100 #define IDC_CERR3       0x00080000      /* Cache error 3 */
 101
 102 #define DC_DFWT         0x40000000      /* Data cache is forced write through */
 103 #define DC_LES          0x20000000      /* Caches are little endian mode */
 104 #endif /* CONFIG_8xx */
 105
 106 #endif