board/atmel/sama5d3xek/sama5d3xek.c

   1 /*
   2  * Copyright (C) 2012 - 2013 Atmel Corporation
   3  * Bo Shen <voice.shen@atmel.com>
   4  *
   5  * SPDX-License-Identifier:     GPL-2.0+
   6  */
   7
   8 #include <common.h>
   9 #include <mmc.h>
  10 #include <asm/io.h>
  11 #include <asm/arch/sama5d3_smc.h>
  12 #include <asm/arch/at91_common.h>
  13 #include <asm/arch/at91_pmc.h>
  14 #include <asm/arch/at91_rstc.h>
  15 #include <asm/arch/gpio.h>
  16 #include <asm/arch/clk.h>
  17 #include <lcd.h>
  18 #include <atmel_lcdc.h>
  19 #include <atmel_mci.h>
  20 #include <micrel.h>
  21 #include <net.h>
  22 #include <netdev.h>
  23 #include <spl.h>
  24 #include <asm/arch/atmel_mpddrc.h>
  25 #include <asm/arch/at91_wdt.h>
  26
  27 #ifdef CONFIG_USB_GADGET_ATMEL_USBA
  28 #include <asm/arch/atmel_usba_udc.h>
  29 #endif
  30
  31 DECLARE_GLOBAL_DATA_PTR;
  32
  33 /* ------------------------------------------------------------------------- */
  34 /*
  35  * Miscelaneous platform dependent initialisations
  36  */
  37
  38 #ifdef CONFIG_NAND_ATMEL
  39 void sama5d3xek_nand_hw_init(void)
  40 {
  41         struct at91_smc *smc = (struct at91_smc *)ATMEL_BASE_SMC;
  42
  43         at91_periph_clk_enable(ATMEL_ID_SMC);
  44
  45         /* Configure SMC CS3 for NAND/SmartMedia */
  46         writel(AT91_SMC_SETUP_NWE(2) | AT91_SMC_SETUP_NCS_WR(1) |
  47                AT91_SMC_SETUP_NRD(2) | AT91_SMC_SETUP_NCS_RD(1),
  48                &smc->cs[3].setup);
  49         writel(AT91_SMC_PULSE_NWE(3) | AT91_SMC_PULSE_NCS_WR(5) |
  50                AT91_SMC_PULSE_NRD(3) | AT91_SMC_PULSE_NCS_RD(5),
  51                &smc->cs[3].pulse);
  52         writel(AT91_SMC_CYCLE_NWE(8) | AT91_SMC_CYCLE_NRD(8),
  53                &smc->cs[3].cycle);
  54         writel(AT91_SMC_TIMINGS_TCLR(3) | AT91_SMC_TIMINGS_TADL(10) |
  55                AT91_SMC_TIMINGS_TAR(3)  | AT91_SMC_TIMINGS_TRR(4)   |
  56                AT91_SMC_TIMINGS_TWB(5)  | AT91_SMC_TIMINGS_RBNSEL(3)|
  57                AT91_SMC_TIMINGS_NFSEL(1), &smc->cs[3].timings);
  58         writel(AT91_SMC_MODE_RM_NRD | AT91_SMC_MODE_WM_NWE |
  59                AT91_SMC_MODE_EXNW_DISABLE |
  60 #ifdef CONFIG_SYS_NAND_DBW_16
  61                AT91_SMC_MODE_DBW_16 |
  62 #else /* CONFIG_SYS_NAND_DBW_8 */
  63                AT91_SMC_MODE_DBW_8 |
  64 #endif
  65                AT91_SMC_MODE_TDF_CYCLE(3),
  66                &smc->cs[3].mode);
  67 }
  68 #endif
  69
  70 #ifdef CONFIG_CMD_USB
  71 static void sama5d3xek_usb_hw_init(void)
  72 {
  73         at91_set_pio_output(AT91_PIO_PORTD, 25, 0);
  74         at91_set_pio_output(AT91_PIO_PORTD, 26, 0);
  75         at91_set_pio_output(AT91_PIO_PORTD, 27, 0);
  76 }
  77 #endif
  78
  79 #ifdef CONFIG_GENERIC_ATMEL_MCI
  80 static void sama5d3xek_mci_hw_init(void)
  81 {
  82         at91_mci_hw_init();
  83
  84         at91_set_pio_output(AT91_PIO_PORTB, 10, 0);     /* MCI0 Power */
  85 }
  86 #endif
  87
  88 #ifdef CONFIG_LCD
  89 vidinfo_t panel_info = {
  90         .vl_col = 800,
  91         .vl_row = 480,
  92         .vl_clk = 24000000,
  93         .vl_sync = ATMEL_LCDC_INVLINE_NORMAL | ATMEL_LCDC_INVFRAME_NORMAL,
  94         .vl_bpix = LCD_BPP,
  95         .vl_tft = 1,
  96         .vl_hsync_len = 128,
  97         .vl_left_margin = 64,
  98         .vl_right_margin = 64,
  99         .vl_vsync_len = 2,
 100         .vl_upper_margin = 22,
 101         .vl_lower_margin = 21,
 102         .mmio = ATMEL_BASE_LCDC,
 103 };
 104
 105 void lcd_enable(void)
 106 {
 107 }
 108
 109 void lcd_disable(void)
 110 {
 111 }
 112
 113 static void sama5d3xek_lcd_hw_init(void)
 114 {
 115         gd->fb_base = CONFIG_SAMA5D3_LCD_BASE;
 116
 117         /* The higher 8 bit of LCD is board related */
 118         at91_set_c_periph(AT91_PIO_PORTC, 14, 0);       /* LCDD16 */
 119         at91_set_c_periph(AT91_PIO_PORTC, 13, 0);       /* LCDD17 */
 120         at91_set_c_periph(AT91_PIO_PORTC, 12, 0);       /* LCDD18 */
 121         at91_set_c_periph(AT91_PIO_PORTC, 11, 0);       /* LCDD19 */
 122         at91_set_c_periph(AT91_PIO_PORTC, 10, 0);       /* LCDD20 */
 123         at91_set_c_periph(AT91_PIO_PORTC, 15, 0);       /* LCDD21 */
 124         at91_set_c_periph(AT91_PIO_PORTE, 27, 0);       /* LCDD22 */
 125         at91_set_c_periph(AT91_PIO_PORTE, 28, 0);       /* LCDD23 */
 126
 127         /* Configure lower 16 bit of LCD and enable clock */
 128         at91_lcd_hw_init();
 129 }
 130
 131 #ifdef CONFIG_LCD_INFO
 132 #include <nand.h>
 133 #include <version.h>
 134
 135 void lcd_show_board_info(void)
 136 {
 137         ulong dram_size, nand_size;
 138         int i;
 139         char temp[32];
 140
 141         lcd_printf("%s\n", U_BOOT_VERSION);
 142         lcd_printf("(C) 2013 ATMEL Corp\n");
 143         lcd_printf("at91@atmel.com\n");
 144         lcd_printf("%s CPU at %s MHz\n", get_cpu_name(),
 145                    strmhz(temp, get_cpu_clk_rate()));
 146
 147         dram_size = 0;
 148         for (i = 0; i < CONFIG_NR_DRAM_BANKS; i++)
 149                 dram_size += gd->bd->bi_dram[i].size;
 150
 151         nand_size = 0;
 152 #ifdef CONFIG_NAND_ATMEL
 153         for (i = 0; i < CONFIG_SYS_MAX_NAND_DEVICE; i++)
 154                 nand_size += nand_info[i].size;
 155 #endif
 156         lcd_printf("%ld MB SDRAM, %ld MB NAND\n",
 157                    dram_size >> 20, nand_size >> 20);
 158 }
 159 #endif /* CONFIG_LCD_INFO */
 160 #endif /* CONFIG_LCD */
 161
 162 int board_early_init_f(void)
 163 {
 164         at91_periph_clk_enable(ATMEL_ID_PIOA);
 165         at91_periph_clk_enable(ATMEL_ID_PIOB);
 166         at91_periph_clk_enable(ATMEL_ID_PIOC);
 167         at91_periph_clk_enable(ATMEL_ID_PIOD);
 168         at91_periph_clk_enable(ATMEL_ID_PIOE);
 169
 170         at91_seriald_hw_init();
 171
 172         return 0;
 173 }
 174
 175 int board_init(void)
 176 {
 177         /* adress of boot parameters */
 178         gd->bd->bi_boot_params = CONFIG_SYS_SDRAM_BASE + 0x100;
 179
 180 #ifdef CONFIG_NAND_ATMEL
 181         sama5d3xek_nand_hw_init();
 182 #endif
 183 #ifdef CONFIG_CMD_USB
 184         sama5d3xek_usb_hw_init();
 185 #endif
 186 #ifdef CONFIG_USB_GADGET_ATMEL_USBA
 187         at91_udp_hw_init();
 188 #endif
 189 #ifdef CONFIG_GENERIC_ATMEL_MCI
 190         sama5d3xek_mci_hw_init();
 191 #endif
 192 #ifdef CONFIG_ATMEL_SPI
 193         at91_spi0_hw_init(1 << 0);
 194 #endif
 195 #ifdef CONFIG_MACB
 196         if (has_emac())
 197                 at91_macb_hw_init();
 198         if (has_gmac())
 199                 at91_gmac_hw_init();
 200 #endif
 201 #ifdef CONFIG_LCD
 202         if (has_lcdc())
 203                 sama5d3xek_lcd_hw_init();
 204 #endif
 205         return 0;
 206 }
 207
 208 int dram_init(void)
 209 {
 210         gd->ram_size = get_ram_size((void *)CONFIG_SYS_SDRAM_BASE,
 211                                     CONFIG_SYS_SDRAM_SIZE);
 212         return 0;
 213 }
 214
 215 int board_phy_config(struct phy_device *phydev)
 216 {
 217         /* rx data delay */
 218         ksz9021_phy_extended_write(phydev,
 219                                    MII_KSZ9021_EXT_RGMII_RX_DATA_SKEW, 0x2222);
 220         /* tx data delay */
 221         ksz9021_phy_extended_write(phydev,
 222                                    MII_KSZ9021_EXT_RGMII_TX_DATA_SKEW, 0x2222);
 223         /* rx/tx clock delay */
 224         ksz9021_phy_extended_write(phydev,
 225                                    MII_KSZ9021_EXT_RGMII_CLOCK_SKEW, 0xf2f4);
 226
 227         return 0;
 228 }
 229
 230 int board_eth_init(bd_t *bis)
 231 {
 232         int rc = 0;
 233
 234 #ifdef CONFIG_MACB
 235         if (has_emac())
 236                 rc = macb_eth_initialize(0, (void *)ATMEL_BASE_EMAC, 0x00);
 237         if (has_gmac())
 238                 rc = macb_eth_initialize(0, (void *)ATMEL_BASE_GMAC, 0x00);
 239 #endif
 240 #ifdef CONFIG_USB_GADGET_ATMEL_USBA
 241         usba_udc_probe(&pdata);
 242 #ifdef CONFIG_USB_ETH_RNDIS
 243         usb_eth_initialize(bis);
 244 #endif
 245 #endif
 246
 247         return rc;
 248 }
 249
 250 #ifdef CONFIG_GENERIC_ATMEL_MCI
 251 int board_mmc_init(bd_t *bis)
 252 {
 253         int rc = 0;
 254
 255         rc = atmel_mci_init((void *)ATMEL_BASE_MCI0);
 256
 257         return rc;
 258 }
 259 #endif
 260
 261 /* SPI chip select control */
 262 #ifdef CONFIG_ATMEL_SPI
 263 #include <spi.h>
 264
 265 int spi_cs_is_valid(unsigned int bus, unsigned int cs)
 266 {
 267         return bus == 0 && cs < 4;
 268 }
 269
 270 void spi_cs_activate(struct spi_slave *slave)
 271 {
 272         switch (slave->cs) {
 273         case 0:
 274                 at91_set_pio_output(AT91_PIO_PORTD, 13, 0);
 275         case 1:
 276                 at91_set_pio_output(AT91_PIO_PORTD, 14, 0);
 277         case 2:
 278                 at91_set_pio_output(AT91_PIO_PORTD, 15, 0);
 279         case 3:
 280                 at91_set_pio_output(AT91_PIO_PORTD, 16, 0);
 281         default:
 282                 break;
 283         }
 284 }
 285
 286 void spi_cs_deactivate(struct spi_slave *slave)
 287 {
 288         switch (slave->cs) {
 289         case 0:
 290                 at91_set_pio_output(AT91_PIO_PORTD, 13, 1);
 291         case 1:
 292                 at91_set_pio_output(AT91_PIO_PORTD, 14, 1);
 293         case 2:
 294                 at91_set_pio_output(AT91_PIO_PORTD, 15, 1);
 295         case 3:
 296                 at91_set_pio_output(AT91_PIO_PORTD, 16, 1);
 297         default:
 298                 break;
 299         }
 300 }
 301 #endif /* CONFIG_ATMEL_SPI */
 302
 303 /* SPL */
 304 #ifdef CONFIG_SPL_BUILD
 305 void spl_board_init(void)
 306 {
 307 #ifdef CONFIG_SYS_USE_MMC
 308         sama5d3xek_mci_hw_init();
 309 #endif
 310 }
 311
 312 static void ddr2_conf(struct atmel_mpddr *ddr2)
 313 {
 314         ddr2->md = (ATMEL_MPDDRC_MD_DBW_32_BITS | ATMEL_MPDDRC_MD_DDR2_SDRAM);
 315
 316         ddr2->cr = (ATMEL_MPDDRC_CR_NC_COL_10 |
 317                     ATMEL_MPDDRC_CR_NR_ROW_14 |
 318                     ATMEL_MPDDRC_CR_CAS_DDR_CAS3 |
 319                     ATMEL_MPDDRC_CR_ENRDM_ON |
 320                     ATMEL_MPDDRC_CR_NB_8BANKS |
 321                     ATMEL_MPDDRC_CR_NDQS_DISABLED |
 322                     ATMEL_MPDDRC_CR_DECOD_INTERLEAVED |
 323                     ATMEL_MPDDRC_CR_UNAL_SUPPORTED);
 324         /*
 325          * As the DDR2-SDRAm device requires a refresh time is 7.8125us
 326          * when DDR run at 133MHz, so it needs (7.8125us * 133MHz / 10^9) clocks
 327          */
 328         ddr2->rtr = 0x411;
 329
 330         ddr2->tpr0 = (6 << ATMEL_MPDDRC_TPR0_TRAS_OFFSET |
 331                       2 << ATMEL_MPDDRC_TPR0_TRCD_OFFSET |
 332                       2 << ATMEL_MPDDRC_TPR0_TWR_OFFSET |
 333                       8 << ATMEL_MPDDRC_TPR0_TRC_OFFSET |
 334                       2 << ATMEL_MPDDRC_TPR0_TRP_OFFSET |
 335                       2 << ATMEL_MPDDRC_TPR0_TRRD_OFFSET |
 336                       2 << ATMEL_MPDDRC_TPR0_TWTR_OFFSET |
 337                       2 << ATMEL_MPDDRC_TPR0_TMRD_OFFSET);
 338
 339         ddr2->tpr1 = (2 << ATMEL_MPDDRC_TPR1_TXP_OFFSET |
 340                       200 << ATMEL_MPDDRC_TPR1_TXSRD_OFFSET |
 341                       28 << ATMEL_MPDDRC_TPR1_TXSNR_OFFSET |
 342                       26 << ATMEL_MPDDRC_TPR1_TRFC_OFFSET);
 343
 344         ddr2->tpr2 = (7 << ATMEL_MPDDRC_TPR2_TFAW_OFFSET |
 345                       2 << ATMEL_MPDDRC_TPR2_TRTP_OFFSET |
 346                       2 << ATMEL_MPDDRC_TPR2_TRPA_OFFSET |
 347                       7 << ATMEL_MPDDRC_TPR2_TXARDS_OFFSET |
 348                       8 << ATMEL_MPDDRC_TPR2_TXARD_OFFSET);
 349 }
 350
 351 void mem_init(void)
 352 {
 353         struct at91_pmc *pmc = (struct at91_pmc *)ATMEL_BASE_PMC;
 354         struct atmel_mpddr ddr2;
 355
 356         ddr2_conf(&ddr2);
 357
 358         /* enable MPDDR clock */
 359         at91_periph_clk_enable(ATMEL_ID_MPDDRC);
 360         writel(0x4, &pmc->scer);
 361
 362         /* DDRAM2 Controller initialize */
 363         ddr2_init(ATMEL_BASE_DDRCS, &ddr2);
 364 }
 365
 366 void at91_pmc_init(void)
 367 {
 368         struct at91_pmc *pmc = (struct at91_pmc *)ATMEL_BASE_PMC;
 369         u32 tmp;
 370
 371         tmp = AT91_PMC_PLLAR_29 |
 372               AT91_PMC_PLLXR_PLLCOUNT(0x3f) |
 373               AT91_PMC_PLLXR_MUL(43) |
 374               AT91_PMC_PLLXR_DIV(1);
 375         at91_plla_init(tmp);
 376
 377         writel(0x3 << 8, &pmc->pllicpr);
 378
 379         tmp = AT91_PMC_MCKR_MDIV_4 |
 380               AT91_PMC_MCKR_CSS_PLLA;
 381         at91_mck_init(tmp);
 382 }
 383 #endif