board/karo/tx53/lowlevel_init.S

   1 #include <config.h>
   2 #include <configs/tx53.h>
   3 #include <asm/arch/imx-regs.h>
   4
   5 #define DEBUG_LED_BIT           20
   6 #define LED_GPIO_BASE           GPIO2_BASE_ADDR
   7 #define LED_MUX_OFFSET          0x174
   8 #define LED_MUX_MODE            0x11
   9
  10 #define SDRAM_CLK               CONFIG_SYS_SDRAM_CLK
  11
  12 #ifdef PHYS_SDRAM_2_SIZE
  13 #define SDRAM_SIZE              (PHYS_SDRAM_1_SIZE + PHYS_SDRAM_2_SIZE)
  14 #else
  15 #define SDRAM_SIZE              PHYS_SDRAM_1_SIZE
  16 #endif
  17
  18 #define REG_ESDCTL0             0x00
  19 #define REG_ESDCFG0             0x04
  20 #define REG_ESDCTL1             0x08
  21 #define REG_ESDCFG1             0x0c
  22 #define REG_ESDMISC             0x10
  23 #define REG_ESDSCR              0x14
  24 #define REG_ESDGPR              0x34
  25
  26 #define REG_CCGR0               0x68
  27 #define REG_CCGR1               0x6c
  28 #define REG_CCGR2               0x70
  29 #define REG_CCGR3               0x74
  30 #define REG_CCGR4               0x78
  31 #define REG_CCGR5               0x7c
  32 #define REG_CCGR6               0x80
  33 #define REG_CCGR7               0x84
  34 #define REG_CMEOR               0x88
  35
  36 #define CPU_2_BE_32(l)                  \
  37         ((((l) << 24) & 0xFF000000) |   \
  38         (((l) << 8) & 0x00FF0000) |     \
  39         (((l) >> 8) & 0x0000FF00) |     \
  40         (((l) >> 24) & 0x000000FF))
  41
  42 #define MXC_DCD_ITEM(addr, val)         \
  43         .word   CPU_2_BE_32(addr), CPU_2_BE_32(val)
  44
  45 #define MXC_DCD_CMD_SZ_BYTE             1
  46 #define MXC_DCD_CMD_SZ_SHORT            2
  47 #define MXC_DCD_CMD_SZ_WORD             4
  48 #define MXC_DCD_CMD_FLAG_WRITE          0x0
  49 #define MXC_DCD_CMD_FLAG_CLR            0x1
  50 #define MXC_DCD_CMD_FLAG_SET            0x3
  51 #define MXC_DCD_CMD_FLAG_CHK_ANY        (1 << 0)
  52 #define MXC_DCD_CMD_FLAG_CHK_SET        (1 << 1)
  53 #define MXC_DCD_CMD_FLAG_CHK_CLR        (0 << 1)
  54
  55 #define MXC_DCD_CMD_WRT(type, flags, next)                                      \
  56         .word   CPU_2_BE_32((0xcc << 24) | (((next) - .) << 8) | ((flags) << 3) | (type))
  57
  58 #define MXC_DCD_CMD_CHK(type, flags, addr, mask)                                \
  59         .word   CPU_2_BE_32((0xcf << 24) | (12 << 8) | ((flags) << 3) | (type)),\
  60                 CPU_2_BE_32(addr), CPU_2_BE_32(mask)
  61
  62 #define MXC_DCD_CMD_CHK_CNT(type, flags, addr, mask, count)                     \
  63         .word   CPU_2_BE_32((0xcf << 24) | (16 << 8) | ((flags) << 3) | (type)),\
  64                 CPU_2_BE_32(addr), CPU_2_BE_32(mask), CPU_2_BE_32(count)
  65
  66 #define MXC_DCD_CMD_NOP()                                                       \
  67         .word   CPU_2_BE_32((0xc0 << 24) | (4 << 8))
  68
  69 #define CK_TO_NS(ck)    (((ck) * 1000 + SDRAM_CLK / 2) / SDRAM_CLK)
  70 #define NS_TO_CK(ns)    (((ns) * SDRAM_CLK + 999) / 1000)
  71
  72         .macro          CK_VAL, name, clks, offs, max
  73         .iflt           \clks - \offs
  74         .set            \name, 0
  75         .else
  76         .ifle           \clks - \offs - \max
  77         .set            \name, \clks - \offs
  78         .else
  79         .error          "Value \clks out of range for parameter \name"
  80         .endif
  81         .endif
  82         .endm
  83
  84         .macro          NS_VAL, name, ns, offs, max
  85         .iflt           \ns - \offs
  86         .set            \name, 0
  87         .else
  88         CK_VAL          \name, NS_TO_CK(\ns), \offs, \max
  89         .endif
  90         .endm
  91
  92         .macro          CK_MAX, name, ck1, ck2, offs, max
  93         .ifgt           \ck1 - \ck2
  94         CK_VAL          \name, \ck1, \offs, \max
  95         .else
  96         CK_VAL          \name, \ck2, \offs, \max
  97         .endif
  98         .endm
  99
 100 #define ESDMISC_DDR_TYPE_DDR3           0
 101 #define ESDMISC_DDR_TYPE_LPDDR2         1
 102 #define ESDMISC_DDR_TYPE_DDR2           2
 103
 104 #define DIV_ROUND_UP(m,d)               (((m) + (d) - 1) / (d))
 105
 106 #define CKIL_FREQ_Hz                    32768
 107 #define ESDOR_CLK_PERIOD_ns             (1000000000 / CKIL_FREQ_Hz / 2) /* base clock for ESDOR values */
 108
 109 /* DDR3 SDRAM */
 110 #if SDRAM_SIZE > RAM_BANK0_SIZE
 111 #define BANK_ADDR_BITS                  2
 112 #else
 113 #define BANK_ADDR_BITS                  1
 114 #endif
 115 #define SDRAM_BURST_LENGTH              8
 116 #define RALAT                           5
 117 #define WALAT                           1
 118 #define ADDR_MIRROR                     0
 119 #define DDR_TYPE                        ESDMISC_DDR_TYPE_DDR3
 120
 121 /* 512/1024MiB SDRAM: NT5CB128M16P-CG */
 122 /* ESDCFG0 0x0c */
 123 NS_VAL  tRFC,   160, 1, 255             /* clks - 1 (0..255) */
 124 CK_MAX  tXS,    tRFC + 1 + NS_TO_CK(10), 5, 1, 255 /* clks - 1 (0..255) tRFC + 10 */
 125 CK_MAX  tXP,    3, NS_TO_CK(6), 1, 7    /* clks - 1 (0..7) */ /* max(6ns, 3*CK) */
 126 CK_MAX  tXPDLL, NS_TO_CK(24), 2, 1, 15  /* clks - 1 (0..15) */
 127 NS_VAL  tFAW,   45, 1, 31               /* clks - 1 (0..31) */
 128 CK_VAL  tCL,    9, 3, 8                 /* clks - 3 (0..8) CAS Latency */
 129
 130 /* ESDCFG1 0x10 */
 131 NS_VAL  tRCD,   14, 1, 7                /* clks - 1 (0..7) */
 132 NS_VAL  tRP,    14, 1, 7                /* clks - 1 (0..7) */
 133 NS_VAL  tRC,    50, 1, 31               /* clks - 1 (0..31) */
 134 NS_VAL  tRAS,   36, 1, 31               /* clks - 1 (0..31) */
 135 CK_VAL  tRPA,   0, 0, 1                 /* clks     (0..1) */
 136 NS_VAL  tWR,    15, 1, 15               /* clks - 1 (0..15) */
 137 CK_VAL  tMRD,   4, 1, 15                /* clks - 1 (0..15) */
 138 CK_VAL  tCWL,   5, 2, 6                 /* clks - 2 (0..6) */
 139
 140 /* ESDCFG2 0x14 */
 141 CK_VAL  tDLLK,  512, 1, 511             /* clks - 1 (0..511) */
 142 CK_MAX  tRTP,   4, NS_TO_CK(8), 1, 7    /* clks - 1 (0..7) */
 143 CK_MAX  tWTR,   4, NS_TO_CK(8), 1, 7    /* clks - 1 (0..7) */
 144 CK_MAX  tRRD,   4, NS_TO_CK(8), 1, 7    /* clks - 1 (0..7) */
 145
 146 /* ESDOR 0x30 */
 147 CK_MAX  tXPR,   NS_TO_CK(CK_TO_NS(tRFC + 1) + 10), 5, 1, 255 /* clks - 1 (0..255) max(tRFC + 10, 5CK) */
 148
 149 /* ESDOTC 0x08 */
 150 NS_VAL  tAOFPD, 9, 1, 7                 /* clks - 1 (0..7) */
 151 NS_VAL  tAONPD, 9, 1, 7                 /* clks - 1 (0..7) */
 152 CK_VAL  tANPD,  tCWL, 1, 15             /* clks - 1 (0..15) */
 153 CK_VAL  tAXPD,  tCWL, 1, 15             /* clks - 1 (0..15) */
 154 CK_VAL  tODTLon tCWL - 1, 1, 7          /* clks - 1 (0..7) */
 155 CK_VAL  tODTLoff tCWL - 1, 1, 31        /* clks - 1 (0..31) */
 156
 157 #define tSDE_RST                        (DIV_ROUND_UP(200000, ESDOR_CLK_PERIOD_ns) + 1)
 158
 159                                         /* Add an extra (or two?) ESDOR_CLK_PERIOD_ns according to
 160                                          * erroneous Erratum Engcm12377
 161                                          */
 162 #define tRST_CKE                        (DIV_ROUND_UP(500000 + 2 * ESDOR_CLK_PERIOD_ns, ESDOR_CLK_PERIOD_ns) + 1)
 163
 164 #define ROW_ADDR_BITS                   14
 165 #define COL_ADDR_BITS                   10
 166
 167         .iflt   tWR - 7
 168         .set    mrs_val, (0x8080 | \
 169                         (3 << 4) /* MRS command */ | \
 170                         ((1 << 8) /* DLL Reset */ | \
 171                         ((tWR + 1 - 4) << 9) | \
 172                         (((tCL + 3) - 4) << 4)) << 16)
 173         .else
 174         .set    mrs_val, (0x8080 | \
 175                         (3 << 4) /* MRS command */ | \
 176                         ((1 << 8) /* DLL Reset */ | \
 177                         (((tWR + 1) / 2) << 9) | \
 178                         (((tCL + 3) - 4) << 4)) << 16)
 179         .endif
 180 #define ESDSCR_MRS_VAL(cs)      (mrs_val | ((cs) << 3))
 181
 182 #define ESDCFG0_VAL     (               \
 183         (tRFC << 24) |                  \
 184         (tXS << 16) |                   \
 185         (tXP << 13) |                   \
 186         (tXPDLL << 9) |                 \
 187         (tFAW << 4) |                   \
 188         (tCL << 0))                     \
 189
 190 #define ESDCFG1_VAL     (               \
 191         (tRCD << 29) |                  \
 192         (tRP << 26) |                   \
 193         (tRC << 21) |                   \
 194         (tRAS << 16) |                  \
 195         (tRPA << 15) |                  \
 196         (tWR << 9) |                    \
 197         (tMRD << 5) |                   \
 198         (tCWL << 0))                    \
 199
 200 #define ESDCFG2_VAL     (               \
 201         (tDLLK << 16) |                 \
 202         (tRTP << 6) |                   \
 203         (tWTR << 3) |                   \
 204         (tRRD << 0))
 205
 206 #define BURST_LEN                       (SDRAM_BURST_LENGTH / 8) /* 0: 4 byte 1: 8 byte */
 207 #define ESDCTL_VAL                      (((ROW_ADDR_BITS - 11) << 24) | \
 208                                         ((COL_ADDR_BITS - 9) << 20) | \
 209                                         (BURST_LEN << 19) | \
 210                                         (1 << 16) | /* SDRAM bus width */ \
 211                                         ((-1) << (32 - BANK_ADDR_BITS)))
 212
 213 #define ESDMISC_VAL                     ((1 << 12) | \
 214                                         (0x3 << 9) | \
 215                                         (RALAT << 6) | \
 216                                         (WALAT << 16) | \
 217                                         (ADDR_MIRROR << 19) | \
 218                                         (DDR_TYPE << 3))
 219
 220 #define ESDOR_VAL               ((tXPR << 16) | (tSDE_RST << 8) | (tRST_CKE << 0))
 221
 222 #define ESDOTC_VAL              ((tAOFPD << 27) |       \
 223                                 (tAONPD << 24) |        \
 224                                 (tANPD << 20) |         \
 225                                 (tAXPD << 16) |         \
 226                                 (tODTLon << 12) |       \
 227                                 (tODTLoff << 4))
 228
 229 fcb_start:
 230         b       _start
 231         .word   0x20424346      /* "FCB " marker */
 232         .word   0x01    /* FCB version number */
 233         .org    0x68
 234         .word   0x0     /* primary image starting page number */
 235         .word   0x0     /* secondary image starting page number */
 236         .word   0x6b
 237         .word   0x6b
 238         .word   0x0     /* DBBT start page (0 == NO DBBT) */
 239         .word   0       /* Bad block marker offset in main area (unused) */
 240         .org    0xac
 241         .word   0       /* BI Swap disabled */
 242         .word   0       /* Bad Block marker offset in spare area */
 243 fcb_end:
 244
 245         .org    0x400
 246 ivt_header:
 247         .word   CPU_2_BE_32((0xd1 << 24) | (32 << 8) | 0x40)
 248 app_start_addr:
 249         .long   _start
 250         .long   0x0
 251 dcd_ptr:
 252         .long   dcd_hdr
 253 boot_data_ptr:
 254         .word   boot_data
 255 self_ptr:
 256         .word   ivt_header
 257 app_code_csf:
 258         .word   0x0
 259         .word   0x0
 260 boot_data:
 261         .long   fcb_start
 262 image_len:
 263         .long   CONFIG_U_BOOT_IMG_SIZE
 264 plugin:
 265         .word   0
 266 ivt_end:
 267 #define DCD_VERSION     0x40
 268
 269 dcd_hdr:
 270         .word   CPU_2_BE_32((0xd2 << 24) | ((dcd_end - .) << 8) | DCD_VERSION)
 271 dcd_start:
 272         MXC_DCD_CMD_WRT(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_WRITE, zq_calib)
 273         /* disable all irrelevant clocks */
 274         MXC_DCD_ITEM(CCM_BASE_ADDR + REG_CCGR0, 0xffcf0fff)
 275         MXC_DCD_ITEM(CCM_BASE_ADDR + REG_CCGR1, 0x000fffc3)
 276         MXC_DCD_ITEM(CCM_BASE_ADDR + REG_CCGR2, 0x033c0000)
 277         MXC_DCD_ITEM(CCM_BASE_ADDR + REG_CCGR3, 0x000000ff)
 278         MXC_DCD_ITEM(CCM_BASE_ADDR + REG_CCGR4, 0x00000000)
 279         MXC_DCD_ITEM(CCM_BASE_ADDR + REG_CCGR5, 0x00fff033)
 280         MXC_DCD_ITEM(CCM_BASE_ADDR + REG_CCGR6, 0x0f00030f)
 281         MXC_DCD_ITEM(CCM_BASE_ADDR + REG_CCGR7, 0xfff00000)
 282         MXC_DCD_ITEM(CCM_BASE_ADDR + REG_CMEOR, 0x00000000)
 283
 284         MXC_DCD_ITEM(IOMUXC_BASE_ADDR + 0x340, 0x11)    /* GPIO_17 => RESET_OUT */
 285
 286         MXC_DCD_ITEM(0x63fd800c, 0x00000000)    /* M4IF: MUX NFC signals on WEIM */
 287 #if SDRAM_CLK > 333
 288         MXC_DCD_ITEM(0x53fd4014, 0x00888944)    /* CBCDR */
 289 #else
 290         MXC_DCD_ITEM(0x53fd4014, 0x00888644)    /* CBCDR */
 291 #endif
 292         MXC_DCD_ITEM(0x53fd4018, 0x00016154)    /* CBCMR */
 293
 294         MXC_DCD_ITEM(0x53fd401c, 0xa6a2a020)    /* CSCMR1 */
 295         MXC_DCD_ITEM(0x53fd4020, 0xb6b12f0a)    /* CSCMR2 */
 296         MXC_DCD_ITEM(0x53fd4024, 0x00080b18)    /* CSCDR1 */
 297
 298 #define DDR_SEL_VAL     2
 299 #define DSE_VAL         5
 300 #define ODT_VAL         2
 301
 302 #define DDR_SEL_SHIFT   25
 303 #define ODT_SHIFT       22
 304 #define DSE_SHIFT       19
 305 #define DDR_INPUT_SHIFT 9
 306 #define HYS_SHIFT       8
 307 #define PKE_SHIFT       7
 308 #define PUE_SHIFT       6
 309 #define PUS_SHIFT       4
 310
 311 #define DDR_SEL_MASK    (DDR_SEL_VAL << DDR_SEL_SHIFT)
 312 #define DSE_MASK        (DSE_VAL << DSE_SHIFT)
 313 #define ODT_MASK        (ODT_VAL << ODT_SHIFT)
 314
 315 #define DQM_VAL         DSE_MASK
 316 #define SDQS_VAL        (ODT_MASK | DSE_MASK | (1 << PUE_SHIFT))
 317 #define SDODT_VAL       (DSE_MASK | (0 << PKE_SHIFT) | (1 << PUE_SHIFT) | (0 << PUS_SHIFT))
 318 #define SDCLK_VAL       DSE_MASK
 319 #define SDCKE_VAL       ((1 << PKE_SHIFT) | (1 << PUE_SHIFT) | (0 << PUS_SHIFT))
 320
 321         MXC_DCD_ITEM(0x53fa8724, DDR_SEL_MASK) /* DDR_TYPE: DDR3 */
 322         MXC_DCD_ITEM(0x53fa86f4, 0 << DDR_INPUT_SHIFT) /* DDRMODE_CTL */
 323         MXC_DCD_ITEM(0x53fa8714, 0 << DDR_INPUT_SHIFT) /* GRP_DDRMODE */
 324         MXC_DCD_ITEM(0x53fa86fc, 1 << PKE_SHIFT) /* GRP_DDRPKE */
 325         MXC_DCD_ITEM(0x53fa8710, 0 << HYS_SHIFT) /* GRP_DDRHYS */
 326         MXC_DCD_ITEM(0x53fa8708, 1 << PUE_SHIFT) /* GRP_DDRPK */
 327
 328         MXC_DCD_ITEM(0x53fa8584, DQM_VAL) /* DQM0 */
 329         MXC_DCD_ITEM(0x53fa8594, DQM_VAL) /* DQM1 */
 330         MXC_DCD_ITEM(0x53fa8560, DQM_VAL) /* DQM2 */
 331         MXC_DCD_ITEM(0x53fa8554, DQM_VAL) /* DQM3 */
 332
 333         MXC_DCD_ITEM(0x53fa857c, SDQS_VAL) /* SDQS0 */
 334         MXC_DCD_ITEM(0x53fa8590, SDQS_VAL) /* SDQS1 */
 335         MXC_DCD_ITEM(0x53fa8568, SDQS_VAL) /* SDQS2 */
 336         MXC_DCD_ITEM(0x53fa8558, SDQS_VAL) /* SDQS3 */
 337
 338         MXC_DCD_ITEM(0x53fa8580, SDODT_VAL) /* SDODT0 */
 339         MXC_DCD_ITEM(0x53fa8578, SDCLK_VAL) /* SDCLK0 */
 340
 341         MXC_DCD_ITEM(0x53fa8564, SDODT_VAL) /* SDODT1 */
 342         MXC_DCD_ITEM(0x53fa8570, SDCLK_VAL) /* SDCLK1 */
 343
 344         MXC_DCD_ITEM(0x53fa858c, SDCKE_VAL) /* SDCKE0 */
 345         MXC_DCD_ITEM(0x53fa855c, SDCKE_VAL) /* SDCKE1 */
 346
 347         MXC_DCD_ITEM(0x53fa8574, DSE_MASK) /* DRAM_CAS */
 348         MXC_DCD_ITEM(0x53fa8588, DSE_MASK) /* DRAM_RAS */
 349
 350         MXC_DCD_ITEM(0x53fa86f0, DSE_MASK) /* GRP_ADDDS */
 351         MXC_DCD_ITEM(0x53fa8720, DSE_MASK) /* GRP_CTLDS */
 352         MXC_DCD_ITEM(0x53fa8718, DSE_MASK) /* GRP_B0DS */
 353         MXC_DCD_ITEM(0x53fa871c, DSE_MASK) /* GRP_B1DS */
 354         MXC_DCD_ITEM(0x53fa8728, DSE_MASK) /* GRP_B2DS */
 355         MXC_DCD_ITEM(0x53fa872c, DSE_MASK) /* GRP_B3DS */
 356
 357         /* calibration defaults */
 358         MXC_DCD_ITEM(0x63fd904c, 0x001f001f)
 359         MXC_DCD_ITEM(0x63fd9050, 0x001f001f)
 360         MXC_DCD_ITEM(0x63fd907c, 0x011e011e)
 361         MXC_DCD_ITEM(0x63fd9080, 0x011f0120)
 362         MXC_DCD_ITEM(0x63fd9088, 0x3a393d3b)
 363         MXC_DCD_ITEM(0x63fd9090, 0x3f3f3f3f)
 364
 365         MXC_DCD_ITEM(0x63fd9018, ESDMISC_VAL)
 366         MXC_DCD_ITEM(0x63fd9000, ESDCTL_VAL)
 367         MXC_DCD_ITEM(0x63fd900c, ESDCFG0_VAL)
 368         MXC_DCD_ITEM(0x63fd9010, ESDCFG1_VAL)
 369         MXC_DCD_ITEM(0x63fd9014, ESDCFG2_VAL)
 370
 371         MXC_DCD_ITEM(0x63fd902c, 0x000026d2)
 372         MXC_DCD_ITEM(0x63fd9030, ESDOR_VAL)
 373         MXC_DCD_ITEM(0x63fd9008, ESDOTC_VAL)
 374         MXC_DCD_ITEM(0x63fd9004, 0x00030012)
 375
 376         /* MR0 - CS0 */
 377         MXC_DCD_ITEM(0x63fd901c, 0x00008032) /* MRS: MR2 */
 378         MXC_DCD_ITEM(0x63fd901c, 0x00008033) /* MRS: MR3 */
 379         MXC_DCD_ITEM(0x63fd901c, 0x00408031) /* MRS: MR1 */
 380         MXC_DCD_ITEM(0x63fd901c, ESDSCR_MRS_VAL(0)) /* MRS: MR0 */
 381         /* MR0 - CS1 */
 382 #if BANK_ADDR_BITS > 1
 383         MXC_DCD_ITEM(0x63fd901c, 0x0000803a) /* MRS: MR2 */
 384         MXC_DCD_ITEM(0x63fd901c, 0x0000803b) /* MRS: MR3 */
 385         MXC_DCD_ITEM(0x63fd901c, 0x00408039) /* MRS: MR1 */
 386         MXC_DCD_ITEM(0x63fd901c, ESDSCR_MRS_VAL(1)) /* MRS: MR0 */
 387 #endif
 388         MXC_DCD_ITEM(0x63fd9020, 0x00005800) /* refresh interval */
 389         MXC_DCD_ITEM(0x63fd9058, 0x00011112)
 390
 391         MXC_DCD_ITEM(0x63fd90d0, 0x00000003) /* select default compare pattern for calibration */
 392
 393         /* ZQ calibration */
 394         MXC_DCD_ITEM(0x63fd901c, 0x04008010) /* precharge all */
 395         MXC_DCD_ITEM(0x63fd901c, 0x00008040) /* MRS: ZQ calibration */
 396         MXC_DCD_ITEM(0x63fd9040, 0x0539002b) /* Force ZQ calibration */
 397 zq_calib:
 398         MXC_DCD_CMD_CHK(MXC_DCD_CMD_SZ_WORD, 0, 0x63fd9040, 0x00010000)
 399         MXC_DCD_CMD_WRT(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_WRITE, wl_calib)
 400
 401         /* Write Leveling */
 402         MXC_DCD_ITEM(0x63fd901c, 0x00048033) /* MRS: select MPR */
 403         MXC_DCD_ITEM(0x63fd901c, 0x00848231) /* MRS: start write leveling */
 404         MXC_DCD_ITEM(0x63fd901c, 0x00000000)
 405         MXC_DCD_ITEM(0x63fd9048, 0x00000001)
 406 wl_calib:
 407         MXC_DCD_CMD_CHK(MXC_DCD_CMD_SZ_WORD, 0, 0x63fd9048, 0x00000001)
 408         MXC_DCD_CMD_WRT(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_WRITE, dqs_calib)
 409         MXC_DCD_ITEM(0x63fd901c, 0x00048031) /* MRS: end write leveling */
 410         MXC_DCD_ITEM(0x63fd901c, 0x00008033) /* MRS: select normal data path */
 411
 412         /* DQS calibration */
 413         MXC_DCD_ITEM(0x63fd901c, 0x04008010) /* precharge all */
 414         MXC_DCD_ITEM(0x63fd901c, 0x00048033) /* MRS: select MPR */
 415         MXC_DCD_ITEM(0x63fd907c, 0x90000000) /* reset RD fifo and start DQS calib. */
 416 dqs_calib:
 417         MXC_DCD_CMD_CHK(MXC_DCD_CMD_SZ_WORD, 0, 0x63fd907c, 0x90000000)
 418         MXC_DCD_CMD_WRT(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_WRITE, wr_dl_calib)
 419         MXC_DCD_ITEM(0x63fd901c, 0x00008033) /* MRS: select normal data path */
 420
 421         /* WR DL calibration */
 422         MXC_DCD_ITEM(0x63fd901c, 0x00000000)
 423         MXC_DCD_ITEM(0x63fd901c, 0x04008010) /* precharge all */
 424         MXC_DCD_ITEM(0x63fd901c, 0x00048033) /* MRS: select MPR */
 425         MXC_DCD_ITEM(0x63fd90a4, 0x00000010)
 426 wr_dl_calib: /* 6c4 */
 427         MXC_DCD_CMD_CHK(MXC_DCD_CMD_SZ_WORD, 0, 0x63fd90a4, 0x00000010)
 428         MXC_DCD_CMD_WRT(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_WRITE, rd_dl_calib)
 429         MXC_DCD_ITEM(0x63fd901c, 0x00008033) /* MRS: select normal data path */
 430
 431         /* RD DL calibration */
 432         MXC_DCD_ITEM(0x63fd901c, 0x04008010) /* precharge all */
 433         MXC_DCD_ITEM(0x63fd901c, 0x00048033) /* MRS: select MPR */
 434         MXC_DCD_ITEM(0x63fd90a0, 0x00000010)
 435 rd_dl_calib: /* 70c */
 436         MXC_DCD_CMD_CHK(MXC_DCD_CMD_SZ_WORD, 0, 0x63fd90a0, 0x00000010)
 437         MXC_DCD_CMD_WRT(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_WRITE, dcd_end)
 438         MXC_DCD_ITEM(0x63fd901c, 0x00008033) /* MRS: select normal data path */
 439
 440         MXC_DCD_ITEM(0x63fd901c, 0x00000000)
 441
 442         MXC_DCD_ITEM(0x53fa8004, 0x00194005)    @ set LDO to 1.3V
 443
 444         /* setup NFC pads */
 445         /* MUX_SEL */
 446         MXC_DCD_ITEM(0x53fa819c, 0x00000000)    @ EIM_DA0
 447         MXC_DCD_ITEM(0x53fa81a0, 0x00000000)    @ EIM_DA1
 448         MXC_DCD_ITEM(0x53fa81a4, 0x00000000)    @ EIM_DA2
 449         MXC_DCD_ITEM(0x53fa81a8, 0x00000000)    @ EIM_DA3
 450         MXC_DCD_ITEM(0x53fa81ac, 0x00000000)    @ EIM_DA4
 451         MXC_DCD_ITEM(0x53fa81b0, 0x00000000)    @ EIM_DA5
 452         MXC_DCD_ITEM(0x53fa81b4, 0x00000000)    @ EIM_DA6
 453         MXC_DCD_ITEM(0x53fa81b8, 0x00000000)    @ EIM_DA7
 454         MXC_DCD_ITEM(0x53fa81dc, 0x00000000)    @ WE_B
 455         MXC_DCD_ITEM(0x53fa81e0, 0x00000000)    @ RE_B
 456         MXC_DCD_ITEM(0x53fa8228, 0x00000000)    @ CLE
 457         MXC_DCD_ITEM(0x53fa822c, 0x00000000)    @ ALE
 458         MXC_DCD_ITEM(0x53fa8230, 0x00000000)    @ WP_B
 459         MXC_DCD_ITEM(0x53fa8234, 0x00000000)    @ RB0
 460         MXC_DCD_ITEM(0x53fa8238, 0x00000000)    @ CS0
 461         /* PAD_CTL */
 462         MXC_DCD_ITEM(0x53fa84ec, 0x000000e4)    @ EIM_DA0
 463         MXC_DCD_ITEM(0x53fa84f0, 0x000000e4)    @ EIM_DA1
 464         MXC_DCD_ITEM(0x53fa84f4, 0x000000e4)    @ EIM_DA2
 465         MXC_DCD_ITEM(0x53fa84f8, 0x000000e4)    @ EIM_DA3
 466         MXC_DCD_ITEM(0x53fa84fc, 0x000000e4)    @ EIM_DA4
 467         MXC_DCD_ITEM(0x53fa8500, 0x000000e4)    @ EIM_DA5
 468         MXC_DCD_ITEM(0x53fa8504, 0x000000e4)    @ EIM_DA6
 469         MXC_DCD_ITEM(0x53fa8508, 0x000000e4)    @ EIM_DA7
 470         MXC_DCD_ITEM(0x53fa852c, 0x00000004)    @ NANDF_WE_B
 471         MXC_DCD_ITEM(0x53fa8530, 0x00000004)    @ NANDF_RE_B
 472         MXC_DCD_ITEM(0x53fa85a0, 0x00000004)    @ NANDF_CLE_B
 473         MXC_DCD_ITEM(0x53fa85a4, 0x00000004)    @ NANDF_ALE_B
 474         MXC_DCD_ITEM(0x53fa85a8, 0x000000e4)    @ NANDF_WE_B
 475         MXC_DCD_ITEM(0x53fa85ac, 0x000000e4)    @ NANDF_RB0
 476         MXC_DCD_ITEM(0x53fa85b0, 0x00000004)    @ NANDF_CS0
 477 dcd_end:
 478         .ifgt   dcd_end - dcd_start - 1768
 479         .error  "DCD too large!"
 480         .endif