board/renesas/sh7752evb/lowlevel_init.S

   1 /*
   2  * Copyright (C) 2012  Renesas Solutions Corp.
   3  *
   4  * SPDX-License-Identifier:     GPL-2.0+
   5  */
   6
   7 #include <config.h>
   8 #include <asm/processor.h>
   9 #include <asm/macro.h>
  10
  11 .macro  or32, addr, data
  12         mov.l \addr, r1
  13         mov.l \data, r0
  14         mov.l @r1, r2
  15         or    r2, r0
  16         mov.l r0, @r1
  17 .endm
  18
  19 .macro  wait_DBCMD
  20         mov.l   DBWAIT_A, r0
  21         mov.l   @r0, r1
  22 .endm
  23
  24         .global lowlevel_init
  25         .section        .spiboot1.text
  26         .align  2
  27
  28 lowlevel_init:
  29         /*------- GPIO -------*/
  30         write16 PDCR_A, PDCR_D          ! SPI0
  31         write16 PGCR_A, PGCR_D          ! SPI0, GETHER MDIO gate(PTG1)
  32         write16 PJCR_A, PJCR_D          ! SCIF4
  33         write16 PTCR_A, PTCR_D          ! STATUS
  34         write16 PSEL1_A, PSEL1_D        ! SPI0
  35         write16 PSEL2_A, PSEL2_D        ! SPI0
  36         write16 PSEL5_A, PSEL5_D        ! STATUS
  37
  38         bra     exit_gpio
  39         nop
  40
  41         .align  2
  42
  43 /*------- GPIO -------*/
  44 PDCR_A:         .long   0xffec0006
  45 PGCR_A:         .long   0xffec000c
  46 PJCR_A:         .long   0xffec0012
  47 PTCR_A:         .long   0xffec0026
  48 PSEL1_A:        .long   0xffec0072
  49 PSEL2_A:        .long   0xffec0074
  50 PSEL5_A:        .long   0xffec007a
  51
  52 PDCR_D:         .long   0x0000
  53 PGCR_D:         .long   0x0004
  54 PJCR_D:         .long   0x0000
  55 PTCR_D:         .long   0x0000
  56 PSEL1_D:        .long   0x0000
  57 PSEL2_D:        .long   0x3000
  58 PSEL5_D:        .long   0x0ffc
  59
  60         .align  2
  61
  62 exit_gpio:
  63         mov     #0, r14
  64         mova    2f, r0
  65         mov.l   PC_MASK, r1
  66         tst     r0, r1
  67         bf      2f
  68
  69         bra     exit_pmb
  70         nop
  71
  72         .align  2
  73
  74 /* If CPU runs on SDRAM (PC=0x5???????) or not. */
  75 PC_MASK:        .long   0x20000000
  76
  77 2:
  78         mov     #1, r14
  79
  80         mov.l   EXPEVT_A, r0
  81         mov.l   @r0, r0
  82         mov.l   EXPEVT_POWER_ON_RESET, r1
  83         cmp/eq  r0, r1
  84         bt      1f
  85
  86         /*
  87          * If EXPEVT value is manual reset or tlb multipul-hit,
  88          * initialization of DDR3IF is not necessary.
  89          */
  90         bra     exit_ddr
  91         nop
  92
  93 1:
  94         /*------- Reset -------*/
  95         write32 MRSTCR0_A, MRSTCR0_D
  96         write32 MRSTCR1_A, MRSTCR1_D
  97
  98         /* For Core Reset */
  99         mov.l   DBACEN_A, r0
 100         mov.l   @r0, r0
 101         cmp/eq  #0, r0
 102         bt      3f
 103
 104         /*
 105          * If DBACEN == 1(DBSC was already enabled), we have to avoid the
 106          * initialization of DDR3-SDRAM.
 107          */
 108         bra     exit_ddr
 109         nop
 110
 111 3:
 112         /*------- DDR3IF -------*/
 113         /* oscillation stabilization time */
 114         wait_timer      WAIT_OSC_TIME
 115
 116         /* step 3 */
 117         write32 DBCMD_A, DBCMD_RSTL_VAL
 118         wait_timer      WAIT_30US
 119
 120         /* step 4 */
 121         write32 DBCMD_A, DBCMD_PDEN_VAL
 122
 123         /* step 5 */
 124         write32 DBKIND_A, DBKIND_D
 125
 126         /* step 6 */
 127         write32 DBCONF_A, DBCONF_D
 128         write32 DBTR0_A, DBTR0_D
 129         write32 DBTR1_A, DBTR1_D
 130         write32 DBTR2_A, DBTR2_D
 131         write32 DBTR3_A, DBTR3_D
 132         write32 DBTR4_A, DBTR4_D
 133         write32 DBTR5_A, DBTR5_D
 134         write32 DBTR6_A, DBTR6_D
 135         write32 DBTR7_A, DBTR7_D
 136         write32 DBTR8_A, DBTR8_D
 137         write32 DBTR9_A, DBTR9_D
 138         write32 DBTR10_A, DBTR10_D
 139         write32 DBTR11_A, DBTR11_D
 140         write32 DBTR12_A, DBTR12_D
 141         write32 DBTR13_A, DBTR13_D
 142         write32 DBTR14_A, DBTR14_D
 143         write32 DBTR15_A, DBTR15_D
 144         write32 DBTR16_A, DBTR16_D
 145         write32 DBTR17_A, DBTR17_D
 146         write32 DBTR18_A, DBTR18_D
 147         write32 DBTR19_A, DBTR19_D
 148         write32 DBRNK0_A, DBRNK0_D
 149
 150         /* step 7 */
 151         write32 DBPDCNT3_A, DBPDCNT3_D
 152
 153         /* step 8 */
 154         write32 DBPDCNT1_A, DBPDCNT1_D
 155         write32 DBPDCNT2_A, DBPDCNT2_D
 156         write32 DBPDLCK_A, DBPDLCK_D
 157         write32 DBPDRGA_A, DBPDRGA_D
 158         write32 DBPDRGD_A, DBPDRGD_D
 159
 160         /* step 9 */
 161         wait_timer      WAIT_30US
 162
 163         /* step 10 */
 164         write32 DBPDCNT0_A, DBPDCNT0_D
 165
 166         /* step 11 */
 167         wait_timer      WAIT_30US
 168         wait_timer      WAIT_30US
 169
 170         /* step 12 */
 171         write32 DBCMD_A, DBCMD_WAIT_VAL
 172         wait_DBCMD
 173
 174         /* step 13 */
 175         write32 DBCMD_A, DBCMD_RSTH_VAL
 176         wait_DBCMD
 177
 178         /* step 14 */
 179         write32 DBCMD_A, DBCMD_WAIT_VAL
 180         write32 DBCMD_A, DBCMD_WAIT_VAL
 181         write32 DBCMD_A, DBCMD_WAIT_VAL
 182         write32 DBCMD_A, DBCMD_WAIT_VAL
 183
 184         /* step 15 */
 185         write32 DBCMD_A, DBCMD_PDXT_VAL
 186
 187         /* step 16 */
 188         write32 DBCMD_A, DBCMD_MRS2_VAL
 189
 190         /* step 17 */
 191         write32 DBCMD_A, DBCMD_MRS3_VAL
 192
 193         /* step 18 */
 194         write32 DBCMD_A, DBCMD_MRS1_VAL
 195
 196         /* step 19 */
 197         write32 DBCMD_A, DBCMD_MRS0_VAL
 198
 199         /* step 20 */
 200         write32 DBCMD_A, DBCMD_ZQCL_VAL
 201
 202         write32 DBCMD_A, DBCMD_REF_VAL
 203         write32 DBCMD_A, DBCMD_REF_VAL
 204         wait_DBCMD
 205
 206         /* step 21 */
 207         write32 DBADJ0_A, DBADJ0_D
 208         write32 DBADJ1_A, DBADJ1_D
 209         write32 DBADJ2_A, DBADJ2_D
 210
 211         /* step 22 */
 212         write32 DBRFCNF0_A, DBRFCNF0_D
 213         write32 DBRFCNF1_A, DBRFCNF1_D
 214         write32 DBRFCNF2_A, DBRFCNF2_D
 215
 216         /* step 23 */
 217         write32 DBCALCNF_A, DBCALCNF_D
 218
 219         /* step 24 */
 220         write32 DBRFEN_A, DBRFEN_D
 221         write32 DBCMD_A, DBCMD_SRXT_VAL
 222
 223         /* step 25 */
 224         write32 DBACEN_A, DBACEN_D
 225
 226         /* step 26 */
 227         wait_DBCMD
 228
 229         bra     exit_ddr
 230         nop
 231
 232         .align 2
 233
 234 EXPEVT_A:               .long   0xff000024
 235 EXPEVT_POWER_ON_RESET:  .long   0x00000000
 236
 237 /*------- Reset -------*/
 238 MRSTCR0_A:      .long   0xffd50030
 239 MRSTCR0_D:      .long   0xfe1ffe7f
 240 MRSTCR1_A:      .long   0xffd50034
 241 MRSTCR1_D:      .long   0xfff3ffff
 242
 243 /*------- DDR3IF -------*/
 244 DBCMD_A:        .long   0xfe800018
 245 DBKIND_A:       .long   0xfe800020
 246 DBCONF_A:       .long   0xfe800024
 247 DBTR0_A:        .long   0xfe800040
 248 DBTR1_A:        .long   0xfe800044
 249 DBTR2_A:        .long   0xfe800048
 250 DBTR3_A:        .long   0xfe800050
 251 DBTR4_A:        .long   0xfe800054
 252 DBTR5_A:        .long   0xfe800058
 253 DBTR6_A:        .long   0xfe80005c
 254 DBTR7_A:        .long   0xfe800060
 255 DBTR8_A:        .long   0xfe800064
 256 DBTR9_A:        .long   0xfe800068
 257 DBTR10_A:       .long   0xfe80006c
 258 DBTR11_A:       .long   0xfe800070
 259 DBTR12_A:       .long   0xfe800074
 260 DBTR13_A:       .long   0xfe800078
 261 DBTR14_A:       .long   0xfe80007c
 262 DBTR15_A:       .long   0xfe800080
 263 DBTR16_A:       .long   0xfe800084
 264 DBTR17_A:       .long   0xfe800088
 265 DBTR18_A:       .long   0xfe80008c
 266 DBTR19_A:       .long   0xfe800090
 267 DBRNK0_A:       .long   0xfe800100
 268 DBPDCNT0_A:     .long   0xfe800200
 269 DBPDCNT1_A:     .long   0xfe800204
 270 DBPDCNT2_A:     .long   0xfe800208
 271 DBPDCNT3_A:     .long   0xfe80020c
 272 DBPDLCK_A:      .long   0xfe800280
 273 DBPDRGA_A:      .long   0xfe800290
 274 DBPDRGD_A:      .long   0xfe8002a0
 275 DBADJ0_A:       .long   0xfe8000c0
 276 DBADJ1_A:       .long   0xfe8000c4
 277 DBADJ2_A:       .long   0xfe8000c8
 278 DBRFCNF0_A:     .long   0xfe8000e0
 279 DBRFCNF1_A:     .long   0xfe8000e4
 280 DBRFCNF2_A:     .long   0xfe8000e8
 281 DBCALCNF_A:     .long   0xfe8000f4
 282 DBRFEN_A:       .long   0xfe800014
 283 DBACEN_A:       .long   0xfe800010
 284 DBWAIT_A:       .long   0xfe80001c
 285
 286 WAIT_OSC_TIME:  .long   6000
 287 WAIT_30US:      .long   13333
 288
 289 DBCMD_RSTL_VAL: .long   0x20000000
 290 DBCMD_PDEN_VAL: .long   0x1000d73c
 291 DBCMD_WAIT_VAL: .long   0x0000d73c
 292 DBCMD_RSTH_VAL: .long   0x2100d73c
 293 DBCMD_PDXT_VAL: .long   0x110000c8
 294 DBCMD_MRS0_VAL: .long   0x28000930
 295 DBCMD_MRS1_VAL: .long   0x29000004
 296 DBCMD_MRS2_VAL: .long   0x2a000008
 297 DBCMD_MRS3_VAL: .long   0x2b000000
 298 DBCMD_ZQCL_VAL: .long   0x03000200
 299 DBCMD_REF_VAL:  .long   0x0c000000
 300 DBCMD_SRXT_VAL: .long   0x19000000
 301 DBKIND_D:       .long   0x00000007
 302 DBCONF_D:       .long   0x0f030a01
 303 DBTR0_D:        .long   0x00000007
 304 DBTR1_D:        .long   0x00000006
 305 DBTR2_D:        .long   0x00000000
 306 DBTR3_D:        .long   0x00000007
 307 DBTR4_D:        .long   0x00070007
 308 DBTR5_D:        .long   0x0000001b
 309 DBTR6_D:        .long   0x00000014
 310 DBTR7_D:        .long   0x00000005
 311 DBTR8_D:        .long   0x00000015
 312 DBTR9_D:        .long   0x00000006
 313 DBTR10_D:       .long   0x00000008
 314 DBTR11_D:       .long   0x00000007
 315 DBTR12_D:       .long   0x0000000e
 316 DBTR13_D:       .long   0x00000056
 317 DBTR14_D:       .long   0x00000006
 318 DBTR15_D:       .long   0x00000004
 319 DBTR16_D:       .long   0x00150002
 320 DBTR17_D:       .long   0x000c0017
 321 DBTR18_D:       .long   0x00000200
 322 DBTR19_D:       .long   0x00000040
 323 DBRNK0_D:       .long   0x00000001
 324 DBPDCNT0_D:     .long   0x00000001
 325 DBPDCNT1_D:     .long   0x00000001
 326 DBPDCNT2_D:     .long   0x00000000
 327 DBPDCNT3_D:     .long   0x00004010
 328 DBPDLCK_D:      .long   0x0000a55a
 329 DBPDRGA_D:      .long   0x00000028
 330 DBPDRGD_D:      .long   0x00017100
 331
 332 DBADJ0_D:       .long   0x00000000
 333 DBADJ1_D:       .long   0x00000000
 334 DBADJ2_D:       .long   0x18061806
 335 DBRFCNF0_D:     .long   0x000001ff
 336 DBRFCNF1_D:     .long   0x08001000
 337 DBRFCNF2_D:     .long   0x00000000
 338 DBCALCNF_D:     .long   0x0000ffff
 339 DBRFEN_D:       .long   0x00000001
 340 DBACEN_D:       .long   0x00000001
 341
 342         .align 2
 343 exit_ddr:
 344 #if defined(CONFIG_SH_32BIT)
 345         /*------- set PMB -------*/
 346         write32 PASCR_A,        PASCR_29BIT_D
 347         write32 MMUCR_A,        MMUCR_D
 348
 349         /*****************************************************************
 350          * ent  virt            phys            v       sz      c       wt
 351          * 0    0xa0000000      0x00000000      1       128M    0       1
 352          * 1    0xa8000000      0x48000000      1       128M    0       1
 353          * 5    0x88000000      0x48000000      1       128M    1       1
 354          */
 355         write32 PMB_ADDR_SPIBOOT_A,     PMB_ADDR_SPIBOOT_D
 356         write32 PMB_DATA_SPIBOOT_A,     PMB_DATA_SPIBOOT_D
 357         write32 PMB_ADDR_DDR_C1_A,      PMB_ADDR_DDR_C1_D
 358         write32 PMB_DATA_DDR_C1_A,      PMB_DATA_DDR_C1_D
 359         write32 PMB_ADDR_DDR_N1_A,      PMB_ADDR_DDR_N1_D
 360         write32 PMB_DATA_DDR_N1_A,      PMB_DATA_DDR_N1_D
 361
 362         write32 PMB_ADDR_ENTRY2,        PMB_ADDR_NOT_USE_D
 363         write32 PMB_ADDR_ENTRY3,        PMB_ADDR_NOT_USE_D
 364         write32 PMB_ADDR_ENTRY4,        PMB_ADDR_NOT_USE_D
 365         write32 PMB_ADDR_ENTRY6,        PMB_ADDR_NOT_USE_D
 366         write32 PMB_ADDR_ENTRY7,        PMB_ADDR_NOT_USE_D
 367         write32 PMB_ADDR_ENTRY8,        PMB_ADDR_NOT_USE_D
 368         write32 PMB_ADDR_ENTRY9,        PMB_ADDR_NOT_USE_D
 369         write32 PMB_ADDR_ENTRY10,       PMB_ADDR_NOT_USE_D
 370         write32 PMB_ADDR_ENTRY11,       PMB_ADDR_NOT_USE_D
 371         write32 PMB_ADDR_ENTRY12,       PMB_ADDR_NOT_USE_D
 372         write32 PMB_ADDR_ENTRY13,       PMB_ADDR_NOT_USE_D
 373         write32 PMB_ADDR_ENTRY14,       PMB_ADDR_NOT_USE_D
 374         write32 PMB_ADDR_ENTRY15,       PMB_ADDR_NOT_USE_D
 375
 376         write32 PASCR_A,        PASCR_INIT
 377         mov.l   DUMMY_ADDR, r0
 378         icbi    @r0
 379 #endif  /* if defined(CONFIG_SH_32BIT) */
 380
 381 exit_pmb:
 382         /* CPU is running on ILRAM? */
 383         mov     r14, r0
 384         tst     #1, r0
 385         bt      1f
 386
 387         mov.l   _stack_ilram, r15
 388         mov.l   _spiboot_main, r0
 389 100:    bsrf    r0
 390         nop
 391
 392         .align  2
 393 _spiboot_main:  .long   (spiboot_main - (100b + 4))
 394 _stack_ilram:   .long   0xe5204000
 395
 396 1:
 397         write32 CCR_A,  CCR_D
 398
 399         rts
 400          nop
 401
 402         .align 2
 403
 404 #if defined(CONFIG_SH_32BIT)
 405 /*------- set PMB -------*/
 406 PMB_ADDR_SPIBOOT_A:     .long   PMB_ADDR_BASE(0)
 407 PMB_ADDR_DDR_N1_A:      .long   PMB_ADDR_BASE(1)
 408 PMB_ADDR_DDR_C1_A:      .long   PMB_ADDR_BASE(5)
 409 PMB_ADDR_ENTRY2:        .long   PMB_ADDR_BASE(2)
 410 PMB_ADDR_ENTRY3:        .long   PMB_ADDR_BASE(3)
 411 PMB_ADDR_ENTRY4:        .long   PMB_ADDR_BASE(4)
 412 PMB_ADDR_ENTRY6:        .long   PMB_ADDR_BASE(6)
 413 PMB_ADDR_ENTRY7:        .long   PMB_ADDR_BASE(7)
 414 PMB_ADDR_ENTRY8:        .long   PMB_ADDR_BASE(8)
 415 PMB_ADDR_ENTRY9:        .long   PMB_ADDR_BASE(9)
 416 PMB_ADDR_ENTRY10:       .long   PMB_ADDR_BASE(10)
 417 PMB_ADDR_ENTRY11:       .long   PMB_ADDR_BASE(11)
 418 PMB_ADDR_ENTRY12:       .long   PMB_ADDR_BASE(12)
 419 PMB_ADDR_ENTRY13:       .long   PMB_ADDR_BASE(13)
 420 PMB_ADDR_ENTRY14:       .long   PMB_ADDR_BASE(14)
 421 PMB_ADDR_ENTRY15:       .long   PMB_ADDR_BASE(15)
 422
 423 PMB_ADDR_SPIBOOT_D:     .long   mk_pmb_addr_val(0xa0)
 424 PMB_ADDR_DDR_C1_D:      .long   mk_pmb_addr_val(0x88)
 425 PMB_ADDR_DDR_N1_D:      .long   mk_pmb_addr_val(0xa8)
 426 PMB_ADDR_NOT_USE_D:     .long   0x00000000
 427
 428 PMB_DATA_SPIBOOT_A:     .long   PMB_DATA_BASE(0)
 429 PMB_DATA_DDR_N1_A:      .long   PMB_DATA_BASE(1)
 430 PMB_DATA_DDR_C1_A:      .long   PMB_DATA_BASE(5)
 431
 432 /*                                              ppn   ub v s1 s0  c  wt */
 433 PMB_DATA_SPIBOOT_D:     .long   mk_pmb_data_val(0x00, 0, 1, 1, 0, 0, 1)
 434 PMB_DATA_DDR_C1_D:      .long   mk_pmb_data_val(0x48, 0, 1, 1, 0, 1, 1)
 435 PMB_DATA_DDR_N1_D:      .long   mk_pmb_data_val(0x48, 1, 1, 1, 0, 0, 1)
 436
 437 PASCR_A:                .long   0xff000070
 438 DUMMY_ADDR:             .long   0xa0000000
 439 PASCR_29BIT_D:          .long   0x00000000
 440 PASCR_INIT:             .long   0x80000080
 441 MMUCR_A:                .long   0xff000010
 442 MMUCR_D:                .long   0x00000004      /* clear ITLB */
 443 #endif  /* CONFIG_SH_32BIT */
 444
 445 CCR_A:          .long   CCR
 446 CCR_D:          .long   CCR_CACHE_INIT