cpu/mpc83xx/start.S

   1 /*
   2  * Copyright (C) 1998  Dan Malek <dmalek@jlc.net>
   3  * Copyright (C) 1999  Magnus Damm <kieraypc01.p.y.kie.era.ericsson.se>
   4  * Copyright (C) 2000, 2001,2002 Wolfgang Denk <wd@denx.de>
   5  * Copyright Freescale Semiconductor, Inc. 2004, 2006, 2008.
   6  *
   7  * See file CREDITS for list of people who contributed to this
   8  * project.
   9  *
  10  * This program is free software; you can redistribute it and/or
  11  * modify it under the terms of the GNU General Public License as
  12  * published by the Free Software Foundation; either version 2 of
  13  * the License, or (at your option) any later version.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  23  * MA 02111-1307 USA
  24  */
  25
  26 /*
  27  *  U-Boot - Startup Code for MPC83xx PowerPC based Embedded Boards
  28  */
  29
  30 #include <config.h>
  31 #include <mpc83xx.h>
  32 #include <timestamp.h>
  33 #include <version.h>
  34
  35 #define CONFIG_83XX     1               /* needed for Linux kernel header files*/
  36 #define _LINUX_CONFIG_H 1       /* avoid reading Linux autoconf.h file */
  37
  38 #include <ppc_asm.tmpl>
  39 #include <ppc_defs.h>
  40
  41 #include <asm/cache.h>
  42 #include <asm/mmu.h>
  43
  44 #ifndef  CONFIG_IDENT_STRING
  45 #define  CONFIG_IDENT_STRING "MPC83XX"
  46 #endif
  47
  48 /* We don't want the  MMU yet.
  49  */
  50 #undef  MSR_KERNEL
  51
  52 /*
  53  * Floating Point enable, Machine Check and Recoverable Interr.
  54  */
  55 #ifdef DEBUG
  56 #define MSR_KERNEL (MSR_FP|MSR_RI)
  57 #else
  58 #define MSR_KERNEL (MSR_FP|MSR_ME|MSR_RI)
  59 #endif
  60
  61 #if !defined(CONFIG_NAND_SPL) && !defined(CONFIG_SYS_RAMBOOT)
  62 #define CONFIG_SYS_FLASHBOOT
  63 #endif
  64
  65 /*
  66  * Set up GOT: Global Offset Table
  67  *
  68  * Use r14 to access the GOT
  69  */
  70         START_GOT
  71         GOT_ENTRY(_GOT2_TABLE_)
  72         GOT_ENTRY(__bss_start)
  73         GOT_ENTRY(_end)
  74
  75 #ifndef CONFIG_NAND_SPL
  76         GOT_ENTRY(_FIXUP_TABLE_)
  77         GOT_ENTRY(_start)
  78         GOT_ENTRY(_start_of_vectors)
  79         GOT_ENTRY(_end_of_vectors)
  80         GOT_ENTRY(transfer_to_handler)
  81 #endif
  82         END_GOT
  83
  84 /*
  85  * The Hard Reset Configuration Word (HRCW) table is in the first 64
  86  * (0x40) bytes of flash.  It has 8 bytes, but each byte is repeated 8
  87  * times so the processor can fetch it out of flash whether the flash
  88  * is 8, 16, 32, or 64 bits wide (hardware trickery).
  89  */
  90         .text
  91 #define _HRCW_TABLE_ENTRY(w)            \
  92         .fill   8,1,(((w)>>24)&0xff);   \
  93         .fill   8,1,(((w)>>16)&0xff);   \
  94         .fill   8,1,(((w)>> 8)&0xff);   \
  95         .fill   8,1,(((w)    )&0xff)
  96
  97         _HRCW_TABLE_ENTRY(CONFIG_SYS_HRCW_LOW)
  98         _HRCW_TABLE_ENTRY(CONFIG_SYS_HRCW_HIGH)
  99
 100 /*
 101  * Magic number and version string - put it after the HRCW since it
 102  * cannot be first in flash like it is in many other processors.
 103  */
 104         .long   0x27051956              /* U-Boot Magic Number */
 105
 106         .globl  version_string
 107 version_string:
 108         .ascii U_BOOT_VERSION
 109         .ascii " (", U_BOOT_DATE, " - ", U_BOOT_TIME, ")"
 110         .ascii " ", CONFIG_IDENT_STRING, "\0"
 111
 112         .align 2
 113
 114         .globl enable_addr_trans
 115 enable_addr_trans:
 116         /* enable address translation */
 117         mfmsr   r5
 118         ori     r5, r5, (MSR_IR | MSR_DR)
 119         mtmsr   r5
 120         isync
 121         blr
 122
 123         .globl disable_addr_trans
 124 disable_addr_trans:
 125         /* disable address translation */
 126         mflr    r4
 127         mfmsr   r3
 128         andi.   r0, r3, (MSR_IR | MSR_DR)
 129         beqlr
 130         andc    r3, r3, r0
 131         mtspr   SRR0, r4
 132         mtspr   SRR1, r3
 133         rfi
 134
 135         .globl get_pvr
 136 get_pvr:
 137         mfspr   r3, PVR
 138         blr
 139
 140         .globl  ppcDWstore
 141 ppcDWstore:
 142         lfd     1, 0(r4)
 143         stfd    1, 0(r3)
 144         blr
 145
 146         .globl  ppcDWload
 147 ppcDWload:
 148         lfd     1, 0(r3)
 149         stfd    1, 0(r4)
 150         blr
 151
 152 #ifndef CONFIG_DEFAULT_IMMR
 153 #error CONFIG_DEFAULT_IMMR must be defined
 154 #endif /* CONFIG_SYS_DEFAULT_IMMR */
 155 #ifndef CONFIG_SYS_IMMR
 156 #define CONFIG_SYS_IMMR CONFIG_DEFAULT_IMMR
 157 #endif /* CONFIG_SYS_IMMR */
 158
 159 /*
 160  * After configuration, a system reset exception is executed using the
 161  * vector at offset 0x100 relative to the base set by MSR[IP]. If
 162  * MSR[IP] is 0, the base address is 0x00000000. If MSR[IP] is 1, the
 163  * base address is 0xfff00000. In the case of a Power On Reset or Hard
 164  * Reset, the value of MSR[IP] is determined by the CIP field in the
 165  * HRCW.
 166  *
 167  * Other bits in the HRCW set up the Base Address and Port Size in BR0.
 168  * This determines the location of the boot ROM (flash or EPROM) in the
 169  * processor's address space at boot time. As long as the HRCW is set up
 170  * so that we eventually end up executing the code below when the
 171  * processor executes the reset exception, the actual values used should
 172  * not matter.
 173  *
 174  * Once we have got here, the address mask in OR0 is cleared so that the
 175  * bottom 32K of the boot ROM is effectively repeated all throughout the
 176  * processor's address space, after which we can jump to the absolute
 177  * address at which the boot ROM was linked at compile time, and proceed
 178  * to initialise the memory controller without worrying if the rug will
 179  * be pulled out from under us, so to speak (it will be fine as long as
 180  * we configure BR0 with the same boot ROM link address).
 181  */
 182         . = EXC_OFF_SYS_RESET
 183
 184         .globl  _start
 185 _start: /* time t 0 */
 186         li      r21, BOOTFLAG_COLD  /* Normal Power-On: Boot from FLASH*/
 187         nop
 188         b       boot_cold
 189
 190         . = EXC_OFF_SYS_RESET + 0x10
 191
 192         .globl  _start_warm
 193 _start_warm:
 194         li      r21, BOOTFLAG_WARM      /* Software reboot      */
 195         b       boot_warm
 196
 197
 198 boot_cold: /* time t 3 */
 199         lis     r4, CONFIG_DEFAULT_IMMR@h
 200         nop
 201 boot_warm: /* time t 5 */
 202         mfmsr   r5                      /* save msr contents    */
 203
 204         /* 83xx manuals prescribe a specific sequence for updating IMMRBAR. */
 205         bl      1f
 206 1:      mflr    r7
 207
 208         lis     r3, CONFIG_SYS_IMMR@h
 209         ori     r3, r3, CONFIG_SYS_IMMR@l
 210
 211         lwz     r6, IMMRBAR(r4)
 212         isync
 213
 214         stw     r3, IMMRBAR(r4)
 215         lwz     r6, 0(r7)               /* Arbitrary external load */
 216         isync
 217
 218         lwz     r6, IMMRBAR(r3)
 219         isync
 220
 221         /* Initialise the E300 processor core           */
 222         /*------------------------------------------*/
 223
 224 #ifdef CONFIG_NAND_SPL
 225         /* The FCM begins execution after only the first page
 226          * is loaded.  Wait for the rest before branching
 227          * to another flash page.
 228          */
 229 1:      lwz     r6, 0x50b0(r3)
 230         andi.   r6, r6, 1
 231         beq     1b
 232 #endif
 233
 234         bl      init_e300_core
 235
 236 #ifdef CONFIG_SYS_FLASHBOOT
 237
 238         /* Inflate flash location so it appears everywhere, calculate */
 239         /* the absolute address in final location of the FLASH, jump  */
 240         /* there and deflate the flash size back to minimal size      */
 241         /*------------------------------------------------------------*/
 242         bl map_flash_by_law1
 243         lis r4, (CONFIG_SYS_MONITOR_BASE)@h
 244         ori r4, r4, (CONFIG_SYS_MONITOR_BASE)@l
 245         addi r5, r4, in_flash - _start + EXC_OFF_SYS_RESET
 246         mtlr r5
 247         blr
 248 in_flash:
 249 #if 1 /* Remapping flash with LAW0. */
 250         bl remap_flash_by_law0
 251 #endif
 252 #endif  /* CONFIG_SYS_FLASHBOOT */
 253
 254         /* setup the bats */
 255         bl      setup_bats
 256         sync
 257
 258         /*
 259          * Cache must be enabled here for stack-in-cache trick.
 260          * This means we need to enable the BATS.
 261          * This means:
 262          *   1) for the EVB, original gt regs need to be mapped
 263          *   2) need to have an IBAT for the 0xf region,
 264          *      we are running there!
 265          * Cache should be turned on after BATs, since by default
 266          * everything is write-through.
 267          * The init-mem BAT can be reused after reloc. The old
 268          * gt-regs BAT can be reused after board_init_f calls
 269          * board_early_init_f (EVB only).
 270          */
 271         /* enable address translation */
 272         bl      enable_addr_trans
 273         sync
 274
 275         /* enable the data cache */
 276         bl      dcache_enable
 277         sync
 278 #ifdef CONFIG_SYS_INIT_RAM_LOCK
 279         bl      lock_ram_in_cache
 280         sync
 281 #endif
 282
 283         /* set up the stack pointer in our newly created
 284          * cache-ram (r1) */
 285         lis     r1, (CONFIG_SYS_INIT_RAM_ADDR + CONFIG_SYS_GBL_DATA_OFFSET)@h
 286         ori     r1, r1, (CONFIG_SYS_INIT_RAM_ADDR + CONFIG_SYS_GBL_DATA_OFFSET)@l
 287
 288         li      r0, 0           /* Make room for stack frame header and */
 289         stwu    r0, -4(r1)      /* clear final stack frame so that      */
 290         stwu    r0, -4(r1)      /* stack backtraces terminate cleanly   */
 291
 292
 293         /* let the C-code set up the rest                           */
 294         /*                                                          */
 295         /* Be careful to keep code relocatable & stack humble   */
 296         /*------------------------------------------------------*/
 297
 298         GET_GOT                 /* initialize GOT access        */
 299
 300         /* r3: IMMR */
 301         lis     r3, CONFIG_SYS_IMMR@h
 302         /* run low-level CPU init code (in Flash)*/
 303         bl      cpu_init_f
 304
 305         /* r3: BOOTFLAG */
 306         mr      r3, r21
 307         /* run 1st part of board init code (in Flash)*/
 308         bl      board_init_f
 309
 310 #ifndef CONFIG_NAND_SPL
 311 /*
 312  * Vector Table
 313  */
 314
 315         .globl  _start_of_vectors
 316 _start_of_vectors:
 317
 318 /* Machine check */
 319         STD_EXCEPTION(0x200, MachineCheck, MachineCheckException)
 320
 321 /* Data Storage exception. */
 322         STD_EXCEPTION(0x300, DataStorage, UnknownException)
 323
 324 /* Instruction Storage exception. */
 325         STD_EXCEPTION(0x400, InstStorage, UnknownException)
 326
 327 /* External Interrupt exception. */
 328 #ifndef FIXME
 329         STD_EXCEPTION(0x500, ExtInterrupt, external_interrupt)
 330 #endif
 331
 332 /* Alignment exception. */
 333         . = 0x600
 334 Alignment:
 335         EXCEPTION_PROLOG(SRR0, SRR1)
 336         mfspr   r4,DAR
 337         stw     r4,_DAR(r21)
 338         mfspr   r5,DSISR
 339         stw     r5,_DSISR(r21)
 340         addi    r3,r1,STACK_FRAME_OVERHEAD
 341         li      r20,MSR_KERNEL
 342         rlwimi  r20,r23,0,16,16         /* copy EE bit from saved MSR */
 343         rlwimi  r20,r23,0,25,25         /* copy IP bit from saved MSR */
 344         lwz     r6,GOT(transfer_to_handler)
 345         mtlr    r6
 346         blrl
 347 .L_Alignment:
 348         .long   AlignmentException - _start + EXC_OFF_SYS_RESET
 349         .long   int_return - _start + EXC_OFF_SYS_RESET
 350
 351 /* Program check exception */
 352         . = 0x700
 353 ProgramCheck:
 354         EXCEPTION_PROLOG(SRR0, SRR1)
 355         addi    r3,r1,STACK_FRAME_OVERHEAD
 356         li      r20,MSR_KERNEL
 357         rlwimi  r20,r23,0,16,16         /* copy EE bit from saved MSR */
 358         rlwimi  r20,r23,0,25,25         /* copy IP bit from saved MSR */
 359         lwz     r6,GOT(transfer_to_handler)
 360         mtlr    r6
 361         blrl
 362 .L_ProgramCheck:
 363         .long   ProgramCheckException - _start + EXC_OFF_SYS_RESET
 364         .long   int_return - _start + EXC_OFF_SYS_RESET
 365
 366         STD_EXCEPTION(0x800, FPUnavailable, UnknownException)
 367
 368         /* I guess we could implement decrementer, and may have
 369          * to someday for timekeeping.
 370          */
 371         STD_EXCEPTION(0x900, Decrementer, timer_interrupt)
 372
 373         STD_EXCEPTION(0xa00, Trap_0a, UnknownException)
 374         STD_EXCEPTION(0xb00, Trap_0b, UnknownException)
 375         STD_EXCEPTION(0xc00, SystemCall, UnknownException)
 376         STD_EXCEPTION(0xd00, SingleStep, UnknownException)
 377
 378         STD_EXCEPTION(0xe00, Trap_0e, UnknownException)
 379         STD_EXCEPTION(0xf00, Trap_0f, UnknownException)
 380
 381         STD_EXCEPTION(0x1000, InstructionTLBMiss, UnknownException)
 382         STD_EXCEPTION(0x1100, DataLoadTLBMiss, UnknownException)
 383         STD_EXCEPTION(0x1200, DataStoreTLBMiss, UnknownException)
 384 #ifdef DEBUG
 385         . = 0x1300
 386         /*
 387          * This exception occurs when the program counter matches the
 388          * Instruction Address Breakpoint Register (IABR).
 389          *
 390          * I want the cpu to halt if this occurs so I can hunt around
 391          * with the debugger and look at things.
 392          *
 393          * When DEBUG is defined, both machine check enable (in the MSR)
 394          * and checkstop reset enable (in the reset mode register) are
 395          * turned off and so a checkstop condition will result in the cpu
 396          * halting.
 397          *
 398          * I force the cpu into a checkstop condition by putting an illegal
 399          * instruction here (at least this is the theory).
 400          *
 401          * well - that didnt work, so just do an infinite loop!
 402          */
 403 1:      b       1b
 404 #else
 405         STD_EXCEPTION(0x1300, InstructionBreakpoint, DebugException)
 406 #endif
 407         STD_EXCEPTION(0x1400, SMI, UnknownException)
 408
 409         STD_EXCEPTION(0x1500, Trap_15, UnknownException)
 410         STD_EXCEPTION(0x1600, Trap_16, UnknownException)
 411         STD_EXCEPTION(0x1700, Trap_17, UnknownException)
 412         STD_EXCEPTION(0x1800, Trap_18, UnknownException)
 413         STD_EXCEPTION(0x1900, Trap_19, UnknownException)
 414         STD_EXCEPTION(0x1a00, Trap_1a, UnknownException)
 415         STD_EXCEPTION(0x1b00, Trap_1b, UnknownException)
 416         STD_EXCEPTION(0x1c00, Trap_1c, UnknownException)
 417         STD_EXCEPTION(0x1d00, Trap_1d, UnknownException)
 418         STD_EXCEPTION(0x1e00, Trap_1e, UnknownException)
 419         STD_EXCEPTION(0x1f00, Trap_1f, UnknownException)
 420         STD_EXCEPTION(0x2000, Trap_20, UnknownException)
 421         STD_EXCEPTION(0x2100, Trap_21, UnknownException)
 422         STD_EXCEPTION(0x2200, Trap_22, UnknownException)
 423         STD_EXCEPTION(0x2300, Trap_23, UnknownException)
 424         STD_EXCEPTION(0x2400, Trap_24, UnknownException)
 425         STD_EXCEPTION(0x2500, Trap_25, UnknownException)
 426         STD_EXCEPTION(0x2600, Trap_26, UnknownException)
 427         STD_EXCEPTION(0x2700, Trap_27, UnknownException)
 428         STD_EXCEPTION(0x2800, Trap_28, UnknownException)
 429         STD_EXCEPTION(0x2900, Trap_29, UnknownException)
 430         STD_EXCEPTION(0x2a00, Trap_2a, UnknownException)
 431         STD_EXCEPTION(0x2b00, Trap_2b, UnknownException)
 432         STD_EXCEPTION(0x2c00, Trap_2c, UnknownException)
 433         STD_EXCEPTION(0x2d00, Trap_2d, UnknownException)
 434         STD_EXCEPTION(0x2e00, Trap_2e, UnknownException)
 435         STD_EXCEPTION(0x2f00, Trap_2f, UnknownException)
 436
 437
 438         .globl  _end_of_vectors
 439 _end_of_vectors:
 440
 441         . = 0x3000
 442
 443 /*
 444  * This code finishes saving the registers to the exception frame
 445  * and jumps to the appropriate handler for the exception.
 446  * Register r21 is pointer into trap frame, r1 has new stack pointer.
 447  */
 448         .globl  transfer_to_handler
 449 transfer_to_handler:
 450         stw     r22,_NIP(r21)
 451         lis     r22,MSR_POW@h
 452         andc    r23,r23,r22
 453         stw     r23,_MSR(r21)
 454         SAVE_GPR(7, r21)
 455         SAVE_4GPRS(8, r21)
 456         SAVE_8GPRS(12, r21)
 457         SAVE_8GPRS(24, r21)
 458         mflr    r23
 459         andi.   r24,r23,0x3f00          /* get vector offset */
 460         stw     r24,TRAP(r21)
 461         li      r22,0
 462         stw     r22,RESULT(r21)
 463         lwz     r24,0(r23)              /* virtual address of handler */
 464         lwz     r23,4(r23)              /* where to go when done */
 465         mtspr   SRR0,r24
 466         mtspr   SRR1,r20
 467         mtlr    r23
 468         SYNC
 469         rfi                             /* jump to handler, enable MMU */
 470
 471 int_return:
 472         mfmsr   r28             /* Disable interrupts */
 473         li      r4,0
 474         ori     r4,r4,MSR_EE
 475         andc    r28,r28,r4
 476         SYNC                    /* Some chip revs need this... */
 477         mtmsr   r28
 478         SYNC
 479         lwz     r2,_CTR(r1)
 480         lwz     r0,_LINK(r1)
 481         mtctr   r2
 482         mtlr    r0
 483         lwz     r2,_XER(r1)
 484         lwz     r0,_CCR(r1)
 485         mtspr   XER,r2
 486         mtcrf   0xFF,r0
 487         REST_10GPRS(3, r1)
 488         REST_10GPRS(13, r1)
 489         REST_8GPRS(23, r1)
 490         REST_GPR(31, r1)
 491         lwz     r2,_NIP(r1)     /* Restore environment */
 492         lwz     r0,_MSR(r1)
 493         mtspr   SRR0,r2
 494         mtspr   SRR1,r0
 495         lwz     r0,GPR0(r1)
 496         lwz     r2,GPR2(r1)
 497         lwz     r1,GPR1(r1)
 498         SYNC
 499         rfi
 500 #endif /* !CONFIG_NAND_SPL */
 501
 502 /*
 503  * This code initialises the E300 processor core
 504  * (conforms to PowerPC 603e spec)
 505  * Note: expects original MSR contents to be in r5.
 506  */
 507         .globl  init_e300_core
 508 init_e300_core: /* time t 10 */
 509         /* Initialize machine status; enable machine check interrupt */
 510         /*-----------------------------------------------------------*/
 511
 512         li      r3, MSR_KERNEL                  /* Set ME and RI flags */
 513         rlwimi  r3, r5, 0, 25, 25       /* preserve IP bit set by HRCW */
 514 #ifdef DEBUG
 515         rlwimi  r3, r5, 0, 21, 22   /* debugger might set SE & BE bits */
 516 #endif
 517         SYNC                                            /* Some chip revs need this... */
 518         mtmsr   r3
 519         SYNC
 520         mtspr   SRR1, r3                        /* Make SRR1 match MSR */
 521
 522
 523         lis     r3, CONFIG_SYS_IMMR@h
 524 #if defined(CONFIG_WATCHDOG)
 525         /* Initialise the Wathcdog values and reset it (if req) */
 526         /*------------------------------------------------------*/
 527         lis r4, CONFIG_SYS_WATCHDOG_VALUE
 528         ori r4, r4, (SWCRR_SWEN | SWCRR_SWRI | SWCRR_SWPR)
 529         stw r4, SWCRR(r3)
 530
 531         /* and reset it */
 532
 533         li      r4, 0x556C
 534         sth     r4, SWSRR@l(r3)
 535         li      r4, -0x55C7
 536         sth     r4, SWSRR@l(r3)
 537 #else
 538         /* Disable Wathcdog  */
 539         /*-------------------*/
 540         lwz r4, SWCRR(r3)
 541         /* Check to see if its enabled for disabling
 542            once disabled by SW you can't re-enable */
 543         andi. r4, r4, 0x4
 544         beq 1f
 545         xor r4, r4, r4
 546         stw r4, SWCRR(r3)
 547 1:
 548 #endif /* CONFIG_WATCHDOG */
 549
 550 #if defined(CONFIG_MASK_AER_AO)
 551         /* Write the Arbiter Event Enable to mask Address Only traps. */
 552         /* This prevents the dcbz instruction from being trapped when */
 553         /* HID0_ABE Address Broadcast Enable is set and the MEMORY    */
 554         /* COHERENCY bit is set in the WIMG bits, which is often      */
 555         /* needed for PCI operation.                                  */
 556         lwz     r4, 0x0808(r3)
 557         rlwinm  r0, r4, 0, ~AER_AO
 558         stw     r0, 0x0808(r3)
 559 #endif /* CONFIG_MASK_AER_AO */
 560
 561         /* Initialize the Hardware Implementation-dependent Registers */
 562         /* HID0 also contains cache control                     */
 563         /* - force invalidation of data and instruction caches  */
 564         /*------------------------------------------------------*/
 565
 566         lis     r3, CONFIG_SYS_HID0_INIT@h
 567         ori     r3, r3, (CONFIG_SYS_HID0_INIT | HID0_ICFI | HID0_DCFI)@l
 568         SYNC
 569         mtspr   HID0, r3
 570
 571         lis     r3, CONFIG_SYS_HID0_FINAL@h
 572         ori     r3, r3, (CONFIG_SYS_HID0_FINAL & ~(HID0_ICFI | HID0_DCFI))@l
 573         SYNC
 574         mtspr   HID0, r3
 575
 576         lis     r3, CONFIG_SYS_HID2@h
 577         ori     r3, r3, CONFIG_SYS_HID2@l
 578         SYNC
 579         mtspr   HID2, r3
 580
 581         /* Done!                                                */
 582         /*------------------------------*/
 583         blr
 584
 585         /* setup_bats - set them up to some initial state */
 586         .globl  setup_bats
 587 setup_bats:
 588         addis   r0, r0, 0x0000
 589
 590         /* IBAT 0 */
 591         addis   r4, r0, CONFIG_SYS_IBAT0L@h
 592         ori     r4, r4, CONFIG_SYS_IBAT0L@l
 593         addis   r3, r0, CONFIG_SYS_IBAT0U@h
 594         ori     r3, r3, CONFIG_SYS_IBAT0U@l
 595         mtspr   IBAT0L, r4
 596         mtspr   IBAT0U, r3
 597
 598         /* DBAT 0 */
 599         addis   r4, r0, CONFIG_SYS_DBAT0L@h
 600         ori     r4, r4, CONFIG_SYS_DBAT0L@l
 601         addis   r3, r0, CONFIG_SYS_DBAT0U@h
 602         ori     r3, r3, CONFIG_SYS_DBAT0U@l
 603         mtspr   DBAT0L, r4
 604         mtspr   DBAT0U, r3
 605
 606         /* IBAT 1 */
 607         addis   r4, r0, CONFIG_SYS_IBAT1L@h
 608         ori     r4, r4, CONFIG_SYS_IBAT1L@l
 609         addis   r3, r0, CONFIG_SYS_IBAT1U@h
 610         ori     r3, r3, CONFIG_SYS_IBAT1U@l
 611         mtspr   IBAT1L, r4
 612         mtspr   IBAT1U, r3
 613
 614         /* DBAT 1 */
 615         addis   r4, r0, CONFIG_SYS_DBAT1L@h
 616         ori     r4, r4, CONFIG_SYS_DBAT1L@l
 617         addis   r3, r0, CONFIG_SYS_DBAT1U@h
 618         ori     r3, r3, CONFIG_SYS_DBAT1U@l
 619         mtspr   DBAT1L, r4
 620         mtspr   DBAT1U, r3
 621
 622         /* IBAT 2 */
 623         addis   r4, r0, CONFIG_SYS_IBAT2L@h
 624         ori     r4, r4, CONFIG_SYS_IBAT2L@l
 625         addis   r3, r0, CONFIG_SYS_IBAT2U@h
 626         ori     r3, r3, CONFIG_SYS_IBAT2U@l
 627         mtspr   IBAT2L, r4
 628         mtspr   IBAT2U, r3
 629
 630         /* DBAT 2 */
 631         addis   r4, r0, CONFIG_SYS_DBAT2L@h
 632         ori     r4, r4, CONFIG_SYS_DBAT2L@l
 633         addis   r3, r0, CONFIG_SYS_DBAT2U@h
 634         ori     r3, r3, CONFIG_SYS_DBAT2U@l
 635         mtspr   DBAT2L, r4
 636         mtspr   DBAT2U, r3
 637
 638         /* IBAT 3 */
 639         addis   r4, r0, CONFIG_SYS_IBAT3L@h
 640         ori     r4, r4, CONFIG_SYS_IBAT3L@l
 641         addis   r3, r0, CONFIG_SYS_IBAT3U@h
 642         ori     r3, r3, CONFIG_SYS_IBAT3U@l
 643         mtspr   IBAT3L, r4
 644         mtspr   IBAT3U, r3
 645
 646         /* DBAT 3 */
 647         addis   r4, r0, CONFIG_SYS_DBAT3L@h
 648         ori     r4, r4, CONFIG_SYS_DBAT3L@l
 649         addis   r3, r0, CONFIG_SYS_DBAT3U@h
 650         ori     r3, r3, CONFIG_SYS_DBAT3U@l
 651         mtspr   DBAT3L, r4
 652         mtspr   DBAT3U, r3
 653
 654 #ifdef CONFIG_HIGH_BATS
 655         /* IBAT 4 */
 656         addis   r4, r0, CONFIG_SYS_IBAT4L@h
 657         ori     r4, r4, CONFIG_SYS_IBAT4L@l
 658         addis   r3, r0, CONFIG_SYS_IBAT4U@h
 659         ori     r3, r3, CONFIG_SYS_IBAT4U@l
 660         mtspr   IBAT4L, r4
 661         mtspr   IBAT4U, r3
 662
 663         /* DBAT 4 */
 664         addis   r4, r0, CONFIG_SYS_DBAT4L@h
 665         ori     r4, r4, CONFIG_SYS_DBAT4L@l
 666         addis   r3, r0, CONFIG_SYS_DBAT4U@h
 667         ori     r3, r3, CONFIG_SYS_DBAT4U@l
 668         mtspr   DBAT4L, r4
 669         mtspr   DBAT4U, r3
 670
 671         /* IBAT 5 */
 672         addis   r4, r0, CONFIG_SYS_IBAT5L@h
 673         ori     r4, r4, CONFIG_SYS_IBAT5L@l
 674         addis   r3, r0, CONFIG_SYS_IBAT5U@h
 675         ori     r3, r3, CONFIG_SYS_IBAT5U@l
 676         mtspr   IBAT5L, r4
 677         mtspr   IBAT5U, r3
 678
 679         /* DBAT 5 */
 680         addis   r4, r0, CONFIG_SYS_DBAT5L@h
 681         ori     r4, r4, CONFIG_SYS_DBAT5L@l
 682         addis   r3, r0, CONFIG_SYS_DBAT5U@h
 683         ori     r3, r3, CONFIG_SYS_DBAT5U@l
 684         mtspr   DBAT5L, r4
 685         mtspr   DBAT5U, r3
 686
 687         /* IBAT 6 */
 688         addis   r4, r0, CONFIG_SYS_IBAT6L@h
 689         ori     r4, r4, CONFIG_SYS_IBAT6L@l
 690         addis   r3, r0, CONFIG_SYS_IBAT6U@h
 691         ori     r3, r3, CONFIG_SYS_IBAT6U@l
 692         mtspr   IBAT6L, r4
 693         mtspr   IBAT6U, r3
 694
 695         /* DBAT 6 */
 696         addis   r4, r0, CONFIG_SYS_DBAT6L@h
 697         ori     r4, r4, CONFIG_SYS_DBAT6L@l
 698         addis   r3, r0, CONFIG_SYS_DBAT6U@h
 699         ori     r3, r3, CONFIG_SYS_DBAT6U@l
 700         mtspr   DBAT6L, r4
 701         mtspr   DBAT6U, r3
 702
 703         /* IBAT 7 */
 704         addis   r4, r0, CONFIG_SYS_IBAT7L@h
 705         ori     r4, r4, CONFIG_SYS_IBAT7L@l
 706         addis   r3, r0, CONFIG_SYS_IBAT7U@h
 707         ori     r3, r3, CONFIG_SYS_IBAT7U@l
 708         mtspr   IBAT7L, r4
 709         mtspr   IBAT7U, r3
 710
 711         /* DBAT 7 */
 712         addis   r4, r0, CONFIG_SYS_DBAT7L@h
 713         ori     r4, r4, CONFIG_SYS_DBAT7L@l
 714         addis   r3, r0, CONFIG_SYS_DBAT7U@h
 715         ori     r3, r3, CONFIG_SYS_DBAT7U@l
 716         mtspr   DBAT7L, r4
 717         mtspr   DBAT7U, r3
 718 #endif
 719
 720         isync
 721
 722         /* invalidate all tlb's
 723          *
 724          * From the 603e User Manual: "The 603e provides the ability to
 725          * invalidate a TLB entry. The TLB Invalidate Entry (tlbie)
 726          * instruction invalidates the TLB entry indexed by the EA, and
 727          * operates on both the instruction and data TLBs simultaneously
 728          * invalidating four TLB entries (both sets in each TLB). The
 729          * index corresponds to bits 15-19 of the EA. To invalidate all
 730          * entries within both TLBs, 32 tlbie instructions should be
 731          * issued, incrementing this field by one each time."
 732          *
 733          * "Note that the tlbia instruction is not implemented on the
 734          * 603e."
 735          *
 736          * bits 15-19 correspond to addresses 0x00000000 to 0x0001F000
 737          * incrementing by 0x1000 each time. The code below is sort of
 738          * based on code in "flush_tlbs" from arch/ppc/kernel/head.S
 739          *
 740          */
 741         lis     r3, 0
 742         lis     r5, 2
 743
 744 1:
 745         tlbie   r3
 746         addi    r3, r3, 0x1000
 747         cmp     0, 0, r3, r5
 748         blt     1b
 749
 750         blr
 751
 752 /* Cache functions.
 753  *
 754  * Note: requires that all cache bits in
 755  * HID0 are in the low half word.
 756  */
 757         .globl  icache_enable
 758 icache_enable:
 759         mfspr   r3, HID0
 760         ori     r3, r3, HID0_ICE
 761         li      r4, HID0_ICFI|HID0_ILOCK
 762         andc    r3, r3, r4
 763         ori     r4, r3, HID0_ICFI
 764         isync
 765         mtspr   HID0, r4    /* sets enable and invalidate, clears lock */
 766         isync
 767         mtspr   HID0, r3        /* clears invalidate */
 768         blr
 769
 770         .globl  icache_disable
 771 icache_disable:
 772         mfspr   r3, HID0
 773         lis     r4, 0
 774         ori     r4, r4, HID0_ICE|HID0_ICFI|HID0_ILOCK
 775         andc    r3, r3, r4
 776         isync
 777         mtspr   HID0, r3        /* clears invalidate, enable and lock */
 778         blr
 779
 780         .globl  icache_status
 781 icache_status:
 782         mfspr   r3, HID0
 783         rlwinm  r3, r3, (31 - HID0_ICE_SHIFT + 1), 31, 31
 784         blr
 785
 786         .globl  dcache_enable
 787 dcache_enable:
 788         mfspr   r3, HID0
 789         li      r5, HID0_DCFI|HID0_DLOCK
 790         andc    r3, r3, r5
 791         ori     r3, r3, HID0_DCE
 792         sync
 793         mtspr   HID0, r3                /* enable, no invalidate */
 794         blr
 795
 796         .globl  dcache_disable
 797 dcache_disable:
 798         mflr    r4
 799         bl      flush_dcache            /* uses r3 and r5 */
 800         mfspr   r3, HID0
 801         li      r5, HID0_DCE|HID0_DLOCK
 802         andc    r3, r3, r5
 803         ori     r5, r3, HID0_DCFI
 804         sync
 805         mtspr   HID0, r5        /* sets invalidate, clears enable and lock */
 806         sync
 807         mtspr   HID0, r3        /* clears invalidate */
 808         mtlr    r4
 809         blr
 810
 811         .globl  dcache_status
 812 dcache_status:
 813         mfspr   r3, HID0
 814         rlwinm  r3, r3, (31 - HID0_DCE_SHIFT + 1), 31, 31
 815         blr
 816
 817         .globl  flush_dcache
 818 flush_dcache:
 819         lis     r3, 0
 820         lis     r5, CONFIG_SYS_CACHELINE_SIZE
 821 1:      cmp     0, 1, r3, r5
 822         bge     2f
 823         lwz     r5, 0(r3)
 824         lis     r5, CONFIG_SYS_CACHELINE_SIZE
 825         addi    r3, r3, 0x4
 826         b       1b
 827 2:      blr
 828
 829 /*-------------------------------------------------------------------*/
 830
 831 /*
 832  * void relocate_code (addr_sp, gd, addr_moni)
 833  *
 834  * This "function" does not return, instead it continues in RAM
 835  * after relocating the monitor code.
 836  *
 837  * r3 = dest
 838  * r4 = src
 839  * r5 = length in bytes
 840  * r6 = cachelinesize
 841  */
 842         .globl  relocate_code
 843 relocate_code:
 844         mr      r1,  r3         /* Set new stack pointer        */
 845         mr      r9,  r4         /* Save copy of Global Data pointer */
 846         mr      r10, r5         /* Save copy of Destination Address */
 847
 848         mr      r3,  r5                         /* Destination Address */
 849         lis     r4, CONFIG_SYS_MONITOR_BASE@h           /* Source      Address */
 850         ori     r4, r4, CONFIG_SYS_MONITOR_BASE@l
 851         lwz     r5, GOT(__bss_start)
 852         sub     r5, r5, r4
 853         li      r6, CONFIG_SYS_CACHELINE_SIZE           /* Cache Line Size */
 854
 855         /*
 856          * Fix GOT pointer:
 857          *
 858          * New GOT-PTR = (old GOT-PTR - CONFIG_SYS_MONITOR_BASE)
 859          *              + Destination Address
 860          *
 861          * Offset:
 862          */
 863         sub     r15, r10, r4
 864
 865         /* First our own GOT */
 866         add     r14, r14, r15
 867         /* then the one used by the C code */
 868         add     r30, r30, r15
 869
 870         /*
 871          * Now relocate code
 872          */
 873
 874         cmplw   cr1,r3,r4
 875         addi    r0,r5,3
 876         srwi.   r0,r0,2
 877         beq     cr1,4f          /* In place copy is not necessary */
 878         beq     7f              /* Protect against 0 count        */
 879         mtctr   r0
 880         bge     cr1,2f
 881         la      r8,-4(r4)
 882         la      r7,-4(r3)
 883
 884         /* copy */
 885 1:      lwzu    r0,4(r8)
 886         stwu    r0,4(r7)
 887         bdnz    1b
 888
 889         addi    r0,r5,3
 890         srwi.   r0,r0,2
 891         mtctr   r0
 892         la      r8,-4(r4)
 893         la      r7,-4(r3)
 894
 895         /* and compare */
 896 20:     lwzu    r20,4(r8)
 897         lwzu    r21,4(r7)
 898         xor. r22, r20, r21
 899         bne  30f
 900         bdnz    20b
 901         b 4f
 902
 903         /* compare failed */
 904 30:     li r3, 0
 905         blr
 906
 907 2:      slwi    r0,r0,2 /* re copy in reverse order ... y do we needed it? */
 908         add     r8,r4,r0
 909         add     r7,r3,r0
 910 3:      lwzu    r0,-4(r8)
 911         stwu    r0,-4(r7)
 912         bdnz    3b
 913
 914 /*
 915  * Now flush the cache: note that we must start from a cache aligned
 916  * address. Otherwise we might miss one cache line.
 917  */
 918 4:      cmpwi   r6,0
 919         add     r5,r3,r5
 920         beq     7f              /* Always flush prefetch queue in any case */
 921         subi    r0,r6,1
 922         andc    r3,r3,r0
 923         mr      r4,r3
 924 5:      dcbst   0,r4
 925         add     r4,r4,r6
 926         cmplw   r4,r5
 927         blt     5b
 928         sync                    /* Wait for all dcbst to complete on bus */
 929         mr      r4,r3
 930 6:      icbi    0,r4
 931         add     r4,r4,r6
 932         cmplw   r4,r5
 933         blt     6b
 934 7:      sync                    /* Wait for all icbi to complete on bus */
 935         isync
 936
 937 /*
 938  * We are done. Do not return, instead branch to second part of board
 939  * initialization, now running from RAM.
 940  */
 941         addi    r0, r10, in_ram - _start + EXC_OFF_SYS_RESET
 942         mtlr    r0
 943         blr
 944
 945 in_ram:
 946
 947         /*
 948          * Relocation Function, r14 point to got2+0x8000
 949          *
 950          * Adjust got2 pointers, no need to check for 0, this code
 951          * already puts a few entries in the table.
 952          */
 953         li      r0,__got2_entries@sectoff@l
 954         la      r3,GOT(_GOT2_TABLE_)
 955         lwz     r11,GOT(_GOT2_TABLE_)
 956         mtctr   r0
 957         sub     r11,r3,r11
 958         addi    r3,r3,-4
 959 1:      lwzu    r0,4(r3)
 960         cmpwi   r0,0
 961         beq-    2f
 962         add     r0,r0,r11
 963         stw     r0,0(r3)
 964 2:      bdnz    1b
 965
 966 #ifndef CONFIG_NAND_SPL
 967         /*
 968          * Now adjust the fixups and the pointers to the fixups
 969          * in case we need to move ourselves again.
 970          */
 971         li      r0,__fixup_entries@sectoff@l
 972         lwz     r3,GOT(_FIXUP_TABLE_)
 973         cmpwi   r0,0
 974         mtctr   r0
 975         addi    r3,r3,-4
 976         beq     4f
 977 3:      lwzu    r4,4(r3)
 978         lwzux   r0,r4,r11
 979         add     r0,r0,r11
 980         stw     r10,0(r3)
 981         stw     r0,0(r4)
 982         bdnz    3b
 983 4:
 984 #endif
 985
 986 clear_bss:
 987         /*
 988          * Now clear BSS segment
 989          */
 990         lwz     r3,GOT(__bss_start)
 991 #if defined(CONFIG_HYMOD)
 992         /*
 993          * For HYMOD - the environment is the very last item in flash.
 994          * The real .bss stops just before environment starts, so only
 995          * clear up to that point.
 996          *
 997          * taken from mods for FADS board
 998          */
 999         lwz     r4,GOT(environment)
1000 #else
1001         lwz     r4,GOT(_end)
1002 #endif
1003
1004         cmplw   0, r3, r4
1005         beq     6f
1006
1007         li      r0, 0
1008 5:
1009         stw     r0, 0(r3)
1010         addi    r3, r3, 4
1011         cmplw   0, r3, r4
1012         bne     5b
1013 6:
1014
1015         mr      r3, r9          /* Global Data pointer          */
1016         mr      r4, r10         /* Destination Address          */
1017         bl      board_init_r
1018
1019 #ifndef CONFIG_NAND_SPL
1020         /*
1021          * Copy exception vector code to low memory
1022          *
1023          * r3: dest_addr
1024          * r7: source address, r8: end address, r9: target address
1025          */
1026         .globl  trap_init
1027 trap_init:
1028         lwz     r7, GOT(_start)
1029         lwz     r8, GOT(_end_of_vectors)
1030
1031         li      r9, 0x100       /* reset vector always at 0x100 */
1032
1033         cmplw   0, r7, r8
1034         bgelr                   /* return if r7>=r8 - just in case */
1035
1036         mflr    r4              /* save link register */
1037 1:
1038         lwz     r0, 0(r7)
1039         stw     r0, 0(r9)
1040         addi    r7, r7, 4
1041         addi    r9, r9, 4
1042         cmplw   0, r7, r8
1043         bne     1b
1044
1045         /*
1046          * relocate `hdlr' and `int_return' entries
1047          */
1048         li      r7, .L_MachineCheck - _start + EXC_OFF_SYS_RESET
1049         li      r8, Alignment - _start + EXC_OFF_SYS_RESET
1050 2:
1051         bl      trap_reloc
1052         addi    r7, r7, 0x100           /* next exception vector */
1053         cmplw   0, r7, r8
1054         blt     2b
1055
1056         li      r7, .L_Alignment - _start + EXC_OFF_SYS_RESET
1057         bl      trap_reloc
1058
1059         li      r7, .L_ProgramCheck - _start + EXC_OFF_SYS_RESET
1060         bl      trap_reloc
1061
1062         li      r7, .L_FPUnavailable - _start + EXC_OFF_SYS_RESET
1063         li      r8, SystemCall - _start + EXC_OFF_SYS_RESET
1064 3:
1065         bl      trap_reloc
1066         addi    r7, r7, 0x100           /* next exception vector */
1067         cmplw   0, r7, r8
1068         blt     3b
1069
1070         li      r7, .L_SingleStep - _start + EXC_OFF_SYS_RESET
1071         li      r8, _end_of_vectors - _start + EXC_OFF_SYS_RESET
1072 4:
1073         bl      trap_reloc
1074         addi    r7, r7, 0x100           /* next exception vector */
1075         cmplw   0, r7, r8
1076         blt     4b
1077
1078         mfmsr   r3                      /* now that the vectors have */
1079         lis     r7, MSR_IP@h            /* relocated into low memory */
1080         ori     r7, r7, MSR_IP@l        /* MSR[IP] can be turned off */
1081         andc    r3, r3, r7              /* (if it was on) */
1082         SYNC                            /* Some chip revs need this... */
1083         mtmsr   r3
1084         SYNC
1085
1086         mtlr    r4                      /* restore link register    */
1087         blr
1088
1089         /*
1090          * Function: relocate entries for one exception vector
1091          */
1092 trap_reloc:
1093         lwz     r0, 0(r7)               /* hdlr ...             */
1094         add     r0, r0, r3              /*  ... += dest_addr    */
1095         stw     r0, 0(r7)
1096
1097         lwz     r0, 4(r7)               /* int_return ...       */
1098         add     r0, r0, r3              /*  ... += dest_addr    */
1099         stw     r0, 4(r7)
1100
1101         blr
1102 #endif /* !CONFIG_NAND_SPL */
1103
1104 #ifdef CONFIG_SYS_INIT_RAM_LOCK
1105 lock_ram_in_cache:
1106         /* Allocate Initial RAM in data cache.
1107          */
1108         lis     r3, (CONFIG_SYS_INIT_RAM_ADDR & ~31)@h
1109         ori     r3, r3, (CONFIG_SYS_INIT_RAM_ADDR & ~31)@l
1110         li      r4, ((CONFIG_SYS_INIT_RAM_END & ~31) + \
1111                      (CONFIG_SYS_INIT_RAM_ADDR & 31) + 31) / 32
1112         mtctr   r4
1113 1:
1114         dcbz    r0, r3
1115         addi    r3, r3, 32
1116         bdnz    1b
1117
1118         /* Lock the data cache */
1119         mfspr   r0, HID0
1120         ori     r0, r0, HID0_DLOCK
1121         sync
1122         mtspr   HID0, r0
1123         sync
1124         blr
1125
1126 #ifndef CONFIG_NAND_SPL
1127 .globl unlock_ram_in_cache
1128 unlock_ram_in_cache:
1129         /* invalidate the INIT_RAM section */
1130         lis     r3, (CONFIG_SYS_INIT_RAM_ADDR & ~31)@h
1131         ori     r3, r3, (CONFIG_SYS_INIT_RAM_ADDR & ~31)@l
1132         li      r4, ((CONFIG_SYS_INIT_RAM_END & ~31) + \
1133                      (CONFIG_SYS_INIT_RAM_ADDR & 31) + 31) / 32
1134         mtctr   r4
1135 1:      icbi    r0, r3
1136         dcbi    r0, r3
1137         addi    r3, r3, 32
1138         bdnz    1b
1139         sync                    /* Wait for all icbi to complete on bus */
1140         isync
1141
1142         /* Unlock the data cache and invalidate it */
1143         mfspr   r3, HID0
1144         li      r5, HID0_DLOCK|HID0_DCFI
1145         andc    r3, r3, r5              /* no invalidate, unlock */
1146         ori     r5, r3, HID0_DCFI       /* invalidate, unlock */
1147         sync
1148         mtspr   HID0, r5                /* invalidate, unlock */
1149         sync
1150         mtspr   HID0, r3                /* no invalidate, unlock */
1151         blr
1152 #endif /* !CONFIG_NAND_SPL */
1153 #endif /* CONFIG_SYS_INIT_RAM_LOCK */
1154
1155 #ifdef CONFIG_SYS_FLASHBOOT
1156 map_flash_by_law1:
1157         /* When booting from ROM (Flash or EPROM), clear the  */
1158         /* Address Mask in OR0 so ROM appears everywhere      */
1159         /*----------------------------------------------------*/
1160         lis     r3, (CONFIG_SYS_IMMR)@h  /* r3 <= CONFIG_SYS_IMMR    */
1161         lwz     r4, OR0@l(r3)
1162         li      r5, 0x7fff        /* r5 <= 0x00007FFFF */
1163         and     r4, r4, r5
1164         stw     r4, OR0@l(r3)     /* OR0 <= OR0 & 0x00007FFFF */
1165
1166         /* As MPC8349E User's Manual presented, when RCW[BMS] is set to 0,
1167          * system will boot from 0x0000_0100, and the LBLAWBAR0[BASE_ADDR]
1168          * reset value is 0x00000; when RCW[BMS] is set to 1, system will boot
1169          * from 0xFFF0_0100, and the LBLAWBAR0[BASE_ADDR] reset value is
1170          * 0xFF800.  From the hard resetting to here, the processor fetched and
1171          * executed the instructions one by one.  There is not absolutely
1172          * jumping happened.  Laterly, the u-boot code has to do an absolutely
1173          * jumping to tell the CPU instruction fetching component what the
1174          * u-boot TEXT base address is.  Because the TEXT base resides in the
1175          * boot ROM memory space, to garantee the code can run smoothly after
1176          * that jumping, we must map in the entire boot ROM by Local Access
1177          * Window.  Sometimes, we desire an non-0x00000 or non-0xFF800 starting
1178          * address for boot ROM, such as 0xFE000000.  In this case, the default
1179          * LBIU Local Access Widow 0 will not cover this memory space.  So, we
1180          * need another window to map in it.
1181          */
1182         lis r4, (CONFIG_SYS_FLASH_BASE)@h
1183         ori r4, r4, (CONFIG_SYS_FLASH_BASE)@l
1184         stw r4, LBLAWBAR1(r3) /* LBLAWBAR1 <= CONFIG_SYS_FLASH_BASE */
1185
1186         /* Store 0x80000012 + log2(CONFIG_SYS_FLASH_SIZE) into LBLAWAR1 */
1187         lis r4, (0x80000012)@h
1188         ori r4, r4, (0x80000012)@l
1189         li r5, CONFIG_SYS_FLASH_SIZE
1190 1:      srawi. r5, r5, 1        /* r5 = r5 >> 1 */
1191         addi r4, r4, 1
1192         bne 1b
1193
1194         stw r4, LBLAWAR1(r3) /* LBLAWAR1 <= 8MB Flash Size */
1195         blr
1196
1197         /* Though all the LBIU Local Access Windows and LBC Banks will be
1198          * initialized in the C code, we'd better configure boot ROM's
1199          * window 0 and bank 0 correctly at here.
1200          */
1201 remap_flash_by_law0:
1202         /* Initialize the BR0 with the boot ROM starting address. */
1203         lwz r4, BR0(r3)
1204         li  r5, 0x7FFF
1205         and r4, r4, r5
1206         lis r5, (CONFIG_SYS_FLASH_BASE & 0xFFFF8000)@h
1207         ori r5, r5, (CONFIG_SYS_FLASH_BASE & 0xFFFF8000)@l
1208         or  r5, r5, r4
1209         stw r5, BR0(r3) /* r5 <= (CONFIG_SYS_FLASH_BASE & 0xFFFF8000) | (BR0 & 0x00007FFF) */
1210
1211         lwz r4, OR0(r3)
1212         lis r5, ~((CONFIG_SYS_FLASH_SIZE << 4) - 1)
1213         or r4, r4, r5
1214         stw r4, OR0(r3)
1215
1216         lis r4, (CONFIG_SYS_FLASH_BASE)@h
1217         ori r4, r4, (CONFIG_SYS_FLASH_BASE)@l
1218         stw r4, LBLAWBAR0(r3) /* LBLAWBAR0 <= CONFIG_SYS_FLASH_BASE */
1219
1220         /* Store 0x80000012 + log2(CONFIG_SYS_FLASH_SIZE) into LBLAWAR0 */
1221         lis r4, (0x80000012)@h
1222         ori r4, r4, (0x80000012)@l
1223         li r5, CONFIG_SYS_FLASH_SIZE
1224 1:      srawi. r5, r5, 1 /* r5 = r5 >> 1 */
1225         addi r4, r4, 1
1226         bne 1b
1227         stw r4, LBLAWAR0(r3) /* LBLAWAR0 <= Flash Size */
1228
1229
1230         xor r4, r4, r4
1231         stw r4, LBLAWBAR1(r3)
1232         stw r4, LBLAWAR1(r3) /* Off LBIU LAW1 */
1233         blr
1234 #endif /* CONFIG_SYS_FLASHBOOT */