drivers/net/fec_mxc.c

   1 /*
   2  * (C) Copyright 2009 Ilya Yanok, Emcraft Systems Ltd <yanok@emcraft.com>
   3  * (C) Copyright 2008,2009 Eric Jarrige <eric.jarrige@armadeus.org>
   4  * (C) Copyright 2008 Armadeus Systems nc
   5  * (C) Copyright 2007 Pengutronix, Sascha Hauer <s.hauer@pengutronix.de>
   6  * (C) Copyright 2007 Pengutronix, Juergen Beisert <j.beisert@pengutronix.de>
   7  *
   8  * SPDX-License-Identifier:     GPL-2.0+
   9  */
  10
  11 #include <common.h>
  12 #include <malloc.h>
  13 #include <net.h>
  14 #include <netdev.h>
  15 #include <miiphy.h>
  16
  17 #include <asm/arch/sys_proto.h>
  18 #include <asm/arch/clock.h>
  19 #include <asm/arch/imx-regs.h>
  20 #include <asm/io.h>
  21 #include <asm/errno.h>
  22 #include <linux/compiler.h>
  23
  24 #include "fec_mxc.h"
  25
  26 DECLARE_GLOBAL_DATA_PTR;
  27
  28 /*
  29  * Timeout the transfer after 5 mS. This is usually a bit more, since
  30  * the code in the tightloops this timeout is used in adds some overhead.
  31  */
  32 #define FEC_XFER_TIMEOUT        5000
  33
  34 /*
  35  * The standard 32-byte DMA alignment does not work on mx6solox, which requires
  36  * 64-byte alignment in the DMA RX FEC buffer.
  37  * Introduce the FEC_DMA_RX_MINALIGN which can cover mx6solox needs and also
  38  * satisfies the alignment on other SoCs (32-bytes)
  39  */
  40 #define FEC_DMA_RX_MINALIGN     64
  41
  42 #ifndef CONFIG_MII
  43 #error "CONFIG_MII has to be defined!"
  44 #endif
  45
  46 #ifndef CONFIG_FEC_XCV_TYPE
  47 #define CONFIG_FEC_XCV_TYPE MII100
  48 #endif
  49
  50 /*
  51  * The i.MX28 operates with packets in big endian. We need to swap them before
  52  * sending and after receiving.
  53  */
  54 #ifdef CONFIG_SOC_MX28
  55 #define CONFIG_FEC_MXC_SWAP_PACKET
  56 #endif
  57
  58 #define RXDESC_PER_CACHELINE (ARCH_DMA_MINALIGN/sizeof(struct fec_bd))
  59
  60 /* Check various alignment issues at compile time */
  61 #if ((ARCH_DMA_MINALIGN < 16) || (ARCH_DMA_MINALIGN % 16 != 0))
  62 #error "ARCH_DMA_MINALIGN must be multiple of 16!"
  63 #endif
  64
  65 #if ((PKTALIGN < ARCH_DMA_MINALIGN) || \
  66         (PKTALIGN % ARCH_DMA_MINALIGN != 0))
  67 #error "PKTALIGN must be multiple of ARCH_DMA_MINALIGN!"
  68 #endif
  69
  70 #undef DEBUG
  71
  72 #ifdef CONFIG_FEC_MXC_SWAP_PACKET
  73 static void swap_packet(uint32_t *packet, int length)
  74 {
  75         int i;
  76
  77         for (i = 0; i < DIV_ROUND_UP(length, 4); i++)
  78                 packet[i] = __swab32(packet[i]);
  79 }
  80 #endif
  81
  82 /*
  83  * MII-interface related functions
  84  */
  85 static int fec_mdio_read(struct ethernet_regs *eth, uint8_t phyAddr,
  86                 uint8_t regAddr)
  87 {
  88         uint32_t reg;           /* convenient holder for the PHY register */
  89         uint32_t phy;           /* convenient holder for the PHY */
  90         ulong start;
  91         int val;
  92
  93         /*
  94          * reading from any PHY's register is done by properly
  95          * programming the FEC's MII data register.
  96          */
  97         writel(FEC_IEVENT_MII, &eth->ievent);
  98         reg = regAddr << FEC_MII_DATA_RA_SHIFT;
  99         phy = phyAddr << FEC_MII_DATA_PA_SHIFT;
 100
 101         writel(FEC_MII_DATA_ST | FEC_MII_DATA_OP_RD | FEC_MII_DATA_TA |
 102                         phy | reg, &eth->mii_data);
 103
 104         /*
 105          * wait for the related interrupt
 106          */
 107         start = get_timer(0);
 108         while (!(readl(&eth->ievent) & FEC_IEVENT_MII)) {
 109                 if (get_timer(start) > (CONFIG_SYS_HZ / 1000)) {
 110                         if (readl(&eth->ievent) & FEC_IEVENT_MII)
 111                                 break;
 112                         printf("Read MDIO failed...\n");
 113                         return -ETIMEDOUT;
 114                 }
 115         }
 116
 117         /*
 118          * clear mii interrupt bit
 119          */
 120         writel(FEC_IEVENT_MII, &eth->ievent);
 121
 122         /*
 123          * it's now safe to read the PHY's register
 124          */
 125         val = (unsigned short)readl(&eth->mii_data);
 126         debug("%s: phy: %02x reg:%02x val:%#06x\n", __func__, phyAddr,
 127                         regAddr, val);
 128         return val;
 129 }
 130
 131 static void fec_mii_setspeed(struct ethernet_regs *eth)
 132 {
 133         /*
 134          * Set MII_SPEED = (1/(mii_speed * 2)) * System Clock
 135          * and do not drop the Preamble.
 136          */
 137         register u32 speed = DIV_ROUND_UP(imx_get_fecclk(), 5000000);
 138 #ifdef FEC_QUIRK_ENET_MAC
 139         speed--;
 140 #endif
 141         speed <<= 1;
 142         writel(speed, &eth->mii_speed);
 143         debug("%s: mii_speed %08x\n", __func__, readl(&eth->mii_speed));
 144 }
 145
 146 static int fec_mdio_write(struct ethernet_regs *eth, uint8_t phyAddr,
 147                 uint8_t regAddr, uint16_t data)
 148 {
 149         uint32_t reg;           /* convenient holder for the PHY register */
 150         uint32_t phy;           /* convenient holder for the PHY */
 151         ulong start;
 152
 153         reg = regAddr << FEC_MII_DATA_RA_SHIFT;
 154         phy = phyAddr << FEC_MII_DATA_PA_SHIFT;
 155
 156         writel(FEC_MII_DATA_ST | FEC_MII_DATA_OP_WR |
 157                 FEC_MII_DATA_TA | phy | reg | data, &eth->mii_data);
 158
 159         /*
 160          * wait for the MII interrupt
 161          */
 162         start = get_timer(0);
 163         while (!(readl(&eth->ievent) & FEC_IEVENT_MII)) {
 164                 if (get_timer(start) > (CONFIG_SYS_HZ / 1000)) {
 165                         if (readl(&eth->ievent) & FEC_IEVENT_MII)
 166                                 break;
 167                         printf("Write MDIO failed...\n");
 168                         return -ETIMEDOUT;
 169                 }
 170         }
 171
 172         /*
 173          * clear MII interrupt bit
 174          */
 175         writel(FEC_IEVENT_MII, &eth->ievent);
 176         debug("%s: phy: %02x reg:%02x val:%#06x\n", __func__, phyAddr,
 177                         regAddr, data);
 178
 179         return 0;
 180 }
 181
 182 static int fec_phy_read(struct mii_dev *bus, int phyAddr, int dev_addr,
 183                         int regAddr)
 184 {
 185         return fec_mdio_read(bus->priv, phyAddr, regAddr);
 186 }
 187
 188 static int fec_phy_write(struct mii_dev *bus, int phyAddr, int dev_addr,
 189                          int regAddr, u16 data)
 190 {
 191         return fec_mdio_write(bus->priv, phyAddr, regAddr, data);
 192 }
 193
 194 #ifndef CONFIG_PHYLIB
 195 static int miiphy_restart_aneg(struct eth_device *dev)
 196 {
 197         int ret = 0;
 198 #if !defined(CONFIG_FEC_MXC_NO_ANEG)
 199         struct fec_priv *fec = (struct fec_priv *)dev->priv;
 200         struct ethernet_regs *eth = fec->bus->priv;
 201
 202         /*
 203          * Wake up from sleep if necessary
 204          * Reset PHY, then delay 300ns
 205          */
 206 #ifdef CONFIG_SOC_MX27
 207         fec_mdio_write(eth, fec->phy_id, MII_DCOUNTER, 0x00FF);
 208 #endif
 209         fec_mdio_write(eth, fec->phy_id, MII_BMCR, BMCR_RESET);
 210         udelay(1000);
 211
 212         /*
 213          * Set the auto-negotiation advertisement register bits
 214          */
 215         fec_mdio_write(eth, fec->phy_id, MII_ADVERTISE,
 216                         LPA_100FULL | LPA_100HALF | LPA_10FULL |
 217                         LPA_10HALF | PHY_ANLPAR_PSB_802_3);
 218         fec_mdio_write(eth, fec->phy_id, MII_BMCR,
 219                         BMCR_ANENABLE | BMCR_ANRESTART);
 220
 221         if (fec->mii_postcall)
 222                 ret = fec->mii_postcall(fec->phy_id);
 223
 224 #endif
 225         return ret;
 226 }
 227
 228 static int miiphy_wait_aneg(struct eth_device *dev)
 229 {
 230         ulong start;
 231         int status;
 232         struct fec_priv *fec = (struct fec_priv *)dev->priv;
 233         struct ethernet_regs *eth = fec->bus->priv;
 234
 235         /*
 236          * Wait for AN completion
 237          */
 238         start = get_timer(0);
 239         do {
 240                 if (get_timer(start) > (CONFIG_SYS_HZ * 5)) {
 241                         printf("%s: Autonegotiation timeout\n", dev->name);
 242                         return -ETIMEDOUT;
 243                 }
 244
 245                 status = fec_mdio_read(eth, fec->phy_id, MII_BMSR);
 246                 if (status < 0) {
 247                         printf("%s: Autonegotiation failed. status: %d\n",
 248                                         dev->name, status);
 249                         return status;
 250                 }
 251         } while (!(status & BMSR_LSTATUS));
 252
 253         return 0;
 254 }
 255 #endif
 256
 257 static inline void fec_rx_task_enable(struct fec_priv *fec)
 258 {
 259         writel(FEC_X_DES_ACTIVE_TDAR, &fec->eth->r_des_active);
 260 }
 261
 262 static inline void fec_rx_task_disable(struct fec_priv *fec)
 263 {
 264 }
 265
 266 static inline void fec_tx_task_enable(struct fec_priv *fec)
 267 {
 268         writel(FEC_X_DES_ACTIVE_TDAR, &fec->eth->x_des_active);
 269 }
 270
 271 static inline void fec_tx_task_disable(struct fec_priv *fec)
 272 {
 273 }
 274
 275 /**
 276  * Initialize receive task's buffer descriptors
 277  * @param[in] fec all we know about the device yet
 278  * @param[in] count receive buffer count to be allocated
 279  * @param[in] dsize desired size of each receive buffer
 280  * @return 0 on success
 281  *
 282  * Init all RX descriptors to default values.
 283  */
 284 static void fec_rbd_init(struct fec_priv *fec, int count, int dsize)
 285 {
 286         uint32_t size;
 287         void *data;
 288         int i;
 289
 290         /*
 291          * Reload the RX descriptors with default values and wipe
 292          * the RX buffers.
 293          */
 294         size = roundup(dsize, ARCH_DMA_MINALIGN);
 295         for (i = 0; i < count; i++) {
 296                 data = (void *)fec->rbd_base[i].data_pointer;
 297                 memset(data, 0, dsize);
 298                 flush_dcache_range((unsigned long)data,
 299                                 (unsigned long)data + size);
 300
 301                 fec->rbd_base[i].status = FEC_RBD_EMPTY;
 302                 fec->rbd_base[i].data_length = 0;
 303         }
 304
 305         /* Mark the last RBD to close the ring. */
 306         fec->rbd_base[i - 1].status = FEC_RBD_WRAP | FEC_RBD_EMPTY;
 307         fec->rbd_index = 0;
 308
 309         flush_dcache_range((unsigned long)fec->rbd_base,
 310                            (unsigned long)fec->rbd_base + size);
 311 }
 312
 313 /**
 314  * Initialize transmit task's buffer descriptors
 315  * @param[in] fec all we know about the device yet
 316  *
 317  * Transmit buffers are created externally. We only have to init the BDs here.\n
 318  * Note: There is a race condition in the hardware. When only one BD is in
 319  * use it must be marked with the WRAP bit to use it for every transmitt.
 320  * This bit in combination with the READY bit results into double transmit
 321  * of each data buffer. It seems the state machine checks READY earlier then
 322  * resetting it after the first transfer.
 323  * Using two BDs solves this issue.
 324  */
 325 static void fec_tbd_init(struct fec_priv *fec)
 326 {
 327         unsigned long addr = (unsigned long)fec->tbd_base;
 328         unsigned size = roundup(2 * sizeof(struct fec_bd),
 329                                 ARCH_DMA_MINALIGN);
 330
 331         memset(fec->tbd_base, 0, size);
 332         fec->tbd_base[0].status = 0;
 333         fec->tbd_base[1].status = FEC_TBD_WRAP;
 334         fec->tbd_index = 0;
 335         flush_dcache_range(addr, addr + size);
 336 }
 337
 338 /**
 339  * Mark the given read buffer descriptor as free
 340  * @param[in] last 1 if this is the last buffer descriptor in the chain, else 0
 341  * @param[in] pRbd buffer descriptor to mark free again
 342  */
 343 static void fec_rbd_clean(int last, struct fec_bd *pRbd)
 344 {
 345         unsigned short flags = FEC_RBD_EMPTY;
 346         if (last)
 347                 flags |= FEC_RBD_WRAP;
 348         writew(flags, &pRbd->status);
 349         writew(0, &pRbd->data_length);
 350 }
 351
 352 static int fec_get_hwaddr(struct eth_device *dev, int dev_id,
 353                                                 unsigned char *mac)
 354 {
 355         imx_get_mac_from_fuse(dev_id, mac);
 356         return !is_valid_ethaddr(mac);
 357 }
 358
 359 static int fec_set_hwaddr(struct eth_device *dev)
 360 {
 361         uchar *mac = dev->enetaddr;
 362         struct fec_priv *fec = dev->priv;
 363
 364         writel(0, &fec->eth->iaddr1);
 365         writel(0, &fec->eth->iaddr2);
 366         writel(0, &fec->eth->gaddr1);
 367         writel(0, &fec->eth->gaddr2);
 368
 369         /*
 370          * Set physical address
 371          */
 372         writel((mac[0] << 24) + (mac[1] << 16) + (mac[2] << 8) + mac[3],
 373                         &fec->eth->paddr1);
 374         writel((mac[4] << 24) + (mac[5] << 16) + 0x8808, &fec->eth->paddr2);
 375
 376         return 0;
 377 }
 378
 379 /*
 380  * Do initial configuration of the FEC registers
 381  */
 382 static void fec_reg_setup(struct fec_priv *fec)
 383 {
 384         uint32_t rcntrl;
 385
 386         /*
 387          * Set interrupt mask register
 388          */
 389         writel(0x00000000, &fec->eth->imask);
 390
 391         /*
 392          * Clear FEC-Lite interrupt event register(IEVENT)
 393          */
 394         writel(0xffffffff, &fec->eth->ievent);
 395
 396
 397         /*
 398          * Set FEC-Lite receive control register(R_CNTRL):
 399          */
 400
 401         /* Start with frame length = 1518, common for all modes. */
 402         rcntrl = PKTSIZE << FEC_RCNTRL_MAX_FL_SHIFT;
 403         if (fec->xcv_type != SEVENWIRE)         /* xMII modes */
 404                 rcntrl |= FEC_RCNTRL_FCE | FEC_RCNTRL_MII_MODE;
 405         if (fec->xcv_type == RGMII)
 406                 rcntrl |= FEC_RCNTRL_RGMII;
 407         else if (fec->xcv_type == RMII)
 408                 rcntrl |= FEC_RCNTRL_RMII;
 409
 410         writel(rcntrl, &fec->eth->r_cntrl);
 411 }
 412
 413 /**
 414  * Start the FEC engine
 415  * @param[in] dev Our device to handle
 416  */
 417 static int fec_open(struct eth_device *edev)
 418 {
 419         struct fec_priv *fec = edev->priv;
 420         int speed;
 421         uint32_t addr, size;
 422         int i;
 423
 424         debug("fec_open: fec_open(dev)\n");
 425         /* full-duplex, heartbeat disabled */
 426         writel(1 << 2, &fec->eth->x_cntrl);
 427         fec->rbd_index = 0;
 428
 429         /* Invalidate all descriptors */
 430         for (i = 0; i < FEC_RBD_NUM - 1; i++)
 431                 fec_rbd_clean(0, &fec->rbd_base[i]);
 432         fec_rbd_clean(1, &fec->rbd_base[i]);
 433
 434         /* Flush the descriptors into RAM */
 435         size = roundup(FEC_RBD_NUM * sizeof(struct fec_bd),
 436                         ARCH_DMA_MINALIGN);
 437         addr = (uint32_t)fec->rbd_base;
 438         flush_dcache_range(addr, addr + size);
 439
 440 #ifdef FEC_QUIRK_ENET_MAC
 441         /* Enable ENET HW endian SWAP */
 442         writel(readl(&fec->eth->ecntrl) | FEC_ECNTRL_DBSWAP,
 443                 &fec->eth->ecntrl);
 444         /* Enable ENET store and forward mode */
 445         writel(readl(&fec->eth->x_wmrk) | FEC_X_WMRK_STRFWD,
 446                 &fec->eth->x_wmrk);
 447 #endif
 448         /*
 449          * Enable FEC-Lite controller
 450          */
 451         writel(readl(&fec->eth->ecntrl) | FEC_ECNTRL_ETHER_EN,
 452                 &fec->eth->ecntrl);
 453 #if defined(CONFIG_SOC_MX25) || defined(CONFIG_SOC_MX53) || defined(CONFIG_SOC_MX6SL)
 454         udelay(100);
 455         /*
 456          * setup the MII gasket for RMII mode
 457          */
 458
 459         /* disable the gasket */
 460         writew(0, &fec->eth->miigsk_enr);
 461
 462         /* wait for the gasket to be disabled */
 463         while (readw(&fec->eth->miigsk_enr) & MIIGSK_ENR_READY)
 464                 udelay(2);
 465
 466         /* configure gasket for RMII, 50 MHz, no loopback, and no echo */
 467         writew(MIIGSK_CFGR_IF_MODE_RMII, &fec->eth->miigsk_cfgr);
 468
 469         /* re-enable the gasket */
 470         writew(MIIGSK_ENR_EN, &fec->eth->miigsk_enr);
 471
 472         /* wait until MII gasket is ready */
 473         int max_loops = 10;
 474         while ((readw(&fec->eth->miigsk_enr) & MIIGSK_ENR_READY) == 0) {
 475                 if (--max_loops <= 0) {
 476                         printf("WAIT for MII Gasket ready timed out\n");
 477                         break;
 478                 }
 479         }
 480 #endif
 481
 482 #ifdef CONFIG_PHYLIB
 483         {
 484                 /* Start up the PHY */
 485                 int ret = phy_startup(fec->phydev);
 486
 487                 if (ret) {
 488                         printf("Could not initialize PHY %s\n",
 489                                fec->phydev->dev->name);
 490                         return ret;
 491                 }
 492                 speed = fec->phydev->speed;
 493         }
 494 #else
 495         miiphy_wait_aneg(edev);
 496         speed = miiphy_speed(edev->name, fec->phy_id);
 497         miiphy_duplex(edev->name, fec->phy_id);
 498 #endif
 499
 500 #ifdef FEC_QUIRK_ENET_MAC
 501         {
 502                 u32 ecr = readl(&fec->eth->ecntrl) & ~FEC_ECNTRL_SPEED;
 503                 u32 rcr = readl(&fec->eth->r_cntrl) & ~FEC_RCNTRL_RMII_10T;
 504
 505                 if (speed == _1000BASET)
 506                         ecr |= FEC_ECNTRL_SPEED;
 507                 else if (speed != _100BASET)
 508                         rcr |= FEC_RCNTRL_RMII_10T;
 509                 writel(ecr, &fec->eth->ecntrl);
 510                 writel(rcr, &fec->eth->r_cntrl);
 511         }
 512 #elif defined(CONFIG_SOC_MX28)
 513         {
 514                 u32 rcr = readl(&fec->eth->r_cntrl) & ~FEC_RCNTRL_RMII_10T;
 515
 516                 if (speed == _10BASET)
 517                         rcr |= FEC_RCNTRL_RMII_10T;
 518                 writel(rcr, &fec->eth->r_cntrl);
 519         }
 520 #endif
 521         debug("%s:Speed=%i\n", __func__, speed);
 522
 523         /*
 524          * Enable SmartDMA receive task
 525          */
 526         fec_rx_task_enable(fec);
 527
 528 //      udelay(100000);
 529         return 0;
 530 }
 531
 532 static int fec_init(struct eth_device *dev, bd_t* bd)
 533 {
 534         struct fec_priv *fec = dev->priv;
 535
 536         /* Initialize MAC address */
 537         fec_set_hwaddr(dev);
 538
 539         /*
 540          * Setup transmit descriptors, there are two in total.
 541          */
 542         fec_tbd_init(fec);
 543
 544         /* Setup receive descriptors. */
 545         fec_rbd_init(fec, FEC_RBD_NUM, FEC_MAX_PKT_SIZE);
 546
 547         fec_reg_setup(fec);
 548
 549         if (fec->xcv_type != SEVENWIRE)
 550                 fec_mii_setspeed(fec->bus->priv);
 551
 552         /*
 553          * Set Opcode/Pause Duration Register
 554          */
 555         writel(0x00010020, &fec->eth->op_pause);        /* FIXME 0xffff0020; */
 556         writel(0x2, &fec->eth->x_wmrk);
 557         /*
 558          * Set multicast address filter
 559          */
 560         writel(0x00000000, &fec->eth->gaddr1);
 561         writel(0x00000000, &fec->eth->gaddr2);
 562
 563         /* Do not access reserved register for i.MX6UL */
 564 #ifndef CONFIG_SOC_MX6UL
 565         /* FIFO receive start register */
 566         writel(0x520, &fec->eth->r_fstart);
 567 #endif
 568         /* size and address of each buffer */
 569         writel(FEC_MAX_PKT_SIZE, &fec->eth->emrbr);
 570         writel((uint32_t)fec->tbd_base, &fec->eth->etdsr);
 571         writel((uint32_t)fec->rbd_base, &fec->eth->erdsr);
 572
 573 #ifndef CONFIG_PHYLIB
 574         if (fec->xcv_type != SEVENWIRE)
 575                 miiphy_restart_aneg(dev);
 576 #endif
 577         fec_open(dev);
 578         return 0;
 579 }
 580
 581 /**
 582  * Halt the FEC engine
 583  * @param[in] dev Our device to handle
 584  */
 585 static void fec_halt(struct eth_device *dev)
 586 {
 587         struct fec_priv *fec = dev->priv;
 588         int counter = 1000;
 589
 590         /*
 591          * issue graceful stop command to the FEC transmitter if necessary
 592          */
 593         writel(FEC_TCNTRL_GTS | readl(&fec->eth->x_cntrl),
 594                         &fec->eth->x_cntrl);
 595
 596         debug("eth_halt: wait for stop regs\n");
 597         /*
 598          * wait for graceful stop to register
 599          */
 600         while ((counter--) && (!(readl(&fec->eth->ievent) & FEC_IEVENT_GRA)))
 601                 udelay(100);
 602
 603         /*
 604          * Disable SmartDMA tasks
 605          */
 606         fec_tx_task_disable(fec);
 607         fec_rx_task_disable(fec);
 608
 609         /*
 610          * Disable the Ethernet Controller
 611          * Note: this will also reset the BD index counter!
 612          */
 613         writel(readl(&fec->eth->ecntrl) & ~FEC_ECNTRL_ETHER_EN,
 614                         &fec->eth->ecntrl);
 615         fec->rbd_index = 0;
 616         fec->tbd_index = 0;
 617         debug("eth_halt: done\n");
 618 }
 619
 620 /**
 621  * Transmit one frame
 622  * @param[in] dev Our ethernet device to handle
 623  * @param[in] packet Pointer to the data to be transmitted
 624  * @param[in] length Data count in bytes
 625  * @return 0 on success
 626  */
 627 static int fec_send(struct eth_device *dev, void *packet, int length)
 628 {
 629         unsigned int status;
 630         uint32_t size, end;
 631         uint32_t addr;
 632         int timeout = FEC_XFER_TIMEOUT;
 633         int ret = 0;
 634
 635         /*
 636          * This routine transmits one frame.  This routine only accepts
 637          * 6-byte Ethernet addresses.
 638          */
 639         struct fec_priv *fec = dev->priv;
 640
 641         /*
 642          * Check for valid length of data.
 643          */
 644         if ((length > 1500) || (length <= 0)) {
 645                 printf("Payload (%d) too large\n", length);
 646                 return -EINVAL;
 647         }
 648
 649         /*
 650          * Setup the transmit buffer. We are always using the first buffer for
 651          * transmission, the second will be empty and only used to stop the DMA
 652          * engine. We also flush the packet to RAM here to avoid cache trouble.
 653          */
 654 #ifdef CONFIG_FEC_MXC_SWAP_PACKET
 655         swap_packet(packet, length);
 656 #endif
 657
 658         addr = (uint32_t)packet;
 659         end = roundup(addr + length, ARCH_DMA_MINALIGN);
 660         addr &= ~(ARCH_DMA_MINALIGN - 1);
 661         flush_dcache_range(addr, end);
 662
 663         writew(length, &fec->tbd_base[fec->tbd_index].data_length);
 664         writel((unsigned long)packet,
 665                 &fec->tbd_base[fec->tbd_index].data_pointer);
 666
 667         /*
 668          * update BD's status now
 669          * This block:
 670          * - is always the last in a chain (means no chain)
 671          * - should transmit the CRC
 672          * - might be the last BD in the list, so the address counter should
 673          *   wrap (-> keep the WRAP flag)
 674          */
 675         status = readw(&fec->tbd_base[fec->tbd_index].status) & FEC_TBD_WRAP;
 676         status |= FEC_TBD_LAST | FEC_TBD_TC | FEC_TBD_READY;
 677         writew(status, &fec->tbd_base[fec->tbd_index].status);
 678
 679         /*
 680          * Flush data cache. This code flushes both TX descriptors to RAM.
 681          * After this code, the descriptors will be safely in RAM and we
 682          * can start DMA.
 683          */
 684         size = roundup(2 * sizeof(struct fec_bd), ARCH_DMA_MINALIGN);
 685         addr = (uint32_t)fec->tbd_base;
 686         flush_dcache_range(addr, addr + size);
 687
 688         /*
 689          * Below we read the DMA descriptor's last four bytes back from the
 690          * DRAM. This is important in order to make sure that all WRITE
 691          * operations on the bus that were triggered by previous cache FLUSH
 692          * have completed.
 693          *
 694          * Otherwise, on MX28, it is possible to observe a corruption of the
 695          * DMA descriptors. Please refer to schematic "Figure 1-2" in MX28RM
 696          * for the bus structure of MX28. The scenario is as follows:
 697          *
 698          * 1) ARM core triggers a series of WRITEs on the AHB_ARB2 bus going
 699          *    to DRAM due to flush_dcache_range()
 700          * 2) ARM core writes the FEC registers via AHB_ARB2
 701          * 3) FEC DMA starts reading/writing from/to DRAM via AHB_ARB3
 702          *
 703          * Note that 2) does sometimes finish before 1) due to reordering of
 704          * WRITE accesses on the AHB bus, therefore triggering 3) before the
 705          * DMA descriptor is fully written into DRAM. This results in occasional
 706          * corruption of the DMA descriptor.
 707          */
 708         readl(addr + size - 4);
 709
 710         /*
 711          * Enable SmartDMA transmit task
 712          */
 713         fec_tx_task_enable(fec);
 714
 715         /*
 716          * Wait until frame is sent. On each turn of the wait cycle, we must
 717          * invalidate data cache to see what's really in RAM. Also, we need
 718          * barrier here.
 719          */
 720         while (--timeout) {
 721                 if (!(readl(&fec->eth->x_des_active) & FEC_X_DES_ACTIVE_TDAR))
 722                         break;
 723                 udelay(1);
 724         }
 725
 726         if (!timeout) {
 727                 ret = -ETIMEDOUT;
 728                 goto out;
 729         }
 730
 731         /*
 732          * The TDAR bit is cleared when the descriptors are all out from TX
 733          * but on mx6solox we noticed that the READY bit is still not cleared
 734          * right after TDAR.
 735          * These are two distinct signals, and in IC simulation, we found that
 736          * TDAR always gets cleared prior than the READY bit of last BD becomes
 737          * cleared.
 738          * In mx6solox, we use a later version of FEC IP. It looks like that
 739          * this intrinsic behaviour of TDAR bit has changed in this newer FEC
 740          * version.
 741          *
 742          * Fix this by polling the READY bit of BD after the TDAR polling,
 743          * which covers the mx6solox case and does not harm the other SoCs.
 744          */
 745         timeout = FEC_XFER_TIMEOUT;
 746         while (--timeout) {
 747                 invalidate_dcache_range(addr, addr + size);
 748                 if (!(readw(&fec->tbd_base[fec->tbd_index].status) &
 749                     FEC_TBD_READY))
 750                         break;
 751                 udelay(1);
 752         }
 753
 754         if (!timeout)
 755                 ret = -ETIMEDOUT;
 756
 757 out:
 758         debug("fec_send: status 0x%x index %d ret %i\n",
 759                         readw(&fec->tbd_base[fec->tbd_index].status),
 760                         fec->tbd_index, ret);
 761         /* for next transmission use the other buffer */
 762         if (fec->tbd_index)
 763                 fec->tbd_index = 0;
 764         else
 765                 fec->tbd_index = 1;
 766
 767         return ret;
 768 }
 769
 770 /**
 771  * Pull one frame from the card
 772  * @param[in] dev Our ethernet device to handle
 773  * @return Length of packet read
 774  */
 775 static int fec_recv(struct eth_device *dev)
 776 {
 777         struct fec_priv *fec = dev->priv;
 778         struct fec_bd *rbd = &fec->rbd_base[fec->rbd_index];
 779         unsigned long ievent;
 780         int frame_length, len = 0;
 781         uint16_t bd_status;
 782         uint32_t addr, size, end;
 783         int i;
 784         ALLOC_CACHE_ALIGN_BUFFER(uchar, buff, FEC_MAX_PKT_SIZE);
 785
 786         /*
 787          * Check if any critical events have happened
 788          */
 789         ievent = readl(&fec->eth->ievent);
 790         if (ievent)
 791                 writel(ievent, &fec->eth->ievent);
 792
 793         if (ievent)
 794                 debug("fec_recv: ievent 0x%lx\n", ievent);
 795         if (ievent & FEC_IEVENT_BABR) {
 796                 fec_halt(dev);
 797                 fec_init(dev, fec->bd);
 798                 printf("some error: 0x%08lx\n", ievent);
 799                 return 0;
 800         }
 801         if (ievent & FEC_IEVENT_HBERR) {
 802                 /* Heartbeat error */
 803                 writel(0x00000001 | readl(&fec->eth->x_cntrl),
 804                                 &fec->eth->x_cntrl);
 805         }
 806         if (ievent & FEC_IEVENT_GRA) {
 807                 /* Graceful stop complete */
 808                 if (readl(&fec->eth->x_cntrl) & 0x00000001) {
 809                         fec_halt(dev);
 810                         writel(~0x00000001 & readl(&fec->eth->x_cntrl),
 811                                         &fec->eth->x_cntrl);
 812                         fec_init(dev, fec->bd);
 813                 }
 814         }
 815
 816         /*
 817          * Read the buffer status. Before the status can be read, the data cache
 818          * must be invalidated, because the data in RAM might have been changed
 819          * by DMA. The descriptors are properly aligned to cachelines so there's
 820          * no need to worry they'd overlap.
 821          *
 822          * WARNING: By invalidating the descriptor here, we also invalidate
 823          * the descriptors surrounding this one. Therefore we can NOT change the
 824          * contents of this descriptor nor the surrounding ones. The problem is
 825          * that in order to mark the descriptor as processed, we need to change
 826          * the descriptor. The solution is to mark the whole cache line when all
 827          * descriptors in the cache line are processed.
 828          */
 829         addr = (uint32_t)rbd;
 830         addr &= ~(ARCH_DMA_MINALIGN - 1);
 831         size = roundup(sizeof(struct fec_bd), ARCH_DMA_MINALIGN);
 832         invalidate_dcache_range(addr, addr + size);
 833
 834         bd_status = readw(&rbd->status);
 835         if (!(bd_status & FEC_RBD_EMPTY)) {
 836                 debug("fec_recv: status 0x%04x len %u\n", bd_status,
 837                         readw(&rbd->data_length) - 4);
 838                 if ((bd_status & FEC_RBD_LAST) && !(bd_status & FEC_RBD_ERR) &&
 839                         ((readw(&rbd->data_length) - 4) > 14)) {
 840                         /*
 841                          * Get buffer address and size
 842                          */
 843                         addr = readl(&rbd->data_pointer);
 844                         frame_length = readw(&rbd->data_length) - 4;
 845
 846                         /*
 847                          * Invalidate data cache over the buffer
 848                          */
 849                         end = roundup(addr + frame_length, ARCH_DMA_MINALIGN);
 850                         addr &= ~(ARCH_DMA_MINALIGN - 1);
 851                         invalidate_dcache_range(addr, end);
 852
 853                         /*
 854                          *  Fill the buffer and pass it to upper layers
 855                          */
 856 #ifdef CONFIG_FEC_MXC_SWAP_PACKET
 857                         swap_packet((uint32_t *)addr, frame_length);
 858 #endif
 859                         memcpy(buff, (char *)addr, frame_length);
 860                         net_process_received_packet(buff, frame_length);
 861                         len = frame_length;
 862                 } else {
 863                         if (bd_status & FEC_RBD_ERR)
 864                                 printf("error frame: 0x%08x 0x%08x\n",
 865                                        addr, bd_status);
 866                 }
 867
 868                 /*
 869                  * Free the current buffer, restart the engine and move forward
 870                  * to the next buffer. Here we check if the whole cacheline of
 871                  * descriptors was already processed and if so, we mark it free
 872                  * as whole.
 873                  */
 874                 size = RXDESC_PER_CACHELINE - 1;
 875                 if ((fec->rbd_index & size) == size) {
 876                         i = fec->rbd_index - size;
 877                         addr = (uint32_t)&fec->rbd_base[i];
 878                         for (; i <= fec->rbd_index ; i++) {
 879                                 fec_rbd_clean(i == (FEC_RBD_NUM - 1),
 880                                               &fec->rbd_base[i]);
 881                         }
 882                         flush_dcache_range(addr,
 883                                 addr + ARCH_DMA_MINALIGN);
 884                 }
 885
 886                 fec_rx_task_enable(fec);
 887                 fec->rbd_index = (fec->rbd_index + 1) % FEC_RBD_NUM;
 888                 debug("fec_recv: stop\n");
 889         }
 890
 891         return len;
 892 }
 893
 894 static void fec_set_dev_name(char *dest, int dev_id)
 895 {
 896         sprintf(dest, (dev_id == -1) ? "FEC" : "FEC%i", dev_id);
 897 }
 898
 899 static int fec_alloc_descs(struct fec_priv *fec)
 900 {
 901         unsigned int size;
 902         int i;
 903         void *data;
 904
 905         /* Allocate TX descriptors. */
 906         size = roundup(2 * sizeof(struct fec_bd), ARCH_DMA_MINALIGN);
 907         fec->tbd_base = memalign(ARCH_DMA_MINALIGN, size);
 908         if (!fec->tbd_base)
 909                 goto err_tx;
 910
 911         /* Allocate RX descriptors. */
 912         size = roundup(FEC_RBD_NUM * sizeof(struct fec_bd), ARCH_DMA_MINALIGN);
 913         fec->rbd_base = memalign(ARCH_DMA_MINALIGN, size);
 914         if (!fec->rbd_base)
 915                 goto err_rx;
 916
 917         memset(fec->rbd_base, 0, size);
 918
 919         /* Allocate RX buffers. */
 920
 921         /* Maximum RX buffer size. */
 922         size = roundup(FEC_MAX_PKT_SIZE, FEC_DMA_RX_MINALIGN);
 923         for (i = 0; i < FEC_RBD_NUM; i++) {
 924                 data = memalign(FEC_DMA_RX_MINALIGN, size);
 925                 if (!data) {
 926                         printf("%s: error allocating rxbuf %d\n", __func__, i);
 927                         goto err_ring;
 928                 }
 929
 930                 memset(data, 0, size);
 931
 932                 fec->rbd_base[i].data_pointer = (uint32_t)data;
 933                 fec->rbd_base[i].status = FEC_RBD_EMPTY;
 934                 fec->rbd_base[i].data_length = 0;
 935                 /* Flush the buffer to memory. */
 936                 flush_dcache_range((unsigned long)data,
 937                                 (unsigned long)data + size);
 938         }
 939
 940         /* Mark the last RBD to close the ring. */
 941         fec->rbd_base[i - 1].status = FEC_RBD_WRAP | FEC_RBD_EMPTY;
 942
 943         fec->rbd_index = 0;
 944         fec->tbd_index = 0;
 945
 946         return 0;
 947
 948 err_ring:
 949         for (; i >= 0; i--)
 950                 free((void *)fec->rbd_base[i].data_pointer);
 951         free(fec->rbd_base);
 952 err_rx:
 953         free(fec->tbd_base);
 954 err_tx:
 955         return -ENOMEM;
 956 }
 957
 958 static void fec_free_descs(struct fec_priv *fec)
 959 {
 960         int i;
 961
 962         for (i = 0; i < FEC_RBD_NUM; i++)
 963                 free((void *)fec->rbd_base[i].data_pointer);
 964         free(fec->rbd_base);
 965         free(fec->tbd_base);
 966 }
 967
 968 #ifdef CONFIG_PHYLIB
 969 int fec_probe(bd_t *bd, int dev_id, uint32_t base_addr,
 970                 struct mii_dev *bus, struct phy_device *phydev)
 971 #else
 972 static int fec_probe(bd_t *bd, int dev_id, uint32_t base_addr,
 973                 struct mii_dev *bus, int phy_id)
 974 #endif
 975 {
 976         struct eth_device *edev;
 977         struct fec_priv *fec;
 978         unsigned char ethaddr[6];
 979         uint32_t start;
 980         int ret = 0;
 981
 982         /* create and fill edev struct */
 983         edev = calloc(sizeof(struct eth_device), 1);
 984         if (!edev) {
 985                 puts("fec_mxc: not enough malloc memory for eth_device\n");
 986                 ret = -ENOMEM;
 987                 goto err1;
 988         }
 989
 990         fec = calloc(sizeof(struct fec_priv), 1);
 991         if (!fec) {
 992                 puts("fec_mxc: not enough malloc memory for fec_priv\n");
 993                 ret = -ENOMEM;
 994                 goto err2;
 995         }
 996
 997         ret = fec_alloc_descs(fec);
 998         if (ret)
 999                 goto err3;
1000
1001         edev->priv = fec;
1002         edev->init = fec_init;
1003         edev->send = fec_send;
1004         edev->recv = fec_recv;
1005         edev->halt = fec_halt;
1006         edev->write_hwaddr = fec_set_hwaddr;
1007
1008         fec->eth = (struct ethernet_regs *)base_addr;
1009         fec->bd = bd;
1010
1011         fec->xcv_type = CONFIG_FEC_XCV_TYPE;
1012
1013         /* Reset chip. */
1014         writel(readl(&fec->eth->ecntrl) | FEC_ECNTRL_RESET, &fec->eth->ecntrl);
1015         start = get_timer(0);
1016         while (readl(&fec->eth->ecntrl) & FEC_ECNTRL_RESET) {
1017                 if (get_timer(start) > (CONFIG_SYS_HZ * 5)) {
1018                         printf("FEC MXC: Timeout reseting chip\n");
1019                         goto err4;
1020                 }
1021                 udelay(10);
1022         }
1023
1024         fec_reg_setup(fec);
1025         fec_set_dev_name(edev->name, dev_id);
1026         fec->dev_id = (dev_id == -1) ? 0 : dev_id;
1027         fec->bus = bus;
1028         fec_mii_setspeed(bus->priv);
1029 #ifdef CONFIG_PHYLIB
1030         fec->phydev = phydev;
1031         phy_connect_dev(phydev, edev);
1032         /* Configure phy */
1033         phy_config(phydev);
1034 #else
1035         fec->phy_id = phy_id;
1036 #endif
1037         eth_register(edev);
1038
1039         if (fec_get_hwaddr(edev, dev_id, ethaddr) == 0) {
1040                 if (dev_id < 0)
1041                         debug("got MAC address from fuse: %pM\n", ethaddr);
1042                 else
1043                         debug("got MAC%d address from fuse: %pM\n", dev_id, ethaddr);
1044                 memcpy(edev->enetaddr, ethaddr, 6);
1045                 if (!getenv("ethaddr"))
1046                         eth_setenv_enetaddr("ethaddr", ethaddr);
1047         }
1048         return ret;
1049 err4:
1050         fec_free_descs(fec);
1051 err3:
1052         free(fec);
1053 err2:
1054         free(edev);
1055 err1:
1056         return ret;
1057 }
1058
1059 struct mii_dev *fec_get_miibus(uint32_t base_addr, int dev_id)
1060 {
1061         struct ethernet_regs *eth = (struct ethernet_regs *)base_addr;
1062         struct mii_dev *bus;
1063         int ret;
1064
1065         bus = mdio_alloc();
1066         if (!bus) {
1067                 printf("mdio_alloc failed\n");
1068                 return NULL;
1069         }
1070         bus->read = fec_phy_read;
1071         bus->write = fec_phy_write;
1072         bus->priv = eth;
1073         fec_set_dev_name(bus->name, dev_id);
1074
1075         ret = mdio_register(bus);
1076         if (ret) {
1077                 printf("mdio_register failed\n");
1078                 free(bus);
1079                 return NULL;
1080         }
1081         fec_mii_setspeed(eth);
1082         return bus;
1083 }
1084
1085 int fecmxc_initialize_multi(bd_t *bd, int dev_id, int phy_id, uint32_t addr)
1086 {
1087         uint32_t base_mii;
1088         struct mii_dev *bus = NULL;
1089 #ifdef CONFIG_PHYLIB
1090         struct phy_device *phydev = NULL;
1091 #endif
1092         int ret;
1093
1094 #ifdef CONFIG_SOC_MX28
1095         /*
1096          * The i.MX28 has two ethernet interfaces, but they are not equal.
1097          * Only the first one can access the MDIO bus.
1098          */
1099         base_mii = MXS_ENET0_BASE;
1100 #else
1101         base_mii = addr;
1102 #endif
1103         debug("eth_init: fec_probe(bd, %i, %i) @ %08x\n", dev_id, phy_id, addr);
1104         bus = fec_get_miibus(base_mii, dev_id);
1105         if (!bus)
1106                 return -ENOMEM;
1107 #ifdef CONFIG_PHYLIB
1108         phydev = phy_find_by_mask(bus, phy_id < 0 ? 0xff : (1 << phy_id),
1109                                 PHY_INTERFACE_MODE_RGMII);
1110         if (!phydev) {
1111                 free(bus);
1112                 return -ENOMEM;
1113         }
1114         ret = fec_probe(bd, dev_id, addr, bus, phydev);
1115 #else
1116         ret = fec_probe(bd, dev_id, addr, bus, phy_id);
1117 #endif
1118         if (ret) {
1119 #ifdef CONFIG_PHYLIB
1120                 free(phydev);
1121 #endif
1122                 free(bus);
1123         }
1124         return ret;
1125 }
1126
1127 #ifdef CONFIG_FEC_MXC_PHYADDR
1128 int fecmxc_initialize(bd_t *bd)
1129 {
1130         return fecmxc_initialize_multi(bd, -1, CONFIG_FEC_MXC_PHYADDR,
1131                         IMX_FEC_BASE);
1132 }
1133 #endif
1134
1135 #ifndef CONFIG_PHYLIB
1136 int fecmxc_register_mii_postcall(struct eth_device *dev, int (*cb)(int))
1137 {
1138         struct fec_priv *fec = dev->priv;
1139         fec->mii_postcall = cb;
1140         return 0;
1141 }
1142 #endif