include/configs/HWW1U1A.h

   1 /*
   2  * Copyright 2009-2010 eXMeritus, A Boeing Company
   3  *
   4  * SPDX-License-Identifier:     GPL-2.0+
   5  */
   6
   7 /*
   8  * HardwareWall HWW-1U-1A airborne unit configuration file
   9  */
  10 #ifndef __CONFIG_H
  11 #define __CONFIG_H
  12
  13 /* High-level system configuration options */
  14 #define CONFIG_BOOKE            /* Power/PowerPC Book-E                 */
  15 #define CONFIG_E500             /* e500 (Power ISA v2.03 with SPE)      */
  16 #define CONFIG_MPC85xx          /* MPC8540/60/55/41/48 family           */
  17 #define CONFIG_FSL_ELBC         /* FreeScale Enhanced LocalBus Cntlr    */
  18 #define CONFIG_FSL_LAW          /* FreeScale Local Access Window        */
  19 #define CONFIG_P2020            /* FreeScale P2020                      */
  20 #define CONFIG_HWW1U1A          /* eXMeritus HardwareWall HWW-1U-1A     */
  21 #define CONFIG_MP               /* Multiprocessing support              */
  22 #define CONFIG_HWCONFIG         /* Use hwconfig from environment        */
  23
  24 #define CONFIG_L2_CACHE                 /* L2 cache enabled             */
  25 #define CONFIG_BTB                      /* Branch predition enabled     */
  26
  27 #define CONFIG_PANIC_HANG               /* No board reset on panic      */
  28 #define CONFIG_BOARD_EARLY_INIT_R       /* Call board_early_init_r()    */
  29 #define CONFIG_CMD_REGINFO              /* Dump various CPU regs        */
  30
  31 /*
  32  * Allow the use of 36-bit physical addresses.  Device-trees with 64-bit
  33  * addresses have known compatibility issues with some existing kernels.
  34  */
  35 #define CONFIG_ENABLE_36BIT_PHYS
  36 #define CONFIG_PHYS_64BIT
  37 #define CONFIG_ADDR_MAP
  38 #define CONFIG_SYS_NUM_ADDR_MAP 16 /* Number of entries in TLB1 */
  39
  40 /* Reserve plenty of RAM for malloc (we have 2GB+) */
  41 #define CONFIG_SYS_MALLOC_LEN (1024 * 1024)
  42
  43 /* How much L2 cache do we map so we can use it as RAM */
  44 #define CONFIG_SYS_INIT_RAM_LOCK
  45 #define CONFIG_SYS_INIT_RAM_SIZE 0x00004000
  46
  47 /* This is our temporary global data area just above the stack */
  48 #define CONFIG_SYS_GBL_DATA_OFFSET \
  49         (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
  50
  51 /* The stack grows down from the global data area */
  52 #define CONFIG_SYS_INIT_SP_OFFSET CONFIG_SYS_GBL_DATA_OFFSET
  53
  54 /* Enable IRQs and watchdog with a 1000Hz system decrementer */
  55 #define CONFIG_CMD_IRQ
  56
  57 /* -------------------------------------------------------------------- */
  58
  59 /*
  60  * Clock crystal configuration:
  61  *  (1) SYS: 66.666MHz +/- 50ppm (drives CPU/PCI/DDR)
  62  *  (2) CCB: Multiplier from SYS_CLK
  63  *  (3) RTC: 25.000MHz +/- 50ppm (sampled against CCB clock)
  64  */
  65 #define CONFIG_SYS_CLK_FREQ 66666000/*Hz*/
  66 #define CONFIG_DDR_CLK_FREQ 66666000/*Hz*/
  67
  68
  69 /* -------------------------------------------------------------------- */
  70
  71 /*
  72  * Memory map
  73  *
  74  * 0x0000_0000  0x7fff_ffff    2G  DDR2 ECC SDRAM
  75  * 0x8000_0000  0x9fff_ffff  512M  PCI-E Bus 1
  76  * 0xa000_0000  0xbfff_ffff  512M  PCI-E Bus 2 (unused)
  77  * 0xc000_0000  0xdfff_ffff  512M  PCI-E Bus 3
  78  * 0xe000_0000  0xe7ff_ffff  128M  Spansion FLASH
  79  * 0xe800_0000  0xefff_ffff  128M  Spansion FLASH
  80  * 0xffd0_0000  0xffd0_3fff   16K  L1 boot stack (TLB0)
  81  * 0xffe0_0000  0xffef_ffff    1M  CCSR
  82  * 0xffe0_5000  0xffe0_5fff    4K    Enhanced LocalBus Controller
  83  */
  84
  85 /* Virtual Memory Map */
  86 #define CONFIG_SYS_DDR_SDRAM_BASE       0x00000000
  87 #define CONFIG_SYS_SDRAM_BASE           0x00000000
  88 #define CONFIG_SYS_PCIE3_MEM_VIRT       0x80000000
  89 #define CONFIG_SYS_PCIE2_MEM_VIRT       0xa0000000
  90 #define CONFIG_SYS_PCIE1_MEM_VIRT       0xc0000000
  91 #define CONFIG_SYS_FLASH_BASE           0xe0000000
  92 #define CONFIG_SYS_PCIE3_IO_VIRT        0xffc00000
  93 #define CONFIG_SYS_PCIE2_IO_VIRT        0xffc10000
  94 #define CONFIG_SYS_PCIE1_IO_VIRT        0xffc20000
  95 #define CONFIG_SYS_INIT_RAM_ADDR        0xffd00000
  96 #define CONFIG_SYS_CCSRBAR              0xffe00000 /* CCSRBAR @ runtime */
  97
  98 #define CONFIG_SYS_PCIE3_MEM_SIZE       0x20000000 /* 512M */
  99 #define CONFIG_SYS_PCIE2_MEM_SIZE       0x20000000 /* 512M */
 100 #define CONFIG_SYS_PCIE1_MEM_SIZE       0x20000000 /* 512M */
 101 #define CONFIG_SYS_PCIE3_IO_SIZE        0x00010000 /* 64k */
 102 #define CONFIG_SYS_PCIE2_IO_SIZE        0x00010000 /* 64k */
 103 #define CONFIG_SYS_PCIE1_IO_SIZE        0x00010000 /* 64k */
 104
 105 /* Physical Memory Map */
 106 #define CONFIG_SYS_PCIE3_MEM_PHYS     0xc00000000ull
 107 #define CONFIG_SYS_PCIE2_MEM_PHYS     0xc20000000ull
 108 #define CONFIG_SYS_PCIE1_MEM_PHYS     0xc40000000ull
 109 #define CONFIG_SYS_FLASH_BASE_PHYS    0xfe0000000ull
 110 #define CONFIG_SYS_PCIE3_IO_PHYS      0xfffc00000ull
 111 #define CONFIG_SYS_PCIE2_IO_PHYS      0xfffc10000ull
 112 #define CONFIG_SYS_PCIE1_IO_PHYS      0xfffc20000ull
 113 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS 0xfffd00000ull
 114 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH 0xf          /* for ASM code */
 115 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW  0xffd00000   /* for ASM code */
 116 #define CONFIG_SYS_CCSRBAR_PHYS_HIGH       0xf          /* for ASM code */
 117 #define CONFIG_SYS_CCSRBAR_PHYS_LOW        0xffe00000   /* for ASM code */
 118
 119
 120 /* -------------------------------------------------------------------- */
 121
 122 /* U-Boot image (MONITOR_BASE == TEXT_BASE) */
 123 #define CONFIG_RESET_VECTOR_ADDRESS     0xeffffffc /* Top address in flash */
 124 #define CONFIG_SYS_TEXT_BASE            0xeff80000 /* Start of U-Boot image */
 125 #define CONFIG_SYS_MONITOR_BASE         CONFIG_SYS_TEXT_BASE
 126 #define CONFIG_SYS_MONITOR_LEN          0x80000 /* 512kB (4 flash sectors) */
 127
 128 /*
 129  * U-Boot Environment Image:  The two sectors immediately below U-Boot
 130  * form the U-Boot environment (regular and redundant).
 131  */
 132 #define CONFIG_ENV_IS_IN_FLASH  /* The environment image is stored in FLASH */
 133 #define CONFIG_ENV_OVERWRITE    /* Allow "protected" variables to be erased */
 134 #define CONFIG_ENV_SECT_SIZE    0x20000 /* 128kB (1 flash sector) */
 135 #define CONFIG_ENV_ADDR        (CONFIG_SYS_MONITOR_BASE - CONFIG_ENV_SECT_SIZE)
 136 #define CONFIG_ENV_ADDR_REDUND (CONFIG_ENV_ADDR         - CONFIG_ENV_SECT_SIZE)
 137
 138 /* Only use 8kB of each environment sector for data */
 139 #define CONFIG_ENV_SIZE         0x2000 /* 8kB */
 140 #define CONFIG_ENV_SIZE_REDUND  0x2000 /* 8kB */
 141
 142
 143 /* -------------------------------------------------------------------- */
 144
 145 /* Serial Console Configuration */
 146 #define CONFIG_CONS_INDEX 1
 147 #define CONFIG_SYS_NS16550
 148 #define CONFIG_SYS_NS16550_SERIAL
 149 #define CONFIG_SYS_NS16550_REG_SIZE 1
 150 #define CONFIG_SYS_NS16550_CLK get_bus_freq(0)
 151
 152 #define CONFIG_BAUDRATE 115200
 153 #define CONFIG_SYS_BAUDRATE_TABLE \
 154         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400, 115200}
 155
 156 #define CONFIG_SYS_NS16550_COM1 (CONFIG_SYS_CCSRBAR+0x4500)
 157 #define CONFIG_SYS_NS16550_COM2 (CONFIG_SYS_CCSRBAR+0x4600)
 158
 159 /* Echo back characters received during a serial download */
 160 #define CONFIG_LOADS_ECHO
 161
 162 /* Allow a serial-download to temporarily change baud */
 163 #define CONFIG_SYS_LOADS_BAUD_CHANGE
 164
 165
 166 /* -------------------------------------------------------------------- */
 167
 168 /* PCI and PCI-Express Support */
 169 #define CONFIG_PCI              /* Enable PCI/PCIE                      */
 170 #define CONFIG_PCI_PNP          /* Scan PCI busses                      */
 171 #define CONFIG_CMD_PCI          /* Enable the "pci" command             */
 172 #define CONFIG_FSL_PCI_INIT     /* Common FreeScale PCI initialization  */
 173 #define CONFIG_PCI_INDIRECT_BRIDGE      /* indirect PCI bridge support */
 174 #define CONFIG_FSL_PCIE_RESET   /* We have PCI-E reset errata           */
 175 #define CONFIG_SYS_PCI_64BIT    /* PCI resources are 64-bit             */
 176 #define CONFIG_PCI_SCAN_SHOW    /* Display PCI scan during boot         */
 177
 178 /* Enable 2 of the 3 PCI-E controllers */
 179 #define CONFIG_PCIE3
 180 #undef  CONFIG_PCIE2
 181 #define CONFIG_PCIE1
 182
 183 /* Display human-readable names when initializing */
 184 #define CONFIG_SYS_PCIE3_NAME "Intel 82571EB"
 185 #define CONFIG_SYS_PCIE2_NAME "Unused"
 186 #define CONFIG_SYS_PCIE1_NAME "Silicon Image SIL3531"
 187
 188 /*
 189  * PCI bus addresses
 190  * Memory space is mapped 1-1, but I/O space must start from 0.
 191  */
 192 #define CONFIG_SYS_PCIE3_IO_BUS  0x00000000
 193 #define CONFIG_SYS_PCIE2_IO_BUS  0x00000000
 194 #define CONFIG_SYS_PCIE1_IO_BUS  0x00000000
 195 #define CONFIG_SYS_PCIE3_MEM_BUS 0xe0000000
 196 #define CONFIG_SYS_PCIE2_MEM_BUS 0xe0000000
 197 #define CONFIG_SYS_PCIE1_MEM_BUS 0xe0000000
 198
 199
 200 /* -------------------------------------------------------------------- */
 201
 202 /* Generic FreeScale hardware I2C support */
 203 #define CONFIG_SYS_I2C
 204 #define CONFIG_SYS_I2C_FSL
 205 #define CONFIG_SYS_FSL_I2C_SPEED        400000
 206 #define CONFIG_SYS_FSL_I2C_SLAVE        0x7F
 207 #define CONFIG_SYS_FSL_I2C_OFFSET       0x3000
 208 #define CONFIG_SYS_FSL_I2C2_SPEED       400000
 209 #define CONFIG_SYS_FSL_I2C2_SLAVE       0x7F
 210 #define CONFIG_SYS_FSL_I2C2_OFFSET      0x3100
 211 #define CONFIG_SYS_I2C_NOPROBES         { {0, 0x29} }
 212 #define CONFIG_CMD_I2C
 213
 214 /* DDR2 SO-RDIMM SPD EEPROM is at I2C0-0x51 */
 215 #define CONFIG_SYS_SPD_BUS_NUM 0
 216 #define SPD_EEPROM_ADDRESS 0x51
 217
 218 /* DS1339 RTC is at I2C0-0x68 (I know it says "DS1337", it's a DS1339) */
 219 #define CONFIG_CMD_DATE
 220 #define CONFIG_RTC_DS1337
 221 #define CONFIG_SYS_RTC_BUS_NUM 0
 222 #define CONFIG_SYS_I2C_RTC_ADDR 0x68
 223 /* Turn off RTC square-wave output to save battery */
 224 #define CONFIG_SYS_RTC_DS1337_NOOSC
 225
 226 /*
 227  * AT24C128N EEPROM at I2C0-0x53.
 228  *
 229  * That Atmel EEPROM has 128kbit of memory (16kByte) divided into 256 pages
 230  * of 64 bytes per page.  The chip uses 2-byte addresses and has a max write
 231  * cycle time of 20ms according to the datasheet.
 232  *
 233  * NOTE: Our environment is stored on regular direct-attached FLASH, this
 234  * chip is only used as a write-protected backup for certain key settings
 235  * such as the serial# and macaddr values.  (EG: "env import")
 236  */
 237 #define CONFIG_CMD_EEPROM
 238 #define CONFIG_ENV_EEPROM_IS_ON_I2C
 239 #define CONFIG_SYS_I2C_EEPROM_ADDR 0x53
 240 #define CONFIG_SYS_I2C_EEPROM_ADDR_LEN 2
 241 #define CONFIG_SYS_EEPROM_PAGE_WRITE_BITS 6 /* 1 << 6 == 64 byte pages */
 242 #define CONFIG_SYS_EEPROM_PAGE_WRITE_DELAY_MS 21
 243
 244 /*
 245  * PCA9554 is at I2C1-0x3f (I know it says "PCA953X", it's a PCA9554).  You
 246  * must first select the I2C1 bus with "i2c dev 1" or the "pca953x" command
 247  * will not be able to access the chip.
 248  */
 249 #define CONFIG_PCA953X
 250 #define CONFIG_CMD_PCA953X
 251 #define CONFIG_CMD_PCA953X_INFO
 252 #define CONFIG_SYS_I2C_PCA953X_ADDR 0x3f
 253
 254
 255 /* -------------------------------------------------------------------- */
 256
 257 /* FreeScale DDR2/3 SDRAM Controller */
 258 #define CONFIG_SYS_FSL_DDR2             /* Our SDRAM slot is DDR2               */
 259 #define CONFIG_DDR_ECC          /* Enable ECC by default                */
 260 #define CONFIG_DDR_SPD          /* Detect DDR config from SPD EEPROM    */
 261 #define CONFIG_SPD_EEPROM       /* ...why 2 config variables for this?  */
 262 #define CONFIG_VERY_BIG_RAM     /* Allow 2GB+ of RAM                    */
 263 #define CONFIG_CMD_SDRAM
 264
 265 /* Standard P2020 DDR controller parameters */
 266 #define CONFIG_NUM_DDR_CONTROLLERS 1
 267 #define CONFIG_DIMM_SLOTS_PER_CTLR 1
 268 #define CONFIG_CHIP_SELECTS_PER_CTRL 2
 269
 270 /* Make sure to tell the DDR controller to preinitialze all of RAM */
 271 #define CONFIG_MEM_INIT_VALUE 0xDEADBEEF
 272 #define CONFIG_ECC_INIT_VIA_DDRCONTROLLER
 273
 274
 275 /* -------------------------------------------------------------------- */
 276
 277 /* FLASH Memory Configuration (2x 128MB SPANSION FLASH) */
 278 #define CONFIG_FLASH_CFI_DRIVER
 279 #define CONFIG_SYS_FLASH_CFI
 280 #define CONFIG_SYS_FLASH_EMPTY_INFO
 281 #define CONFIG_SYS_FLASH_AMD_CHECK_DQ7
 282
 283 /* Flash banks (2x 128MB) */
 284 #define FLASH0_PHYS (CONFIG_SYS_FLASH_BASE_PHYS + 0x8000000ull)
 285 #define FLASH1_PHYS (CONFIG_SYS_FLASH_BASE_PHYS + 0x0000000ull)
 286 #define CONFIG_SYS_MAX_FLASH_BANKS 2
 287 #define CONFIG_SYS_MAX_FLASH_SECT 1024
 288 #define CONFIG_SYS_FLASH_BANKS_LIST { FLASH0_PHYS, FLASH1_PHYS }
 289
 290 /*
 291  * Flash access modes and timings (values are the defaults after a RESET).
 292  *
 293  * NOTE: These could probably be optimized but are more than sufficient for
 294  * this particular system for the moment.
 295  */
 296 #define FLASH_BRx (BR_PS_16 | BR_MS_GPCM | BR_V)
 297 #define FLASH_ORx (OR_GPCM_CSNT | OR_GPCM_ACS_DIV2 | OR_GPCM_XACS \
 298                 | OR_GPCM_SCY_15 | OR_GPCM_TRLX | OR_GPCM_EHTR | OR_GPCM_EAD)
 299
 300 /* Configure both flash banks */
 301 #define CONFIG_SYS_BR0_PRELIM (FLASH_BRx | BR_PHYS_ADDR(FLASH0_PHYS))
 302 #define CONFIG_SYS_BR1_PRELIM (FLASH_BRx | BR_PHYS_ADDR(FLASH1_PHYS))
 303 #define CONFIG_SYS_OR0_PRELIM (FLASH_ORx | OR_AM_128MB)
 304 #define CONFIG_SYS_OR1_PRELIM (FLASH_ORx | OR_AM_128MB)
 305
 306 /* Flash timeouts (in ms) */
 307 #define CONFIG_SYS_FLASH_ERASE_TOUT 60000UL /* Erase (60s)      */
 308 #define CONFIG_SYS_FLASH_WRITE_TOUT   500UL /* Write (0.5s)     */
 309
 310 /* Quiet flash testing */
 311 #define CONFIG_SYS_FLASH_QUIET_TEST
 312
 313 /* Make program/erase count down from 45/5 (9....8....7....) */
 314 #define CONFIG_FLASH_SHOW_PROGRESS 45
 315
 316
 317 /* -------------------------------------------------------------------- */
 318
 319 /* Ethernet Device Support */
 320 #define CONFIG_MII                      /* Enable MII PHY code          */
 321 #define CONFIG_MII_DEFAULT_TSEC         /* ??? Copied from P2020DS      */
 322 #define CONFIG_PHY_GIGE                 /* Support Gigabit PHYs         */
 323 #define CONFIG_ETHPRIME "e1000#0"       /* Default to external ports    */
 324
 325 /* Turn on various helpful networking commands */
 326 #define CONFIG_CMD_DHCP
 327 #define CONFIG_CMD_MII
 328 #define CONFIG_CMD_NET
 329 #define CONFIG_CMD_PING
 330
 331 /* On-chip FreeScale P2020 "tsec" Ethernet (oneway fibers and peer) */
 332 #define CONFIG_TSEC_ENET
 333 #define CONFIG_TSEC1
 334 #define CONFIG_TSEC2
 335 #define CONFIG_TSEC3
 336 #define CONFIG_TSEC1_NAME "owt0"
 337 #define CONFIG_TSEC2_NAME "owt1"
 338 #define CONFIG_TSEC3_NAME "peer"
 339 #define TSEC1_FLAGS (TSEC_GIGABIT | TSEC_REDUCED)
 340 #define TSEC2_FLAGS (TSEC_GIGABIT | TSEC_REDUCED)
 341 #define TSEC3_FLAGS (TSEC_GIGABIT | TSEC_REDUCED)
 342 #define TSEC1_PHYIDX 0
 343 #define TSEC2_PHYIDX 0
 344 #define TSEC3_PHYIDX 0
 345 #define TSEC1_PHY_ADDR      2
 346 #define TSEC2_PHY_ADDR      3
 347 #define TSEC3_PHY_ADDR      4
 348 #define TSEC3_PHY_ADDR_CPUA 4
 349 #define TSEC3_PHY_ADDR_CPUB 5
 350
 351 /* PCI-E dual-port E1000 (external ethernet ports) */
 352 #define CONFIG_E1000
 353 #define CONFIG_E1000_SPI
 354 #define CONFIG_E1000_SPI_GENERIC
 355 #define CONFIG_CMD_E1000
 356
 357 /* We need the SPI infrastructure to poke the E1000's EEPROM */
 358 #define CONFIG_SPI
 359 #define CONFIG_SPI_X
 360 #define CONFIG_CMD_SPI
 361 #define MAX_SPI_BYTES 32
 362
 363
 364 /* -------------------------------------------------------------------- */
 365
 366 /* USB Thumbdrive Device Support */
 367 #define CONFIG_USB_EHCI
 368 #define CONFIG_USB_EHCI_FSL
 369 #define CONFIG_USB_STORAGE
 370 #define CONFIG_EHCI_HCD_INIT_AFTER_RESET
 371 #define CONFIG_CMD_USB
 372
 373 /* Partition and Filesystem support */
 374 #define CONFIG_DOS_PARTITION
 375 #define CONFIG_EFI_PARTITION
 376 #define CONFIG_ISO_PARTITION
 377 #define CONFIG_CMD_EXT2
 378 #define CONFIG_CMD_FAT
 379
 380
 381 /* -------------------------------------------------------------------- */
 382
 383 /* Command line configuration. */
 384 #define CONFIG_CMDLINE_EDITING          /* Enable command editing       */
 385 #define CONFIG_COMMAND_HISTORY          /* Enable command history       */
 386 #define CONFIG_AUTO_COMPLETE            /* Enable command completion    */
 387 #define CONFIG_SYS_LONGHELP             /* Enable detailed command help */
 388 #define CONFIG_SYS_MAXARGS 128          /* Up to 128 command-line args  */
 389 #define CONFIG_SYS_PBSIZE 8192          /* Allow up to 8k printed lines */
 390 #define CONFIG_SYS_CBSIZE 4096          /* Allow up to 4k command lines */
 391 #define CONFIG_SYS_BARGSIZE 4096        /* Allow up to 4k boot args     */
 392 #define CONFIG_SYS_HUSH_PARSER          /* Enable a fancier shell       */
 393
 394 /* A little extra magic here for the prompt */
 395 #define CONFIG_SYS_PROMPT hww1u1a_get_ps1()
 396 #ifndef __ASSEMBLY__
 397 const char *hww1u1a_get_ps1(void);
 398 #endif
 399
 400 /* Include a bunch of default commands we probably want */
 401 #include <config_cmd_default.h>
 402
 403 /* Other helpful shell-like commands */
 404 #define CONFIG_MD5
 405 #define CONFIG_SHA1
 406 #define CONFIG_CMD_MD5SUM
 407 #define CONFIG_CMD_SHA1SUM
 408 #define CONFIG_CMD_ASKENV
 409 #define CONFIG_CMD_SETEXPR
 410
 411
 412 /* -------------------------------------------------------------------- */
 413
 414 /* Image manipulation and booting */
 415
 416 /* We use the OpenFirmware-esque "Flattened Device Tree" */
 417 #define CONFIG_OF_LIBFDT
 418 #define CONFIG_OF_BOARD_SETUP
 419 #define CONFIG_OF_STDOUT_VIA_ALIAS
 420
 421 /*
 422  * For booting Linux, the board info and command line data
 423  * have to be in the first 64 MB of memory, since this is
 424  * the maximum mapped by the Linux kernel during initialization.
 425  */
 426 #define CONFIG_CMD_ELF
 427 #define CONFIG_SYS_BOOTMAPSZ (64 << 20) /* Maximum kernel memory map    */
 428 #define CONFIG_SYS_BOOTM_LEN (64 << 20) /* Maximum kernel size of 64MB  */
 429
 430 /* This is the default address for commands with an optional address arg */
 431 #define CONFIG_LOADADDR           100000
 432 #define CONFIG_SYS_LOAD_ADDR    0x100000
 433
 434 /* Test memory starting from the default load address to just below 2GB */
 435 #define CONFIG_SYS_MEMTEST_START        CONFIG_SYS_LOAD_ADDR
 436 #define CONFIG_SYS_MEMTEST_END          0x7f000000
 437
 438 #define CONFIG_BOOTDELAY 20
 439 #define CONFIG_BOOTCOMMAND "echo Not yet flashed"
 440 #define CONFIG_BOOTARGS ""
 441 #define CONFIG_BOOTARGS_DYNAMIC "console=ttyS0,${baudrate}n1"
 442
 443 /* Extra environment parameters */
 444 #define CONFIG_EXTRA_ENV_SETTINGS                                       \
 445         "ethprime=e1000#0\0"                                            \
 446         "ethrotate=no\0"                                                \
 447         "setbootargs=setenv bootargs "                                  \
 448                         "\"${bootargs} "CONFIG_BOOTARGS_DYNAMIC"\"\0"   \
 449         "perf_mode=performance\0"                                       \
 450         "hwconfig="     "fsl_ddr:ctlr_intlv=bank,bank_intlv=cs0_cs1;"   \
 451                         "usb1:dr_mode=host,phy_type=ulpi\0"             \
 452         "flkernel=0xe8000000\0"                                         \
 453         "flinitramfs=0xe8800000\0"                                      \
 454         "fldevicetree=0xeff20000\0"                                     \
 455         "flbootm=bootm ${flkernel} ${flinitramfs} ${fldevicetree}\0"    \
 456         "flboot=run preboot; run flbootm\0"                             \
 457         "restore_eeprom=i2c dev 0 && "                                  \
 458                         "eeprom read $loadaddr 0x0000 0x2000 && "       \
 459                         "env import -c $loadaddr 0x2000\0"
 460
 461 #endif  /* __CONFIG_H */