include/configs/NETTA.h

   1 /*
   2  * (C) Copyright 2000-2010
   3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   4  *
   5  * SPDX-License-Identifier:     GPL-2.0+
   6  */
   7
   8 /*
   9  * Pantelis Antoniou, Intracom S.A., panto@intracom.gr
  10  * U-Boot port on NetTA4 board
  11  */
  12
  13 #ifndef __CONFIG_H
  14 #define __CONFIG_H
  15
  16 /*
  17  * High Level Configuration Options
  18  * (easy to change)
  19  */
  20
  21 #define CONFIG_MPC885           1       /* This is a MPC885 CPU         */
  22 #define CONFIG_NETTA            1       /* ...on a NetTA board          */
  23
  24 #define CONFIG_SYS_TEXT_BASE    0x40000000
  25
  26 #define CONFIG_8xx_CONS_SMC1    1       /* Console is on SMC1           */
  27 #undef  CONFIG_8xx_CONS_SMC2
  28 #undef  CONFIG_8xx_CONS_NONE
  29
  30 #define CONFIG_BAUDRATE         115200  /* console baudrate = 115kbps   */
  31
  32 /* #define CONFIG_XIN            10000000 */
  33 #define CONFIG_XIN               50000000
  34 #define MPC8XX_HZ               120000000
  35 /* #define MPC8XX_HZ            100000000 */
  36 /* #define MPC8XX_HZ             50000000 */
  37 /* #define MPC8XX_HZ             80000000 */
  38
  39 #define CONFIG_8xx_GCLK_FREQ    MPC8XX_HZ
  40
  41 #if 0
  42 #define CONFIG_BOOTDELAY        -1      /* autoboot disabled            */
  43 #else
  44 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
  45 #endif
  46
  47 #undef  CONFIG_CLOCKS_IN_MHZ    /* clocks NOT passsed to Linux in MHz */
  48
  49 #define CONFIG_PREBOOT  "echo;echo Type \\\"run flash_nfs\\\" to mount root filesystem over NFS;echo"
  50
  51 #undef  CONFIG_BOOTARGS
  52 #define CONFIG_BOOTCOMMAND                                                      \
  53         "tftpboot; "                                                            \
  54         "setenv bootargs root=/dev/nfs rw nfsroot=${serverip}:${rootpath} "     \
  55         "ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}:${hostname}::off;"    \
  56         "bootm"
  57
  58 #define CONFIG_LOADS_ECHO       0       /* echo off for serial download */
  59 #undef  CONFIG_SYS_LOADS_BAUD_CHANGE            /* don't allow baudrate change  */
  60
  61 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
  62 #define CONFIG_HW_WATCHDOG
  63
  64 #undef  CONFIG_CAN_DRIVER               /* CAN Driver support disabled  */
  65
  66 /*
  67  * BOOTP options
  68  */
  69 #define CONFIG_BOOTP_SUBNETMASK
  70 #define CONFIG_BOOTP_GATEWAY
  71 #define CONFIG_BOOTP_HOSTNAME
  72 #define CONFIG_BOOTP_BOOTPATH
  73 #define CONFIG_BOOTP_BOOTFILESIZE
  74 #define CONFIG_BOOTP_NISDOMAIN
  75
  76
  77 #undef CONFIG_MAC_PARTITION
  78 #undef CONFIG_DOS_PARTITION
  79
  80 #define CONFIG_RTC_MPC8xx               /* use internal RTC of MPC8xx   */
  81
  82 #define FEC_ENET                1       /* eth.c needs it that way... */
  83 #undef  CONFIG_SYS_DISCOVER_PHY         /* do not discover phys */
  84 #define CONFIG_MII              1
  85 #define CONFIG_MII_INIT         1
  86 #define CONFIG_RMII             1       /* use RMII interface */
  87
  88 #if defined(CONFIG_NETTA_ISDN)
  89 #define CONFIG_ETHER_ON_FEC1    1
  90 #define CONFIG_FEC1_PHY         1       /* phy address of FEC1 */
  91 #define CONFIG_FEC1_PHY_NORXERR 1
  92 #undef  CONFIG_ETHER_ON_FEC2
  93 #else
  94 #define CONFIG_ETHER_ON_FEC1    1
  95 #define CONFIG_FEC1_PHY         8       /* phy address of FEC1 */
  96 #define CONFIG_FEC1_PHY_NORXERR 1
  97 #define CONFIG_ETHER_ON_FEC2    1
  98 #define CONFIG_FEC2_PHY         1       /* phy address of FEC2 */
  99 #define CONFIG_FEC2_PHY_NORXERR 1
 100 #endif
 101
 102 #define CONFIG_ENV_OVERWRITE    1       /* allow modification of vendor params */
 103
 104 /* POST support */
 105 #define CONFIG_POST             (CONFIG_SYS_POST_MEMORY   | \
 106                                  CONFIG_SYS_POST_CODEC     | \
 107                                  CONFIG_SYS_POST_DSP       )
 108
 109
 110 /*
 111  * Command line configuration.
 112  */
 113 #include <config_cmd_default.h>
 114
 115 #define CONFIG_CMD_CDP
 116 #define CONFIG_CMD_DHCP
 117 #define CONFIG_CMD_DIAG
 118 #define CONFIG_CMD_FAT
 119 #define CONFIG_CMD_IDE
 120 #define CONFIG_CMD_JFFS2
 121 #define CONFIG_CMD_MII
 122 #define CONFIG_CMD_NFS
 123 #define CONFIG_CMD_PCMCIA
 124 #define CONFIG_CMD_PING
 125
 126
 127 #define CONFIG_BOARD_EARLY_INIT_F       1
 128 #define CONFIG_MISC_INIT_R
 129
 130 /*
 131  * Miscellaneous configurable options
 132  */
 133 #define CONFIG_SYS_LONGHELP                     /* undef to save memory         */
 134
 135 #define CONFIG_SYS_HUSH_PARSER  1
 136
 137 #if defined(CONFIG_CMD_KGDB)
 138 #define CONFIG_SYS_CBSIZE       1024            /* Console I/O Buffer Size      */
 139 #else
 140 #define CONFIG_SYS_CBSIZE       256             /* Console I/O Buffer Size      */
 141 #endif
 142 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16) /* Print Buffer Size */
 143 #define CONFIG_SYS_MAXARGS      16              /* max number of command args   */
 144 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size    */
 145
 146 #define CONFIG_SYS_MEMTEST_START        0x0300000       /* memtest works on     */
 147 #define CONFIG_SYS_MEMTEST_END          0x0700000       /* 3 ... 7 MB in DRAM   */
 148
 149 #define CONFIG_SYS_LOAD_ADDR            0x100000        /* default load address */
 150
 151 /*
 152  * Low Level Configuration Settings
 153  * (address mappings, register initial values, etc.)
 154  * You should know what you are doing if you make changes here.
 155  */
 156 /*-----------------------------------------------------------------------
 157  * Internal Memory Mapped Register
 158  */
 159 #define CONFIG_SYS_IMMR         0xFF000000
 160
 161 /*-----------------------------------------------------------------------
 162  * Definitions for initial stack pointer and data area (in DPRAM)
 163  */
 164 #define CONFIG_SYS_INIT_RAM_ADDR        CONFIG_SYS_IMMR
 165 #define CONFIG_SYS_INIT_RAM_SIZE        0x3000  /* Size of used area in DPRAM   */
 166 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
 167 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 168
 169 /*-----------------------------------------------------------------------
 170  * Start addresses for the final memory configuration
 171  * (Set up by the startup code)
 172  * Please note that CONFIG_SYS_SDRAM_BASE _must_ start at 0
 173  */
 174 #define CONFIG_SYS_SDRAM_BASE           0x00000000
 175 #define CONFIG_SYS_FLASH_BASE           0x40000000
 176 #if defined(DEBUG)
 177 #define CONFIG_SYS_MONITOR_LEN          (256 << 10)     /* Reserve 256 kB for Monitor   */
 178 #else
 179 #define CONFIG_SYS_MONITOR_LEN          (192 << 10)     /* Reserve 192 kB for Monitor   */
 180 #endif
 181 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_FLASH_BASE
 182 #define CONFIG_SYS_MALLOC_LEN           (128 << 10)     /* Reserve 128 kB for malloc()  */
 183
 184 /*
 185  * For booting Linux, the board info and command line data
 186  * have to be in the first 8 MB of memory, since this is
 187  * the maximum mapped by the Linux kernel during initialization.
 188  */
 189 #define CONFIG_SYS_BOOTMAPSZ            (8 << 20)       /* Initial Memory map for Linux */
 190
 191 /*-----------------------------------------------------------------------
 192  * FLASH organization
 193  */
 194 #define CONFIG_SYS_MAX_FLASH_BANKS      1       /* max number of memory banks           */
 195 #define CONFIG_SYS_MAX_FLASH_SECT       8       /* max number of sectors on one chip    */
 196
 197 #define CONFIG_SYS_FLASH_ERASE_TOUT     120000  /* Timeout for Flash Erase (in ms)      */
 198 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Timeout for Flash Write (in ms)      */
 199
 200 #define CONFIG_ENV_IS_IN_FLASH  1
 201 #define CONFIG_ENV_SECT_SIZE    0x10000
 202
 203 #define CONFIG_ENV_ADDR         (CONFIG_SYS_FLASH_BASE + 0x60000)
 204 #define CONFIG_ENV_SIZE         0x4000
 205
 206 #define CONFIG_ENV_ADDR_REDUND  (CONFIG_SYS_FLASH_BASE + 0x70000)
 207 #define CONFIG_ENV_SIZE_REDUND  CONFIG_ENV_SIZE
 208
 209 /*-----------------------------------------------------------------------
 210  * Cache Configuration
 211  */
 212 #define CONFIG_SYS_CACHELINE_SIZE       16      /* For all MPC8xx CPUs                  */
 213 #if defined(CONFIG_CMD_KGDB)
 214 #define CONFIG_SYS_CACHELINE_SHIFT      4       /* log base 2 of the above value        */
 215 #endif
 216
 217 /*-----------------------------------------------------------------------
 218  * SYPCR - System Protection Control                            11-9
 219  * SYPCR can only be written once after reset!
 220  *-----------------------------------------------------------------------
 221  * Software & Bus Monitor Timer max, Bus Monitor enable, SW Watchdog freeze
 222  */
 223 #if defined(CONFIG_WATCHDOG)
 224 #define CONFIG_SYS_SYPCR        (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | \
 225                          SYPCR_SWE  | SYPCR_SWRI| SYPCR_SWP)
 226 #else
 227 #define CONFIG_SYS_SYPCR        (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | SYPCR_SWP)
 228 #endif
 229
 230 /*-----------------------------------------------------------------------
 231  * SIUMCR - SIU Module Configuration                            11-6
 232  *-----------------------------------------------------------------------
 233  * PCMCIA config., multi-function pin tri-state
 234  */
 235 #ifndef CONFIG_CAN_DRIVER
 236 #define CONFIG_SYS_SIUMCR       (SIUMCR_DBGC00 | SIUMCR_DBPC00 | SIUMCR_MLRC01 | SIUMCR_FRC)
 237 #else   /* we must activate GPL5 in the SIUMCR for CAN */
 238 #define CONFIG_SYS_SIUMCR       (SIUMCR_DBGC11 | SIUMCR_DBPC00 | SIUMCR_MLRC01 | SIUMCR_FRC)
 239 #endif  /* CONFIG_CAN_DRIVER */
 240
 241 /*-----------------------------------------------------------------------
 242  * TBSCR - Time Base Status and Control                         11-26
 243  *-----------------------------------------------------------------------
 244  * Clear Reference Interrupt Status, Timebase freezing enabled
 245  */
 246 #define CONFIG_SYS_TBSCR        (TBSCR_REFA | TBSCR_REFB | TBSCR_TBF)
 247
 248 /*-----------------------------------------------------------------------
 249  * RTCSC - Real-Time Clock Status and Control Register          11-27
 250  *-----------------------------------------------------------------------
 251  */
 252 #define CONFIG_SYS_RTCSC        (RTCSC_SEC | RTCSC_ALR | RTCSC_RTF| RTCSC_RTE)
 253
 254 /*-----------------------------------------------------------------------
 255  * PISCR - Periodic Interrupt Status and Control                11-31
 256  *-----------------------------------------------------------------------
 257  * Clear Periodic Interrupt Status, Interrupt Timer freezing enabled
 258  */
 259 #define CONFIG_SYS_PISCR        (PISCR_PS | PISCR_PITF)
 260
 261 /*-----------------------------------------------------------------------
 262  * PLPRCR - PLL, Low-Power, and Reset Control Register          15-30
 263  *-----------------------------------------------------------------------
 264  * Reset PLL lock status sticky bit, timer expired status bit and timer
 265  * interrupt status bit
 266  *
 267  */
 268
 269 #if CONFIG_XIN == 10000000
 270
 271 #if MPC8XX_HZ == 120000000
 272 #define CONFIG_SYS_PLPRCR       ((0 << PLPRCR_MFN_SHIFT) | (0 << PLPRCR_MFD_SHIFT) | \
 273                          (0 << PLPRCR_S_SHIFT) | (12 << PLPRCR_MFI_SHIFT) | (0 << PLPRCR_PDF_SHIFT) | \
 274                          PLPRCR_TEXPS)
 275 #elif MPC8XX_HZ == 100000000
 276 #define CONFIG_SYS_PLPRCR       ((0 << PLPRCR_MFN_SHIFT) | (0 << PLPRCR_MFD_SHIFT) | \
 277                          (0 << PLPRCR_S_SHIFT) | (10 << PLPRCR_MFI_SHIFT) | (0 << PLPRCR_PDF_SHIFT) | \
 278                          PLPRCR_TEXPS)
 279 #elif MPC8XX_HZ == 50000000
 280 #define CONFIG_SYS_PLPRCR       ((0 << PLPRCR_MFN_SHIFT) | (0 << PLPRCR_MFD_SHIFT) | \
 281                          (1 << PLPRCR_S_SHIFT) | (8 << PLPRCR_MFI_SHIFT) | (3 << PLPRCR_PDF_SHIFT) | \
 282                          PLPRCR_TEXPS)
 283 #elif MPC8XX_HZ == 25000000
 284 #define CONFIG_SYS_PLPRCR       ((0 << PLPRCR_MFN_SHIFT) | (0 << PLPRCR_MFD_SHIFT) | \
 285                          (2 << PLPRCR_S_SHIFT) | (8 << PLPRCR_MFI_SHIFT) | (3 << PLPRCR_PDF_SHIFT) | \
 286                          PLPRCR_TEXPS)
 287 #elif MPC8XX_HZ == 40000000
 288 #define CONFIG_SYS_PLPRCR       ((0 << PLPRCR_MFN_SHIFT) | (0 << PLPRCR_MFD_SHIFT) | \
 289                          (1 << PLPRCR_S_SHIFT) | (8 << PLPRCR_MFI_SHIFT) | (4 << PLPRCR_PDF_SHIFT) | \
 290                          PLPRCR_TEXPS)
 291 #elif MPC8XX_HZ == 75000000
 292 #define CONFIG_SYS_PLPRCR       ((0 << PLPRCR_MFN_SHIFT) | (0 << PLPRCR_MFD_SHIFT) | \
 293                          (1 << PLPRCR_S_SHIFT) | (15 << PLPRCR_MFI_SHIFT) | (0 << PLPRCR_PDF_SHIFT) | \
 294                          PLPRCR_TEXPS)
 295 #else
 296 #error unsupported CPU freq for XIN = 10MHz
 297 #endif
 298
 299 #elif CONFIG_XIN == 50000000
 300
 301 #if MPC8XX_HZ == 120000000
 302 #define CONFIG_SYS_PLPRCR       ((0 << PLPRCR_MFN_SHIFT) | (0 << PLPRCR_MFD_SHIFT) | \
 303                          (0 << PLPRCR_S_SHIFT) | (12 << PLPRCR_MFI_SHIFT) | (4 << PLPRCR_PDF_SHIFT) | \
 304                          PLPRCR_TEXPS)
 305 #elif MPC8XX_HZ == 100000000
 306 #define CONFIG_SYS_PLPRCR       ((0 << PLPRCR_MFN_SHIFT) | (0 << PLPRCR_MFD_SHIFT) | \
 307                          (0 << PLPRCR_S_SHIFT) | (6 << PLPRCR_MFI_SHIFT) | (2 << PLPRCR_PDF_SHIFT) | \
 308                          PLPRCR_TEXPS)
 309 #elif MPC8XX_HZ ==  80000000
 310 #define CONFIG_SYS_PLPRCR       ((0 << PLPRCR_MFN_SHIFT) | (0 << PLPRCR_MFD_SHIFT) | \
 311                          (0 << PLPRCR_S_SHIFT) | (8 << PLPRCR_MFI_SHIFT) | (4 << PLPRCR_PDF_SHIFT) | \
 312                          PLPRCR_TEXPS)
 313 #elif MPC8XX_HZ ==  50000000
 314 #define CONFIG_SYS_PLPRCR       ((0 << PLPRCR_MFN_SHIFT) | (0 << PLPRCR_MFD_SHIFT) | \
 315                          (1 << PLPRCR_S_SHIFT) | (6 << PLPRCR_MFI_SHIFT) | (2 << PLPRCR_PDF_SHIFT) | \
 316                          PLPRCR_TEXPS)
 317 #else
 318 #error unsupported CPU freq for XIN = 50MHz
 319 #endif
 320
 321 #else
 322
 323 #error unsupported XIN freq
 324 #endif
 325
 326
 327 /*
 328  *-----------------------------------------------------------------------
 329  * SCCR - System Clock and reset Control Register               15-27
 330  *-----------------------------------------------------------------------
 331  * Set clock output, timebase and RTC source and divider,
 332  * power management and some other internal clocks
 333  *
 334  * Note: When TBS == 0 the timebase is independent of current cpu clock.
 335  */
 336
 337 #define SCCR_MASK       SCCR_EBDF11
 338 #if MPC8XX_HZ > 66666666
 339 #define CONFIG_SYS_SCCR (/* SCCR_TBS    | */ SCCR_CRQEN | \
 340                          SCCR_COM00   | SCCR_DFSYNC00 | SCCR_DFBRG00  | \
 341                          SCCR_DFNL111 | SCCR_DFNH000  | SCCR_DFLCD000 | \
 342                          SCCR_DFALCD00 | SCCR_EBDF01)
 343 #else
 344 #define CONFIG_SYS_SCCR (/* SCCR_TBS    | */ SCCR_CRQEN | \
 345                          SCCR_COM00   | SCCR_DFSYNC00 | SCCR_DFBRG00  | \
 346                          SCCR_DFNL111 | SCCR_DFNH000  | SCCR_DFLCD000 | \
 347                          SCCR_DFALCD00)
 348 #endif
 349
 350 /*-----------------------------------------------------------------------
 351  *
 352  *-----------------------------------------------------------------------
 353  *
 354  */
 355 /*#define       CONFIG_SYS_DER  0x2002000F*/
 356 #define CONFIG_SYS_DER  0
 357
 358 /*
 359  * Init Memory Controller:
 360  *
 361  * BR0/1 and OR0/1 (FLASH)
 362  */
 363
 364 #define FLASH_BASE0_PRELIM      0x40000000      /* FLASH bank #0        */
 365
 366 /* used to re-map FLASH both when starting from SRAM or FLASH:
 367  * restrict access enough to keep SRAM working (if any)
 368  * but not too much to meddle with FLASH accesses
 369  */
 370 #define CONFIG_SYS_REMAP_OR_AM          0x80000000      /* OR addr mask */
 371 #define CONFIG_SYS_PRELIM_OR_AM 0xE0000000      /* OR addr mask */
 372
 373 /* FLASH timing: ACS = 11, TRLX = 0, CSNT = 1, SCY = 5, EHTR = 1        */
 374 #define CONFIG_SYS_OR_TIMING_FLASH      (OR_CSNT_SAM  | OR_BI | OR_SCY_5_CLK | OR_TRLX)
 375
 376 #define CONFIG_SYS_OR0_REMAP    (CONFIG_SYS_REMAP_OR_AM  | CONFIG_SYS_OR_TIMING_FLASH)
 377 #define CONFIG_SYS_OR0_PRELIM   (CONFIG_SYS_PRELIM_OR_AM | CONFIG_SYS_OR_TIMING_FLASH)
 378 #define CONFIG_SYS_BR0_PRELIM   ((FLASH_BASE0_PRELIM & BR_BA_MSK) | BR_PS_8 | BR_V )
 379
 380 /*
 381  * BR3 and OR3 (SDRAM)
 382  *
 383  */
 384 #define SDRAM_BASE3_PRELIM      0x00000000      /* SDRAM bank #0        */
 385 #define SDRAM_MAX_SIZE          (256 << 20)     /* max 256MB per bank   */
 386
 387 /* SDRAM timing: Multiplexed addresses, GPL5 output to GPL5_A (don't care)      */
 388 #define CONFIG_SYS_OR_TIMING_SDRAM      (OR_CSNT_SAM | OR_G5LS)
 389
 390 #define CONFIG_SYS_OR3_PRELIM   ((0xFFFFFFFFLU & ~(SDRAM_MAX_SIZE - 1)) | CONFIG_SYS_OR_TIMING_SDRAM)
 391 #define CONFIG_SYS_BR3_PRELIM   ((SDRAM_BASE3_PRELIM & BR_BA_MSK) | BR_MS_UPMB | BR_PS_32 | BR_V)
 392
 393 /*
 394  * Memory Periodic Timer Prescaler
 395  */
 396
 397 /*
 398  * Memory Periodic Timer Prescaler
 399  *
 400  * The Divider for PTA (refresh timer) configuration is based on an
 401  * example SDRAM configuration (64 MBit, one bank). The adjustment to
 402  * the number of chip selects (NCS) and the actually needed refresh
 403  * rate is done by setting MPTPR.
 404  *
 405  * PTA is calculated from
 406  *      PTA = (gclk * Trefresh) / ((2 ^ (2 * DFBRG)) * PTP * NCS)
 407  *
 408  *      gclk      CPU clock (not bus clock!)
 409  *      Trefresh  Refresh cycle * 4 (four word bursts used)
 410  *
 411  * 4096  Rows from SDRAM example configuration
 412  * 1000  factor s -> ms
 413  *   32  PTP (pre-divider from MPTPR) from SDRAM example configuration
 414  *    4  Number of refresh cycles per period
 415  *   64  Refresh cycle in ms per number of rows
 416  * --------------------------------------------
 417  * Divider = 4096 * 32 * 1000 / (4 * 64) = 512000
 418  *
 419  * 50 MHz => 50.000.000 / Divider =  98
 420  * 66 Mhz => 66.000.000 / Divider = 129
 421  * 80 Mhz => 80.000.000 / Divider = 156
 422  */
 423
 424 #if   MPC8XX_HZ == 120000000
 425 #define CONFIG_SYS_MAMR_PTA              234
 426 #elif MPC8XX_HZ == 100000000
 427 #define CONFIG_SYS_MAMR_PTA              195
 428 #elif MPC8XX_HZ ==  80000000
 429 #define CONFIG_SYS_MAMR_PTA              156
 430 #elif MPC8XX_HZ ==  50000000
 431 #define CONFIG_SYS_MAMR_PTA               98
 432 #else
 433 #error Unknown frequency
 434 #endif
 435
 436
 437 /*
 438  * For 16 MBit, refresh rates could be 31.3 us
 439  * (= 64 ms / 2K = 125 / quad bursts).
 440  * For a simpler initialization, 15.6 us is used instead.
 441  *
 442  * #define CONFIG_SYS_MPTPR_2BK_2K      MPTPR_PTP_DIV32         for 2 banks
 443  * #define CONFIG_SYS_MPTPR_1BK_2K      MPTPR_PTP_DIV64         for 1 bank
 444  */
 445 #define CONFIG_SYS_MPTPR_2BK_4K MPTPR_PTP_DIV16         /* setting for 2 banks  */
 446 #define CONFIG_SYS_MPTPR_1BK_4K MPTPR_PTP_DIV32         /* setting for 1 bank   */
 447
 448 /* refresh rate 7.8 us (= 64 ms / 8K = 31.2 / quad bursts) for 256 MBit         */
 449 #define CONFIG_SYS_MPTPR_2BK_8K MPTPR_PTP_DIV8          /* setting for 2 banks  */
 450 #define CONFIG_SYS_MPTPR_1BK_8K MPTPR_PTP_DIV16         /* setting for 1 bank   */
 451
 452 /*
 453  * MAMR settings for SDRAM
 454  */
 455
 456 /* 8 column SDRAM */
 457 #define CONFIG_SYS_MAMR_8COL    ((CONFIG_SYS_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE       |   \
 458                          MAMR_AMA_TYPE_0 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A11 |   \
 459                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
 460
 461 /* 9 column SDRAM */
 462 #define CONFIG_SYS_MAMR_9COL    ((CONFIG_SYS_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE       |   \
 463                          MAMR_AMA_TYPE_1 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A10 |   \
 464                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
 465
 466 #define CONFIG_LAST_STAGE_INIT          /* needed to reset the damn phys */
 467
 468 /***********************************************************************************************************
 469
 470    Pin definitions:
 471
 472  +------+----------------+--------+------------------------------------------------------------
 473  |  #   | Name           | Type   | Comment
 474  +------+----------------+--------+------------------------------------------------------------
 475  | PA3  | OK_ETH_3V      | Input  | CISCO Ethernet power OK
 476  |      |                |        | (NetRoute: FEC1, TA: FEC2) (0=power OK)
 477  | PA6  | P_VCCD1        | Output | TPS2211A PCMCIA
 478  | PA7  | DCL1_3V        | Periph | IDL1 PCM clock
 479  | PA8  | DSP_DR1        | Periph | IDL1 PCM Data Rx
 480  | PA9  | L1TXDA         | Periph | IDL1 PCM Data Tx
 481  | PA10 | P_VCCD0        | Output | TPS2211A PCMCIA
 482  | PA12 | P_SHDN         | Output | TPS2211A PCMCIA
 483  | PA13 | ETH_LOOP       | Output | CISCO Loopback remote power
 484  |      |                |        | (NetRoute: FEC1, TA: FEC2) (1=NORMAL)
 485  | PA14 | P_VPPD0        | Output | TPS2211A PCMCIA
 486  | PA15 | P_VPPD1        | Output | TPS2211A PCMCIA
 487  | PB14 | SPIEN_FXO      | Output | SPI CS for FXO daughter-board
 488  | PB15 | SPIEN_S1       | Output | SPI CS for S-interface 1 (NetRoute only)
 489  | PB16 | DREQ1          | Output | D channel request for S-interface chip 1.
 490  | PB17 | L1ST3          | Periph | IDL1 timeslot enable signal for PPC
 491  | PB18 | L1ST2          | Periph | IDL1 timeslot enable signal for PPC
 492  | PB19 | SPIEN_S2       | Output | SPI CS for S-interface 2 (NetRoute only)
 493  | PB20 | SPIEN_SEEPROM  | Output | SPI CS for serial eeprom
 494  | PB21 | LEDIO          | Output | Led mode indication for PHY
 495  | PB22 | UART_CTS       | Input  | UART CTS
 496  | PB23 | UART_RTS       | Output | UART RTS
 497  | PB24 | UART_RX        | Periph | UART Data Rx
 498  | PB25 | UART_TX        | Periph | UART Data Tx
 499  | PB26 | RMII-MDC       | Periph | Free for future use (MII mgt clock)
 500  | PB27 | RMII-MDIO      | Periph | Free for future use (MII mgt data)
 501  | PB28 | SPI_RXD_3V     | Input  | SPI Data Rx
 502  | PB29 | SPI_TXD        | Output | SPI Data Tx
 503  | PB30 | SPI_CLK        | Output | SPI Clock
 504  | PB31 | RMII1-REFCLK   | Periph | RMII reference clock for FEC1
 505  | PC4  | PHY1_LINK      | Input  | PHY link state FEC1 (interrupt)
 506  | PC5  | PHY2_LINK      | Input  | PHY link state FEC2 (interrupt)
 507  | PC6  | RMII1-MDINT    | Input  | PHY prog interrupt FEC1 (interrupt)
 508  | PC7  | RMII2-MDINT    | Input  | PHY prog interrupt FEC1 (interrupt)
 509  | PC8  | P_OC           | Input  | TPS2211A PCMCIA overcurrent (interrupt) (1=OK)
 510  | PC9  | COM_HOOK1      | Input  | Codec interrupt chip #1 (interrupt)
 511  | PC10 | COM_HOOK2      | Input  | Codec interrupt chip #2 (interrupt)
 512  | PC11 | COM_HOOK4      | Input  | Codec interrupt chip #4 (interrupt)
 513  | PC12 | COM_HOOK3      | Input  | Codec interrupt chip #3 (interrupt)
 514  | PC13 | F_RY_BY        | Input  | NAND ready signal (interrupt)
 515  | PC14 | FAN_OK         | Input  | Fan status signal (interrupt) (1=OK)
 516  | PC15 | PC15_DIRECT0   | Periph | PCMCIA DMA request.
 517  | PD3  | F_ALE          | Output | NAND
 518  | PD4  | F_CLE          | Output | NAND
 519  | PD5  | F_CE           | Output | NAND
 520  | PD6  | DSP_INT        | Output | DSP debug interrupt
 521  | PD7  | DSP_RESET      | Output | DSP reset
 522  | PD8  | RMII_MDC       | Periph | MII mgt clock
 523  | PD9  | SPIEN_C1       | Output | SPI CS for codec #1
 524  | PD10 | SPIEN_C2       | Output | SPI CS for codec #2
 525  | PD11 | SPIEN_C3       | Output | SPI CS for codec #3
 526  | PD12 | FSC2           | Periph | IDL2 frame sync
 527  | PD13 | DGRANT2        | Input  | D channel grant from S #2
 528  | PD14 | SPIEN_C4       | Output | SPI CS for codec #4
 529  | PD15 | TP700          | Output | Testpoint for software debugging
 530  | PE14 | RMII2-TXD0     | Periph | FEC2 transmit data
 531  | PE15 | RMII2-TXD1     | Periph | FEC2 transmit data
 532  | PE16 | RMII2-REFCLK   | Periph | TA: RMII ref clock for
 533  |      | DCL2           | Periph | NetRoute: PCM clock #2
 534  | PE17 | TP703          | Output | Testpoint for software debugging
 535  | PE18 | DGRANT1        | Input  |  D channel grant from S #1
 536  | PE19 | RMII2-TXEN     | Periph | TA: FEC2 tx enable
 537  |      | PCM2OUT        | Periph | NetRoute: Tx data for IDL2
 538  | PE20 | FSC1           | Periph | IDL1 frame sync
 539  | PE21 | RMII2-RXD0     | Periph | FEC2 receive data
 540  | PE22 | RMII2-RXD1     | Periph | FEC2 receive data
 541  | PE23 | L1ST1          | Periph | IDL1 timeslot enable signal for PPC
 542  | PE24 | U-N1           | Output | Select user/network for S #1 (0=user)
 543  | PE25 | U-N2           | Output | Select user/network for S #2 (0=user)
 544  | PE26 | RMII2-RXDV     | Periph | FEC2 valid
 545  | PE27 | DREQ2          | Output | D channel request for S #2.
 546  | PE28 | FPGA_DONE      | Input  | FPGA done signal
 547  | PE29 | FPGA_INIT      | Output | FPGA init signal
 548  | PE30 | UDOUT2_3V      | Input  | IDL2 PCM input
 549  | PE31 |                |        | Free
 550  +------+----------------+--------+---------------------------------------------------
 551
 552  Chip selects:
 553
 554  +------+----------------+------------------------------------------------------------
 555  |  #   | Name           | Comment
 556  +------+----------------+------------------------------------------------------------
 557  | CS0  | CS0            | Boot flash
 558  | CS1  | CS_FLASH       | NAND flash
 559  | CS2  | CS_DSP         | DSP
 560  | CS3  | DCS_DRAM       | DRAM
 561  | CS4  | CS_ER1         | External output register
 562  +------+----------------+------------------------------------------------------------
 563
 564  Interrupts:
 565
 566  +------+----------------+------------------------------------------------------------
 567  |  #   | Name           | Comment
 568  +------+----------------+------------------------------------------------------------
 569  | IRQ1 | UINTER_3V      | S interrupt chips interrupt (common)
 570  | IRQ3 | IRQ_DSP        | DSP interrupt
 571  | IRQ4 | IRQ_DSP1       | Extra DSP interrupt
 572  +------+----------------+------------------------------------------------------------
 573
 574 *************************************************************************************************/
 575
 576 #define DSP_SIZE        0x00010000      /* 64K */
 577 #define NAND_SIZE       0x00010000      /* 64K */
 578 #define ER_SIZE         0x00010000      /* 64K */
 579 #define DUMMY_SIZE      0x00010000      /* 64K */
 580
 581 #define DSP_BASE        0xF1000000
 582 #define NAND_BASE       0xF1010000
 583 #define ER_BASE         0xF1020000
 584 #define DUMMY_BASE      0xF1FF0000
 585
 586 /*****************************************************************************/
 587
 588 #define CONFIG_SYS_DIRECT_FLASH_TFTP
 589 #define CONFIG_SYS_DIRECT_NAND_TFTP
 590
 591 /*****************************************************************************/
 592
 593 #if 1
 594 /*-----------------------------------------------------------------------
 595  * PCMCIA stuff
 596  *-----------------------------------------------------------------------
 597  */
 598
 599 #define CONFIG_SYS_PCMCIA_MEM_ADDR      (0xE0000000)
 600 #define CONFIG_SYS_PCMCIA_MEM_SIZE      ( 64 << 20 )
 601 #define CONFIG_SYS_PCMCIA_DMA_ADDR      (0xE4000000)
 602 #define CONFIG_SYS_PCMCIA_DMA_SIZE      ( 64 << 20 )
 603 #define CONFIG_SYS_PCMCIA_ATTRB_ADDR    (0xE8000000)
 604 #define CONFIG_SYS_PCMCIA_ATTRB_SIZE    ( 64 << 20 )
 605 #define CONFIG_SYS_PCMCIA_IO_ADDR       (0xEC000000)
 606 #define CONFIG_SYS_PCMCIA_IO_SIZE       ( 64 << 20 )
 607
 608 /*-----------------------------------------------------------------------
 609  * IDE/ATA stuff (Supports IDE harddisk on PCMCIA Adapter)
 610  *-----------------------------------------------------------------------
 611  */
 612
 613 #define CONFIG_IDE_PREINIT      1       /* Use preinit IDE hook */
 614 #define CONFIG_IDE_8xx_PCCARD   1       /* Use IDE with PC Card Adapter */
 615
 616 #undef  CONFIG_IDE_8xx_DIRECT           /* Direct IDE    not supported  */
 617 #undef  CONFIG_IDE_LED                  /* LED   for ide not supported  */
 618 #undef  CONFIG_IDE_RESET                /* reset for ide not supported  */
 619
 620 #define CONFIG_SYS_IDE_MAXBUS           1       /* max. 1 IDE bus               */
 621 #define CONFIG_SYS_IDE_MAXDEVICE        1       /* max. 1 drive per IDE bus     */
 622
 623 #define CONFIG_SYS_ATA_IDE0_OFFSET      0x0000
 624
 625 #define CONFIG_SYS_ATA_BASE_ADDR        CONFIG_SYS_PCMCIA_MEM_ADDR
 626
 627 /* Offset for data I/O                  */
 628 #define CONFIG_SYS_ATA_DATA_OFFSET      (CONFIG_SYS_PCMCIA_MEM_SIZE + 0x320)
 629
 630 /* Offset for normal register accesses  */
 631 #define CONFIG_SYS_ATA_REG_OFFSET       (2 * CONFIG_SYS_PCMCIA_MEM_SIZE + 0x320)
 632
 633 /* Offset for alternate registers       */
 634 #define CONFIG_SYS_ATA_ALT_OFFSET       0x0100
 635
 636 #define CONFIG_MAC_PARTITION
 637 #define CONFIG_DOS_PARTITION
 638 #endif
 639
 640 /*************************************************************************************************/
 641
 642 #define CONFIG_CDP_DEVICE_ID            20
 643 #define CONFIG_CDP_DEVICE_ID_PREFIX     "NT"    /* netta */
 644 #define CONFIG_CDP_PORT_ID              "eth%d"
 645 #define CONFIG_CDP_CAPABILITIES         0x00000010
 646 #define CONFIG_CDP_VERSION              "u-boot 1.0" " " U_BOOT_DATE " " U_BOOT_TIME
 647 #define CONFIG_CDP_PLATFORM             "Intracom NetTA"
 648 #define CONFIG_CDP_TRIGGER              0x20020001
 649 #define CONFIG_CDP_POWER_CONSUMPTION    4300    /* 90 mA @ 48V */
 650 #define CONFIG_CDP_APPLIANCE_VLAN_TYPE  0x01    /* ipphone? */
 651
 652 /*************************************************************************************************/
 653
 654 #define CONFIG_AUTO_COMPLETE    1
 655
 656 /*************************************************************************************************/
 657
 658 #define CONFIG_CRC32_VERIFY     1
 659
 660 /*************************************************************************************************/
 661
 662 #define CONFIG_HUSH_OLD_PARSER_COMPATIBLE       1
 663
 664 /*************************************************************************************************/
 665
 666 #endif  /* __CONFIG_H */