include/configs/ORSG.h

   1 /*
   2  * (C) Copyright 2001
   3  * Stefan Roese, esd gmbh germany, stefan.roese@esd-electronics.com
   4  *
   5  * SPDX-License-Identifier:     GPL-2.0+
   6  */
   7
   8 /*
   9  * board/config.h - configuration options, board specific
  10  */
  11
  12 #ifndef __CONFIG_H
  13 #define __CONFIG_H
  14
  15 /*
  16  * High Level Configuration Options
  17  * (easy to change)
  18  */
  19
  20 #define CONFIG_405GP            1       /* This is a PPC405 CPU         */
  21 #define CONFIG_4xx              1       /* ...member of PPC4xx family   */
  22 #define CONFIG_ORSG             1       /* ...on a ORSG board           */
  23
  24 #define CONFIG_BOARD_EARLY_INIT_F 1     /* call board_early_init_f()    */
  25
  26 #define CONFIG_SYS_CLK_FREQ     33000000 /* external frequency to pll   */
  27
  28 #define CONFIG_BAUDRATE         9600
  29 #define CONFIG_BOOTDELAY        3       /* autoboot after 3 seconds     */
  30
  31 #undef  CONFIG_BOOTARGS
  32 #define CONFIG_BOOTCOMMAND "go fff00100"
  33
  34 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
  35 #define CONFIG_SYS_LOADS_BAUD_CHANGE    1       /* allow baudrate change        */
  36
  37 #define CONFIG_PPC4xx_EMAC
  38 #define CONFIG_MII              1       /* MII PHY management           */
  39 #define CONFIG_PHY_ADDR         0       /* PHY address                  */
  40 #define CONFIG_LXT971_NO_SLEEP  1       /* disable sleep mode in LXT971 */
  41
  42
  43 /*
  44  * BOOTP options
  45  */
  46 #define CONFIG_BOOTP_BOOTFILESIZE
  47 #define CONFIG_BOOTP_BOOTPATH
  48 #define CONFIG_BOOTP_GATEWAY
  49 #define CONFIG_BOOTP_HOSTNAME
  50
  51
  52 /*
  53  * Command line configuration.
  54  */
  55 #include <config_cmd_default.h>
  56
  57 #define CONFIG_CMD_PCI
  58 #define CONFIG_CMD_IRQ
  59 #define CONFIG_CMD_ASKENV
  60 #define CONFIG_CMD_ELF
  61 #define CONFIG_CMD_BSP
  62 #define CONFIG_CMD_EEPROM
  63
  64
  65 #define CONFIG_MAC_PARTITION
  66 #define CONFIG_DOS_PARTITION
  67
  68 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
  69
  70 #define CONFIG_SDRAM_BANK0      1       /* init onboard SDRAM bank 0    */
  71
  72 /*
  73  * Miscellaneous configurable options
  74  */
  75 #define CONFIG_SYS_LONGHELP                     /* undef to save memory         */
  76 #if defined(CONFIG_CMD_KGDB)
  77 #define CONFIG_SYS_CBSIZE       1024            /* Console I/O Buffer Size      */
  78 #else
  79 #define CONFIG_SYS_CBSIZE       256             /* Console I/O Buffer Size      */
  80 #endif
  81 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16) /* Print Buffer Size */
  82 #define CONFIG_SYS_MAXARGS      16              /* max number of command args   */
  83 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size    */
  84
  85 #define CONFIG_SYS_CONSOLE_INFO_QUIET   1       /* don't print console @ startup*/
  86
  87 #define CONFIG_SYS_MEMTEST_START        0x0400000       /* memtest works on     */
  88 #define CONFIG_SYS_MEMTEST_END          0x0C00000       /* 4 ... 12 MB in DRAM  */
  89
  90 #define CONFIG_CONS_INDEX       1       /* Use UART0                    */
  91 #define CONFIG_SYS_NS16550
  92 #define CONFIG_SYS_NS16550_SERIAL
  93 #define CONFIG_SYS_NS16550_REG_SIZE     1
  94 #define CONFIG_SYS_NS16550_CLK          get_serial_clock()
  95
  96 #undef  CONFIG_SYS_EXT_SERIAL_CLOCK            /* no external serial clock used */
  97 #define CONFIG_SYS_BASE_BAUD        691200
  98
  99 /* The following table includes the supported baudrates */
 100 #define CONFIG_SYS_BAUDRATE_TABLE       \
 101         { 300, 600, 1200, 2400, 4800, 9600, 19200, 38400,     \
 102          57600, 115200, 230400, 460800, 921600 }
 103
 104 #define CONFIG_SYS_LOAD_ADDR    0x100000        /* default load address */
 105 #define CONFIG_SYS_EXTBDINFO    1               /* To use extended board_into (bd_t) */
 106
 107 #define CONFIG_ZERO_BOOTDELAY_CHECK     /* check for keypress on bootdelay==0 */
 108
 109 /*-----------------------------------------------------------------------
 110  * PCI stuff
 111  *-----------------------------------------------------------------------
 112  */
 113 #define PCI_HOST_ADAPTER 0              /* configure as pci adapter     */
 114 #define PCI_HOST_FORCE  1               /* configure as pci host        */
 115 #define PCI_HOST_AUTO   2               /* detected via arbiter enable  */
 116
 117 #define CONFIG_PCI                      /* include pci support          */
 118 #define CONFIG_PCI_INDIRECT_BRIDGE      /* indirect PCI bridge support */
 119 #define CONFIG_PCI_HOST PCI_HOST_ADAPTER /* select pci adapter          */
 120 #undef  CONFIG_PCI_PNP                  /* no pci plug-and-play         */
 121                                         /* resource configuration       */
 122
 123 #undef  CONFIG_PCI_SCAN_SHOW            /* print pci devices @ startup  */
 124
 125 #define CONFIG_SYS_PCI_SUBSYS_VENDORID 0x12FE   /* PCI Vendor ID: esd gmbh      */
 126 #define CONFIG_SYS_PCI_SUBSYS_DEVICEID 0x0411   /* PCI Device ID: ORSG          */
 127 #define CONFIG_SYS_PCI_CLASSCODE        0x0b20  /* PCI Class Code: Processor/PPC*/
 128 #define CONFIG_SYS_PCI_PTM1LA   0x00000000      /* point to sdram               */
 129 #define CONFIG_SYS_PCI_PTM1MS   0xfc000001      /* 64MB, enable hard-wired to 1 */
 130 #define CONFIG_SYS_PCI_PTM1PCI 0x00000000       /* Host: use this pci address   */
 131 #define CONFIG_SYS_PCI_PTM2LA   0xffc00000      /* point to flash               */
 132 #define CONFIG_SYS_PCI_PTM2MS   0xffc00001      /* 4MB, enable                  */
 133 #define CONFIG_SYS_PCI_PTM2PCI 0x04000000       /* Host: use this pci address   */
 134
 135 /*-----------------------------------------------------------------------
 136  * Start addresses for the final memory configuration
 137  * (Set up by the startup code)
 138  * Please note that CONFIG_SYS_SDRAM_BASE _must_ start at 0
 139  */
 140 #define CONFIG_SYS_SDRAM_BASE           0x00000000
 141 #define CONFIG_SYS_FLASH_BASE           0xFFFD0000
 142 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_FLASH_BASE
 143 #define CONFIG_SYS_MONITOR_LEN          (192 * 1024)    /* Reserve 192 kB for Monitor   */
 144 #define CONFIG_SYS_MALLOC_LEN           (128 * 1024)    /* Reserve 128 kB for malloc()  */
 145
 146 /*
 147  * For booting Linux, the board info and command line data
 148  * have to be in the first 8 MB of memory, since this is
 149  * the maximum mapped by the Linux kernel during initialization.
 150  */
 151 #define CONFIG_SYS_BOOTMAPSZ            (8 << 20)       /* Initial Memory map for Linux */
 152 /*-----------------------------------------------------------------------
 153  * FLASH organization
 154  */
 155 #define CONFIG_SYS_MAX_FLASH_BANKS      2       /* max number of memory banks           */
 156 #define CONFIG_SYS_MAX_FLASH_SECT       256     /* max number of sectors on one chip    */
 157
 158 #define CONFIG_SYS_FLASH_ERASE_TOUT     120000  /* Timeout for Flash Erase (in ms)      */
 159 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Timeout for Flash Write (in ms)      */
 160
 161 #define CONFIG_SYS_FLASH_WORD_SIZE      unsigned short  /* flash word size (width)      */
 162 #define CONFIG_SYS_FLASH_ADDR0          0x5555  /* 1st address for flash config cycles  */
 163 #define CONFIG_SYS_FLASH_ADDR1          0x2AAA  /* 2nd address for flash config cycles  */
 164 /*
 165  * The following defines are added for buggy IOP480 byte interface.
 166  * All other boards should use the standard values (CPCI405 etc.)
 167  */
 168 #define CONFIG_SYS_FLASH_READ0          0x0000  /* 0 is standard                        */
 169 #define CONFIG_SYS_FLASH_READ1          0x0001  /* 1 is standard                        */
 170 #define CONFIG_SYS_FLASH_READ2          0x0002  /* 2 is standard                        */
 171
 172 #define CONFIG_SYS_FLASH_EMPTY_INFO             /* print 'E' for empty sector on flinfo */
 173
 174 #if 0 /* Use NVRAM for environment variables */
 175 /*-----------------------------------------------------------------------
 176  * NVRAM organization
 177  */
 178 #define CONFIG_ENV_IS_IN_NVRAM  1       /* use NVRAM for environment vars       */
 179 #define CONFIG_SYS_NVRAM_BASE_ADDR      0xf0200000              /* NVRAM base address   */
 180 #define CONFIG_SYS_NVRAM_SIZE           (32*1024)               /* NVRAM size           */
 181 #define CONFIG_ENV_SIZE         0x1000          /* Size of Environment vars     */
 182 #define CONFIG_ENV_ADDR         \
 183         (CONFIG_SYS_NVRAM_BASE_ADDR+CONFIG_SYS_NVRAM_SIZE-CONFIG_ENV_SIZE)      /* Env  */
 184 #define CONFIG_SYS_NVRAM_VXWORKS_OFFS   0x6900          /* Offset for VxWorks eth-addr  */
 185
 186 #else /* Use EEPROM for environment variables */
 187
 188 #define CONFIG_ENV_IS_IN_EEPROM 1       /* use EEPROM for environment vars */
 189 #define CONFIG_ENV_OFFSET               0x000   /* environment starts at the beginning of the EEPROM */
 190 #define CONFIG_ENV_SIZE         0x300   /* 768 bytes may be used for env vars */
 191                                    /* total size of a CAT24WC08 is 1024 bytes */
 192 #endif
 193
 194 /*-----------------------------------------------------------------------
 195  * I2C EEPROM (CAT24WC08) for environment
 196  */
 197 #define CONFIG_SYS_I2C
 198 #define CONFIG_SYS_I2C_PPC4XX
 199 #define CONFIG_SYS_I2C_PPC4XX_CH0
 200 #define CONFIG_SYS_I2C_PPC4XX_SPEED_0           400000
 201 #define CONFIG_SYS_I2C_PPC4XX_SLAVE_0           0x7F
 202
 203 #define CONFIG_SYS_I2C_EEPROM_ADDR      0x50    /* EEPROM CAT28WC08             */
 204 #define CONFIG_SYS_I2C_EEPROM_ADDR_LEN 1        /* Bytes of address             */
 205 /* mask of address bits that overflow into the "EEPROM chip address"    */
 206 #define CONFIG_SYS_I2C_EEPROM_ADDR_OVERFLOW     0x07
 207 #define CONFIG_SYS_EEPROM_PAGE_WRITE_BITS 4     /* The Catalyst CAT24WC08 has   */
 208                                         /* 16 byte page write mode using*/
 209                                         /* last 4 bits of the address   */
 210 #define CONFIG_SYS_EEPROM_PAGE_WRITE_DELAY_MS   10   /* and takes up to 10 msec */
 211
 212 /*
 213  * Init Memory Controller:
 214  *
 215  * BR0/1 and OR0/1 (FLASH)
 216  */
 217
 218 #define FLASH_BASE0_PRELIM      0xFF800000      /* FLASH bank #0        */
 219 #define FLASH_BASE1_PRELIM      0xFFC00000      /* FLASH bank #1        */
 220
 221 /*-----------------------------------------------------------------------
 222  * External Bus Controller (EBC) Setup
 223  */
 224
 225 /* Memory Bank 0 (Flash Bank 0) initialization                                  */
 226 #define CONFIG_SYS_EBC_PB0AP            0x92015480
 227 #define CONFIG_SYS_EBC_PB0CR            0xFFC5A000  /* BAS=0xFFC,BS=4MB,BU=R/W,BW=16bit */
 228
 229 /* Memory Bank 1 (Flash Bank 1) initialization                                  */
 230 #define CONFIG_SYS_EBC_PB1AP            0x92015480
 231 #define CONFIG_SYS_EBC_PB1CR            0xFF85A000  /* BAS=0xFF8,BS=4MB,BU=R/W,BW=16bit */
 232
 233 /* Memory Bank 2 (PLD - FPGA-boot) initialization                               */
 234 #define CONFIG_SYS_EBC_PB2AP            0x02015480  /* BME=0x0,TWT=0x04,CSN=0x0,OEN=0x1 */
 235                                             /* WBN=0x1,WBF=0x1,TH=0x2,RE=0x0,SOR=0x1,BEM=0x0,PEN=0x0*/
 236 #define CONFIG_SYS_EBC_PB2CR            0xF0018000  /* BAS=0xF00,BS=1MB,BU=R/W,BW=8bit  */
 237
 238 /* Memory Bank 3 (PLD - OSL) initialization                                     */
 239 #define CONFIG_SYS_EBC_PB3AP            0x02015480  /* BME=0x0,TWT=0x04,CSN=0x0,OEN=0x1 */
 240                                             /* WBN=0x1,WBF=0x1,TH=0x2,RE=0x0,SOR=0x1,BEM=0x0,PEN=0x0*/
 241 #define CONFIG_SYS_EBC_PB3CR            0xF0118000  /* BAS=0xF01,BS=1MB,BU=R/W,BW=8bit  */
 242
 243 /* Memory Bank 4 (Spartan2 1) initialization                                    */
 244 #define CONFIG_SYS_EBC_PB4AP            0x02015580  /* BME=0x0,TWT=0x04,CSN=0x0,OEN=0x1 */
 245                                             /* WBN=0x1,WBF=0x1,TH=0x2,RE=0x1,SOR=0x1,BEM=0x0,PEN=0x0*/
 246 #define CONFIG_SYS_EBC_PB4CR            0xF209C000  /* BAS=0xF20,BS=16MB,BU=R/W,BW=32bit*/
 247
 248 /* Memory Bank 5 (Spartan2 2) initialization                                    */
 249 #define CONFIG_SYS_EBC_PB5AP            0x02015580  /* BME=0x0,TWT=0x04,CSN=0x0,OEN=0x1 */
 250                                             /* WBN=0x1,WBF=0x1,TH=0x2,RE=0x1,SOR=0x1,BEM=0x0,PEN=0x0*/
 251 #define CONFIG_SYS_EBC_PB5CR            0xF309C000  /* BAS=0xF30,BS=16MB,BU=R/W,BW=32bit*/
 252
 253 /* Memory Bank 6 (Virtex 1) initialization                                      */
 254 #define CONFIG_SYS_EBC_PB6AP            0x02015580  /* BME=0x0,TWT=0x04,CSN=0x0,OEN=0x1 */
 255                                             /* WBN=0x1,WBF=0x1,TH=0x2,RE=0x1,SOR=0x1,BEM=0x0,PEN=0x0*/
 256 #define CONFIG_SYS_EBC_PB6CR            0xF409A000  /* BAS=0xF40,BS=16MB,BU=R/W,BW=16bit*/
 257
 258 /* Memory Bank 7 (Virtex 2) initialization                                      */
 259 #define CONFIG_SYS_EBC_PB7AP            0x02015580  /* BME=0x0,TWT=0x04,CSN=0x0,OEN=0x1 */
 260                                             /* WBN=0x1,WBF=0x1,TH=0x2,RE=0x1,SOR=0x1,BEM=0x0,PEN=0x0*/
 261 #define CONFIG_SYS_EBC_PB7CR            0xF509A000  /* BAS=0xF50,BS=16MB,BU=R/W,BW=16bit*/
 262
 263
 264 #define CONFIG_SYS_VXWORKS_MAC_PTR      0x00000000      /* Pass Ethernet MAC to VxWorks */
 265
 266 /*-----------------------------------------------------------------------
 267  * Definitions for initial stack pointer and data area (in DPRAM)
 268  */
 269
 270 /* use on chip memory ( OCM ) for temperary stack until sdram is tested */
 271 #define CONFIG_SYS_TEMP_STACK_OCM         1
 272
 273 /* On Chip Memory location */
 274 #define CONFIG_SYS_OCM_DATA_ADDR        0xF8000000
 275 #define CONFIG_SYS_OCM_DATA_SIZE        0x1000
 276
 277 #define CONFIG_SYS_INIT_RAM_ADDR        CONFIG_SYS_OCM_DATA_ADDR /* inside of SDRAM             */
 278 #define CONFIG_SYS_INIT_RAM_SIZE        CONFIG_SYS_OCM_DATA_SIZE /* Size of used area in RAM    */
 279 #define CONFIG_SYS_GBL_DATA_OFFSET    (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
 280 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 281
 282 #endif  /* __CONFIG_H */