include/configs/P1023RDS.h

   1 /*
   2  * Copyright 2010-2012 Freescale Semiconductor, Inc.
   3  *
   4  * Authors:  Roy Zang <tie-fei.zang@freescale.com>
   5  *           Chunhe Lan <b25806@freescale.com>
   6  *
   7  * SPDX-License-Identifier:     GPL-2.0+
   8  */
   9
  10 /*
  11  * p1023rds board configuration file
  12  *
  13  */
  14 #ifndef __CONFIG_H
  15 #define __CONFIG_H
  16
  17 #ifdef CONFIG_NAND
  18 #define CONFIG_NAND_U_BOOT
  19 #define CONFIG_RAMBOOT_NAND
  20 #endif
  21
  22 #ifdef CONFIG_NAND_U_BOOT
  23 #define CONFIG_SYS_TEXT_BASE_SPL        0xfff00000
  24 #define CONFIG_SYS_TEXT_BASE            0x11001000
  25
  26 #ifdef CONFIG_NAND_SPL
  27 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_TEXT_BASE_SPL /* start of monitor */
  28 #else
  29 #define CONFIG_SYS_LDSCRIPT $(TOPDIR)/$(CPUDIR)/u-boot-nand.lds
  30 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_TEXT_BASE    /* start of monitor */
  31 #endif /* CONFIG_NAND_SPL */
  32 #endif
  33
  34 #ifndef CONFIG_SYS_TEXT_BASE
  35 #define CONFIG_SYS_TEXT_BASE    0xeff40000
  36 #endif
  37
  38 #ifndef CONFIG_SYS_MONITOR_BASE
  39 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_TEXT_BASE    /* start of monitor */
  40 #endif
  41
  42 #ifndef CONFIG_RESET_VECTOR_ADDRESS
  43 #define CONFIG_RESET_VECTOR_ADDRESS     0xeffffffc
  44 #endif
  45
  46 /* High Level Configuration Options */
  47 #define CONFIG_BOOKE            /* BOOKE */
  48 #define CONFIG_E500             /* BOOKE e500 family */
  49 #define CONFIG_P1023
  50 #define CONFIG_P1023RDS
  51 #define CONFIG_MP               /* support multiple processors */
  52
  53 #define CONFIG_FSL_ELBC         /* Has Enhanced localbus controller */
  54 #define CONFIG_PCI              /* Enable PCI/PCIE */
  55 #define CONFIG_PCIE1            /* PCIE controler 1 (slot 1) */
  56 #define CONFIG_PCIE2            /* PCIE controler 2 (slot 2) */
  57 #define CONFIG_PCIE3            /* PCIE controler 3 (slot 3) */
  58 #define CONFIG_FSL_PCI_INIT     /* Use common FSL init code */
  59 #define CONFIG_PCI_INDIRECT_BRIDGE      /* indirect PCI bridge support */
  60 #define CONFIG_FSL_PCIE_RESET   /* need PCIe reset errata */
  61 #define CONFIG_SYS_PCI_64BIT    /* enable 64-bit PCI resources */
  62 #define CONFIG_FSL_LAW          /* Use common FSL init code */
  63
  64 #ifndef __ASSEMBLY__
  65 extern unsigned long get_clock_freq(void);
  66 #endif
  67
  68 #define CONFIG_SYS_CLK_FREQ     66666666
  69 #define CONFIG_DDR_CLK_FREQ     CONFIG_SYS_CLK_FREQ
  70
  71 /*
  72  * These can be toggled for performance analysis, otherwise use default.
  73  */
  74 #define CONFIG_L2_CACHE                 /* toggle L2 cache */
  75 #define CONFIG_BTB                      /* toggle branch predition */
  76 #define CONFIG_HWCONFIG
  77
  78 #define CONFIG_ENABLE_36BIT_PHYS
  79
  80 #define CONFIG_SYS_MEMTEST_START        0x00000000      /* memtest works on */
  81 #define CONFIG_SYS_MEMTEST_END          0x1fffffff      /* fix me, only 1G */
  82 #define CONFIG_PANIC_HANG       /* do not reset board on panic */
  83
  84 #define CONFIG_SYS_LBC_LBCR     0x00000000      /* Implement conversion of
  85                                                 addresses in the LBC */
  86
  87 /* DDR Setup */
  88 #define CONFIG_VERY_BIG_RAM
  89
  90 #define CONFIG_ECC_INIT_VIA_DDRCONTROLLER
  91 #define CONFIG_MEM_INIT_VALUE   0xDeadBeef
  92
  93 #define CONFIG_SYS_DDR_SDRAM_BASE       0x00000000
  94 #define CONFIG_SYS_SDRAM_BASE           CONFIG_SYS_DDR_SDRAM_BASE
  95
  96 #define CONFIG_DIMM_SLOTS_PER_CTLR      1
  97 #define CONFIG_CHIP_SELECTS_PER_CTRL    2
  98
  99 /* These are used when DDR doesn't use SPD.  */
 100 #define CONFIG_SYS_SDRAM_SIZE           2048u   /* DDR is 2GB */
 101
 102 /* Default settings for "stable" mode */
 103 #define CONFIG_SYS_DDR_CS0_BNDS         0x0000003F
 104 #define CONFIG_SYS_DDR_CS1_BNDS         0x0040007F
 105 #define CONFIG_SYS_DDR_CS0_CONFIG       0x80014302
 106 #define CONFIG_SYS_DDR_CS1_CONFIG       0x80014302
 107 #define CONFIG_SYS_DDR_TIMING_3         0x00020000
 108 #define CONFIG_SYS_DDR_TIMING_0         0x40110104
 109 #define CONFIG_SYS_DDR_TIMING_1         0x5C59E544
 110 #define CONFIG_SYS_DDR_TIMING_2         0x0fA888CA
 111 #define CONFIG_SYS_DDR_MODE_1           0x00441210
 112 #define CONFIG_SYS_DDR_MODE_2           0x00000000
 113 #define CONFIG_SYS_DDR_MODE_CTRL        0x00000000
 114 #define CONFIG_SYS_DDR_INTERVAL         0x0A280100
 115 #define CONFIG_SYS_DDR_DATA_INIT        0xdeadbeef
 116 #define CONFIG_SYS_DDR_CLK_CTRL         0x01800000
 117 #define CONFIG_SYS_DDR_TIMING_4         0x00000001
 118 #define CONFIG_SYS_DDR_TIMING_5         0x01401400
 119 #define CONFIG_SYS_DDR_ZQ_CNTL          0x89080600
 120 #define CONFIG_SYS_DDR_WRLVL_CNTL       0x8675F605
 121 #define CONFIG_SYS_DDR_CONTROL  0xC70C0008 /* Type = DDR3: No Interleaving */
 122 #define CONFIG_SYS_DDR_CONTROL2         0x24401010
 123 #define CONFIG_SYS_DDR_CDR1             0x00000000
 124 #define CONFIG_SYS_DDR_CDR2             0x00000000
 125
 126 #define CONFIG_SYS_DDR_ERR_INT_EN       0x00000000
 127 #define CONFIG_SYS_DDR_ERR_DIS          0x00000000
 128 #define CONFIG_SYS_DDR_SBE              0x00000000
 129
 130 /* Settings that differ for "performance" mode */
 131 #define CONFIG_SYS_DDR_CS0_BNDS_PERF    0x0000007F /* Interleaving Enabled */
 132 #define CONFIG_SYS_DDR_CS1_BNDS_PERF    0x00000000 /* Interleaving Enabled */
 133 #define CONFIG_SYS_DDR_CS1_CONFIG_PERF  0x80014302
 134 #define CONFIG_SYS_DDR_TIMING_1_PERF    0x5C58E544
 135 #define CONFIG_SYS_DDR_TIMING_2_PERF    0x0FA888CA
 136 /* Type = DDR3: cs0-cs1 interleaving */
 137 #define CONFIG_SYS_DDR_CONTROL_PERF     0xC70C4008
 138 #define CONFIG_SYS_DDR_CDR_1            0x00000000
 139 #define CONFIG_SYS_DDR_CDR_2            0x00000000
 140
 141
 142 /*
 143  * Memory map
 144  *
 145  * 0x0000_0000  0x7fff_ffff     DDR                     2G Cacheable
 146  * 0x8000_0000  0xbfff_ffff     PCI Express Mem         1G non-cacheable
 147  * 0xc000_0000  0xdfff_ffff     PCI                     512M non-cacheable
 148  * 0xe100_0000  0xe3ff_ffff     PCI IO range            4M non-cacheable
 149  *
 150  * Localbus non-cacheable
 151  * 0xe000_0000  0xe003_ffff     BCSR                    256K BCSR
 152  * 0xee00_0000  0xefff_ffff     NOR flash               32M NOR flash
 153  * 0xff00_0000  0xff3f_ffff     DPAA_QBMAN              4M
 154  * 0xff60_0000  0xff7f_ffff     CCSR                    2M non-cacheable
 155  * 0xffa0_0000  0xffaf_ffff     NAND                    1M non-cacheable
 156  * 0xffd0_0000  0xffd0_3fff     L1 for stack            16K Cacheable TLB0
 157  */
 158
 159 /*
 160  * Local Bus Definitions
 161  */
 162 #define CONFIG_SYS_BCSR_BASE            0xe0000000 /* start of on board FPGA */
 163 #define CONFIG_SYS_BCSR_BASE_PHYS       CONFIG_SYS_BCSR_BASE
 164
 165 #ifndef CONFIG_NAND
 166 #define CONFIG_SYS_FLASH_BASE           0xee000000 /* start of FLASH 32M */
 167
 168 #define CONFIG_SYS_FLASH_BASE_PHYS      CONFIG_SYS_FLASH_BASE
 169
 170 #define CONFIG_FLASH_BR_PRELIM  (BR_PHYS_ADDR(CONFIG_SYS_FLASH_BASE_PHYS) \
 171                 | BR_PS_16 | BR_V)
 172 #define CONFIG_FLASH_OR_PRELIM  0xfe000ff7
 173
 174 #define CONFIG_FLASH_CFI_DRIVER
 175 #define CONFIG_SYS_FLASH_CFI
 176 #define CONFIG_SYS_FLASH_EMPTY_INFO
 177
 178 #define CONFIG_SYS_MAX_FLASH_BANKS      1       /* number of banks */
 179 #define CONFIG_SYS_MAX_FLASH_SECT       512     /* sectors per device */
 180 #define CONFIG_SYS_FLASH_ERASE_TOUT     60000   /* Flash Erase Timeout (ms) */
 181 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Flash Write Timeout (ms) */
 182 #else
 183 #define CONFIG_SYS_NO_FLASH
 184 #endif
 185
 186 #if defined(CONFIG_SYS_SPL) || defined(CONFIG_RAMBOOT_NAND)
 187 #define CONFIG_SYS_RAMBOOT
 188 #endif
 189
 190 #define CONFIG_BOARD_EARLY_INIT_F       /* call board_early_init_f function */
 191 #define CONFIG_BOARD_EARLY_INIT_R       /* call board_early_init_r function */
 192
 193 #define CONFIG_SYS_INIT_RAM_LOCK
 194 #define CONFIG_SYS_INIT_RAM_ADDR        0xffd00000      /* Initial L1 address */
 195 #define CONFIG_SYS_INIT_RAM_END 0x00004000      /* End of used area in RAM */
 196
 197 #define CONFIG_SYS_GBL_DATA_SIZE        128     /* num bytes initial data */
 198 #define CONFIG_SYS_GBL_DATA_OFFSET      \
 199         (CONFIG_SYS_INIT_RAM_END - CONFIG_SYS_GBL_DATA_SIZE)
 200 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 201
 202 #define CONFIG_SYS_MONITOR_LEN  (256 * 1024) /* Reserve 256 kB for Mon */
 203 #define CONFIG_SYS_MALLOC_LEN   (6 * 1024 * 1024) /* Reserved for malloc */
 204
 205 #ifndef CONFIG_NAND_SPL
 206 #define CONFIG_SYS_NAND_BASE            0xffa00000
 207 #define CONFIG_SYS_NAND_BASE_PHYS       CONFIG_SYS_NAND_BASE
 208 #else
 209 #define CONFIG_SYS_NAND_BASE            0xfff00000
 210 #define CONFIG_SYS_NAND_BASE_PHYS       CONFIG_SYS_NAND_BASE
 211 #endif
 212
 213 #define CONFIG_SYS_NAND_BASE_LIST       {CONFIG_SYS_NAND_BASE}
 214 #define CONFIG_SYS_MAX_NAND_DEVICE      1
 215 #define CONFIG_MTD_NAND_VERIFY_WRITE
 216 #define CONFIG_CMD_NAND
 217 #define CONFIG_NAND_FSL_ELBC
 218 #define CONFIG_SYS_NAND_BLOCK_SIZE      (16 * 1024)
 219
 220 /* NAND boot: 4K NAND loader config */
 221 #define CONFIG_SYS_NAND_SPL_SIZE        0x1000
 222 #define CONFIG_SYS_NAND_U_BOOT_SIZE     ((768 << 10) + CONFIG_SYS_NAND_SPL_SIZE)
 223 #define CONFIG_SYS_NAND_U_BOOT_DST      (0x11000000 - CONFIG_SYS_NAND_SPL_SIZE)
 224 #define CONFIG_SYS_NAND_U_BOOT_START    0x11000000
 225 #define CONFIG_SYS_NAND_U_BOOT_OFFS     (0)
 226 #define CONFIG_SYS_NAND_U_BOOT_RELOC    0x00010000
 227 #define CONFIG_SYS_NAND_U_BOOT_RELOC_SP (CONFIG_SYS_NAND_U_BOOT_RELOC + 0x10000)
 228
 229 /* NAND flash config */
 230 #define CONFIG_SYS_NAND_BR_PRELIM  (BR_PHYS_ADDR(CONFIG_SYS_NAND_BASE_PHYS) \
 231                                 | (2<<BR_DECC_SHIFT)    /* Use HW ECC */ \
 232                                 | BR_PS_8               /* Port Size = 8bit */ \
 233                                 | BR_MS_FCM             /* MSEL = FCM */ \
 234                                 | BR_V)                 /* valid */
 235 #define CONFIG_SYS_NAND_OR_PRELIM  (0xFFF80000          /* length 32K */ \
 236                                 | OR_FCM_CSCT \
 237                                 | OR_FCM_CST \
 238                                 | OR_FCM_CHT \
 239                                 | OR_FCM_SCY_1 \
 240                                 | OR_FCM_TRLX \
 241                                 | OR_FCM_EHTR)
 242
 243 #ifdef CONFIG_RAMBOOT_NAND
 244 /* NAND Base Address */
 245 #define CONFIG_SYS_BR0_PRELIM   CONFIG_SYS_NAND_BR_PRELIM
 246 #define CONFIG_SYS_OR0_PRELIM   CONFIG_SYS_NAND_OR_PRELIM /* NAND Options */
 247 /* chip select 1 - BCSR */
 248 #define CONFIG_SYS_BR1_PRELIM  (BR_PHYS_ADDR(CONFIG_SYS_BCSR_BASE_PHYS) \
 249                                 | BR_MS_GPCM | BR_PS_8 | BR_V)
 250 #define CONFIG_SYS_OR1_PRELIM  (OR_AM_32KB | OR_GPCM_CSNT | OR_GPCM_XACS \
 251                                 | OR_GPCM_SCY | OR_GPCM_TRLX | OR_GPCM_EHTR \
 252                                 | OR_GPCM_EAD)
 253 #else
 254 #define CONFIG_SYS_BR0_PRELIM  CONFIG_FLASH_BR_PRELIM   /* NOR Base Address */
 255 #define CONFIG_SYS_OR0_PRELIM  CONFIG_FLASH_OR_PRELIM   /* NOR Options */
 256 /* chip select 1 - BCSR */
 257 #define CONFIG_SYS_BR1_PRELIM  (BR_PHYS_ADDR(CONFIG_SYS_BCSR_BASE_PHYS) \
 258                                 | BR_MS_GPCM | BR_PS_8 | BR_V)
 259 #define CONFIG_SYS_OR1_PRELIM  (OR_AM_32KB | OR_GPCM_CSNT | OR_GPCM_XACS \
 260                                 | OR_GPCM_SCY | OR_GPCM_TRLX | OR_GPCM_EHTR \
 261                                 | OR_GPCM_EAD)
 262 #endif
 263
 264 /* Serial Port
 265  * open - index 2
 266  * shorted - index 1
 267  */
 268 #define CONFIG_CONS_INDEX               1
 269 #undef  CONFIG_SERIAL_SOFTWARE_FIFO
 270 #define CONFIG_SYS_NS16550
 271 #define CONFIG_SYS_NS16550_SERIAL
 272 #define CONFIG_SYS_NS16550_REG_SIZE     1
 273 #define CONFIG_SYS_NS16550_CLK          get_bus_freq(0)
 274 #ifdef CONFIG_NAND_SPL
 275 #define CONFIG_NS16550_MIN_FUNCTIONS
 276 #endif
 277
 278 #define CONFIG_SYS_BAUDRATE_TABLE       \
 279         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400, 115200}
 280
 281 #define CONFIG_SYS_NS16550_COM1 (CONFIG_SYS_CCSRBAR + 0x4500)
 282 #define CONFIG_SYS_NS16550_COM2 (CONFIG_SYS_CCSRBAR + 0x4600)
 283
 284 /* Use the HUSH parser */
 285 #define CONFIG_SYS_HUSH_PARSER
 286
 287 /*
 288  * Pass open firmware flat tree
 289  */
 290 #define CONFIG_OF_LIBFDT
 291 #define CONFIG_OF_BOARD_SETUP
 292 #define CONFIG_OF_STDOUT_VIA_ALIAS
 293
 294 /* new uImage format support */
 295 #define CONFIG_FIT
 296 #define CONFIG_FIT_VERBOSE      /* enable fit_format_{error,warning}() */
 297
 298 /* I2C */
 299 #define CONFIG_SYS_I2C
 300 #define CONFIG_SYS_I2C_FSL
 301 #define CONFIG_SYS_FSL_I2C_SPEED        400000
 302 #define CONFIG_SYS_FSL_I2C_SLAVE        0x7F
 303 #define CONFIG_SYS_FSL_I2C_OFFSET       0x3000
 304 #define CONFIG_SYS_FSL_I2C2_SPEED       400000
 305 #define CONFIG_SYS_FSL_I2C2_SLAVE       0x7F
 306 #define CONFIG_SYS_FSL_I2C2_OFFSET      0x3100
 307 #define CONFIG_SYS_I2C_EEPROM_ADDR      0x51
 308
 309 /*
 310  * I2C2 EEPROM
 311  */
 312 #define CONFIG_ID_EEPROM
 313 #ifdef CONFIG_ID_EEPROM
 314 #define CONFIG_SYS_I2C_EEPROM_NXID
 315 #endif
 316 #define CONFIG_SYS_I2C_EEPROM_ADDR      0x51
 317 #define CONFIG_SYS_I2C_EEPROM_ADDR_LEN  1
 318 #define CONFIG_SYS_EEPROM_BUS_NUM       0
 319
 320 #define CONFIG_CMD_I2C
 321
 322 /*
 323  * eSPI - Enhanced SPI
 324  */
 325 #define CONFIG_SPI_FLASH
 326 #define CONFIG_SPI_FLASH_ATMEL
 327
 328 #define CONFIG_HARD_SPI
 329 #define CONFIG_FSL_ESPI
 330
 331 #define CONFIG_CMD_SF
 332 #define CONFIG_SF_DEFAULT_SPEED         10000000
 333 #define CONFIG_SF_DEFAULT_MODE          0
 334
 335 /*
 336  * General PCI
 337  * Memory space is mapped 1-1, but I/O space must start from 0.
 338  */
 339
 340 /* controller 3, Slot 1, tgtid 3, Base address b000 */
 341 #define CONFIG_SYS_PCIE3_NAME           "Slot 3"
 342 #define CONFIG_SYS_PCIE3_MEM_VIRT       0x80000000
 343 #define CONFIG_SYS_PCIE3_MEM_BUS        0x80000000
 344 #define CONFIG_SYS_PCIE3_MEM_PHYS       0x80000000
 345 #define CONFIG_SYS_PCIE3_MEM_SIZE       0x20000000      /* 512M */
 346 #define CONFIG_SYS_PCIE3_IO_VIRT        0xffc00000
 347 #define CONFIG_SYS_PCIE3_IO_BUS         0x00000000
 348 #define CONFIG_SYS_PCIE3_IO_PHYS        0xffc00000
 349 #define CONFIG_SYS_PCIE3_IO_SIZE        0x00010000      /* 64k */
 350
 351 /* controller 2, direct to uli, tgtid 2, Base address 9000 */
 352 #define CONFIG_SYS_PCIE2_NAME           "Slot 2"
 353 #define CONFIG_SYS_PCIE2_MEM_VIRT       0xa0000000
 354 #define CONFIG_SYS_PCIE2_MEM_BUS        0xa0000000
 355 #define CONFIG_SYS_PCIE2_MEM_PHYS       0xa0000000
 356 #define CONFIG_SYS_PCIE2_MEM_SIZE       0x20000000      /* 512M */
 357 #define CONFIG_SYS_PCIE2_IO_VIRT        0xffc10000
 358 #define CONFIG_SYS_PCIE2_IO_BUS         0x00000000
 359 #define CONFIG_SYS_PCIE2_IO_PHYS        0xffc10000
 360 #define CONFIG_SYS_PCIE2_IO_SIZE        0x00010000      /* 64k */
 361
 362 /* controller 1, Slot 2, tgtid 1, Base address a000 */
 363 #define CONFIG_SYS_PCIE1_NAME           "Slot 1"
 364 #define CONFIG_SYS_PCIE1_MEM_VIRT       0xc0000000
 365 #define CONFIG_SYS_PCIE1_MEM_BUS        0xc0000000
 366 #define CONFIG_SYS_PCIE1_MEM_PHYS       0xc0000000
 367 #define CONFIG_SYS_PCIE1_MEM_SIZE       0x20000000      /* 512M */
 368 #define CONFIG_SYS_PCIE1_IO_VIRT        0xffc20000
 369 #define CONFIG_SYS_PCIE1_IO_BUS         0x00000000
 370 #define CONFIG_SYS_PCIE1_IO_PHYS        0xffc20000
 371 #define CONFIG_SYS_PCIE1_IO_SIZE        0x00010000      /* 64k */
 372
 373 #if defined(CONFIG_PCI)
 374 #define CONFIG_E1000            /* Defind e1000 pci Ethernet card */
 375 #define CONFIG_PCI_PNP          /* do pci plug-and-play */
 376 #define CONFIG_PCI_SCAN_SHOW    /* show pci devices on startup */
 377 #endif  /* CONFIG_PCI */
 378
 379 /*
 380  * Environment
 381  */
 382 #define CONFIG_ENV_OVERWRITE
 383
 384 #if defined(CONFIG_SYS_RAMBOOT)
 385 #if defined(CONFIG_RAMBOOT_NAND)
 386 #define CONFIG_ENV_IS_IN_NAND
 387 #define CONFIG_ENV_SIZE         CONFIG_SYS_NAND_BLOCK_SIZE
 388 #define CONFIG_ENV_OFFSET       ((768 * 1024) + CONFIG_SYS_NAND_BLOCK_SIZE)
 389 #else
 390 #define CONFIG_ENV_IS_NOWHERE   /* Store ENV in memory only */
 391 #define CONFIG_ENV_ADDR         (CONFIG_SYS_MONITOR_BASE - 0x4000)
 392 #define CONFIG_ENV_SIZE         0x2000
 393 #endif
 394 #else
 395 #define CONFIG_ENV_IS_IN_FLASH
 396 #define CONFIG_ENV_ADDR         (CONFIG_SYS_MONITOR_BASE - CONFIG_ENV_SECT_SIZE)
 397 #define CONFIG_ENV_SIZE         0x2000
 398 #define CONFIG_ENV_SECT_SIZE    0x20000 /* 128K (one sector) */
 399 #endif
 400
 401 #define CONFIG_LOADS_ECHO               /* echo on for serial download */
 402 #define CONFIG_SYS_LOADS_BAUD_CHANGE    /* allow baudrate change */
 403
 404 /*
 405  * Command line configuration.
 406  */
 407 #include <config_cmd_default.h>
 408
 409 #define CONFIG_CMD_IRQ
 410 #define CONFIG_CMD_PING
 411 #define CONFIG_CMD_MII
 412 #define CONFIG_CMD_ELF
 413 #define CONFIG_CMD_SETEXPR
 414 #define CONFIG_CMD_REGINFO
 415
 416 #if defined(CONFIG_PCI)
 417 #define CONFIG_CMD_PCI
 418 #define CONFIG_CMD_NET
 419 #endif
 420
 421 /*
 422  * USB
 423  */
 424 #define CONFIG_HAS_FSL_DR_USB
 425 #ifdef CONFIG_HAS_FSL_DR_USB
 426 #define CONFIG_USB_EHCI
 427
 428 #ifdef CONFIG_USB_EHCI
 429 #define CONFIG_CMD_USB
 430 #define CONFIG_EHCI_HCD_INIT_AFTER_RESET
 431 #define CONFIG_USB_EHCI_FSL
 432 #define CONFIG_USB_STORAGE
 433 #define CONFIG_CMD_FAT
 434 #define CONFIG_CMD_EXT2
 435 #define CONFIG_CMD_FAT
 436 #define CONFIG_DOS_PARTITION
 437 #endif
 438 #endif
 439
 440 /*
 441  * Miscellaneous configurable options
 442  */
 443 #define CONFIG_SYS_LONGHELP                     /* undef to save memory */
 444 #define CONFIG_CMDLINE_EDITING          /* Command-line editing */
 445 #define CONFIG_SYS_LOAD_ADDR    0x2000000       /* default load address */
 446 #if defined(CONFIG_CMD_KGDB)
 447 #define CONFIG_SYS_CBSIZE       1024            /* Console I/O Buffer Size */
 448 #else
 449 #define CONFIG_SYS_CBSIZE       256             /* Console I/O Buffer Size */
 450 #endif
 451 /* Print Buffer Size */
 452 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE + sizeof(CONFIG_SYS_PROMPT)+16)
 453 #define CONFIG_SYS_MAXARGS      16              /* max number of command args */
 454 /* Boot Argument Buffer Size */
 455 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE
 456
 457 /*
 458  * For booting Linux, the board info and command line data
 459  * have to be in the first 16 MB of memory, since this is
 460  * the maximum mapped by the Linux kernel during initialization.
 461  */
 462 #define CONFIG_SYS_BOOTMAPSZ    (16 << 20) /* Initial Memory map for Linux*/
 463 #define CONFIG_SYS_BOOTM_LEN    (16 << 20) /* Increase max gunzip size */
 464
 465 #if defined(CONFIG_CMD_KGDB)
 466 #define CONFIG_KGDB_BAUDRATE    230400  /* speed to run kgdb serial port */
 467 #endif
 468
 469 /*
 470  * Environment Configuration
 471  */
 472 #define CONFIG_BOOTFILE         "uImage"
 473 #define CONFIG_UBOOTPATH        (u-boot.bin) /* U-Boot image on TFTP server */
 474
 475 /* default location for tftp and bootm */
 476 #define CONFIG_LOADADDR         1000000
 477
 478 #define CONFIG_BOOTDELAY 10     /* -1 disables auto-boot */
 479
 480 #define CONFIG_BAUDRATE 115200
 481
 482 /* Qman/Bman */
 483 #define CONFIG_SYS_DPAA_QBMAN           /* support Q/Bman */
 484 #define CONFIG_SYS_QMAN_MEM_BASE        0xff000000
 485 #define CONFIG_SYS_QMAN_MEM_PHYS        CONFIG_SYS_QMAN_MEM_BASE
 486 #define CONFIG_SYS_QMAN_MEM_SIZE        0x00200000
 487 #define CONFIG_SYS_BMAN_MEM_BASE        0xff200000
 488 #define CONFIG_SYS_BMAN_MEM_PHYS        CONFIG_SYS_BMAN_MEM_BASE
 489 #define CONFIG_SYS_BMAN_MEM_SIZE        0x00200000
 490
 491 /* For FM */
 492 #define CONFIG_SYS_DPAA_FMAN
 493 #define CONFIG_PHY_GIGE         /* Include GbE speed/duplex detection */
 494
 495 #ifdef CONFIG_SYS_DPAA_FMAN
 496 #define CONFIG_FMAN_ENET
 497 #define CONFIG_PHY_MARVELL
 498 #endif
 499
 500 #ifndef CONFIG_NAND
 501 /* Default address of microcode for the Linux Fman driver */
 502 /* QE microcode/firmware address */
 503 #define CONFIG_SYS_QE_FMAN_FW_IN_NOR
 504 #define CONFIG_SYS_QE_FMAN_FW_ADDR      0xEFF00000
 505 #else
 506 #define CONFIG_SYS_QE_FMAN_FW_IN_NAND
 507 #define CONFIG_SYS_QE_FMAN_FW_ADDR      0x1f00000
 508 #endif
 509 #define CONFIG_SYS_QE_FMAN_FW_LENGTH    0x10000
 510 #define CONFIG_SYS_FDT_PAD              (0x3000 + CONFIG_SYS_QE_FMAN_FW_LENGTH)
 511
 512 #ifdef CONFIG_FMAN_ENET
 513 #define CONFIG_SYS_FM1_DTSEC1_PHY_ADDR  0x2
 514 #define CONFIG_SYS_FM1_DTSEC2_PHY_ADDR  0x7
 515
 516 #define CONFIG_SYS_TBIPA_VALUE  8
 517 #define CONFIG_MII              /* MII PHY management */
 518 #define CONFIG_ETHPRIME         "FM1@DTSEC1"
 519 #endif
 520
 521 #define CONFIG_EXTRA_ENV_SETTINGS       \
 522         "hwconfig=usb1:dr_mode=host,phy_type=ulpi\0"
 523
 524 #endif  /* __CONFIG_H */