include/configs/SXNI855T.h

   1 /*
   2  * U-Boot configuration for SIXNET SXNI855T CPU board.
   3  * This board is based (loosely) on the Motorola FADS board, so this
   4  * file is based (loosely) on config_FADS860T.h, see it for additional
   5  * credits.
   6  *
   7  * Copyright (c) 2000-2002 Dave Ellis, SIXNET, dge@sixnetio.com
   8  *
   9  * SPDX-License-Identifier:     GPL-2.0+
  10  */
  11
  12 /*
  13  * Memory map:
  14  *
  15  *   ff100000 -> ff13ffff : FPGA        CS1
  16  *   ff030000 -> ff03ffff : EXPANSION   CS7
  17  *   ff020000 -> ff02ffff : DATA FLASH  CS4
  18  *   ff018000 -> ff01ffff : UART B      CS6/UPMB
  19  *   ff010000 -> ff017fff : UART A      CS5/UPMB
  20  *   ff000000 -> ff00ffff : IMAP                   internal to the MPC855T
  21  *   f8000000 -> fbffffff : FLASH       CS0        up to 64MB
  22  *   f4000000 -> f7ffffff : NVSRAM      CS2        up to 64MB
  23  *   00000000 -> 0fffffff : SDRAM       CS3/UPMA   up to 256MB
  24  */
  25
  26 /* ------------------------------------------------------------------------- */
  27
  28 /*
  29  * board/config.h - configuration options, board specific
  30  */
  31
  32 #ifndef __CONFIG_H
  33 #define __CONFIG_H
  34
  35 /*
  36  * High Level Configuration Options
  37  * (easy to change)
  38  */
  39 #include <mpc8xx_irq.h>
  40
  41 #define CONFIG_SXNI855T         1       /* SIXNET IPm 855T CPU module */
  42
  43 /* The 855T is just a stripped 860T and needs code for 860, so for now
  44  * at least define 860, 860T and 855T
  45  */
  46 #define CONFIG_MPC860           1
  47 #define CONFIG_MPC860T          1
  48 #define CONFIG_MPC855T          1
  49
  50 #define CONFIG_SYS_TEXT_BASE    0xF8000000
  51
  52 #define CONFIG_8xx_CONS_SMC1    1       /* Console is on SMC1           */
  53 #undef  CONFIG_8xx_CONS_SMC2
  54 #undef  CONFIG_8xx_CONS_SCC1
  55 #undef  CONFIG_8xx_CONS_NONE
  56 #define CONFIG_BAUDRATE         9600
  57 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
  58
  59 #define MPC8XX_FACT             10      /* 50 MHz is 5 MHz in times 10  */
  60
  61 #define CONFIG_CLOCKS_IN_MHZ    1       /* clocks passsed to Linux in MHz */
  62
  63 #if 0
  64 #define CONFIG_BOOTDELAY        -1      /* autoboot disabled            */
  65 #else
  66 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
  67 #endif
  68
  69 #define CONFIG_HAS_ETH1
  70
  71 /*-----------------------------------------------------------------------
  72  * Definitions for status LED
  73  */
  74 #define CONFIG_STATUS_LED       1       /* Status LED enabled           */
  75
  76 # define STATUS_LED_PAR         im_ioport.iop_papar
  77 # define STATUS_LED_DIR         im_ioport.iop_padir
  78 # define STATUS_LED_ODR         im_ioport.iop_paodr
  79 # define STATUS_LED_DAT         im_ioport.iop_padat
  80
  81 # define STATUS_LED_BIT         0x8000          /* LED 0 is on PA.0 */
  82 # define STATUS_LED_PERIOD      ((CONFIG_SYS_HZ / 2) / 5)       /* blink at 5 Hz */
  83 # define STATUS_LED_STATE       STATUS_LED_BLINKING
  84
  85 # define STATUS_LED_ACTIVE      0               /* LED on for bit == 0  */
  86
  87 # define STATUS_LED_BOOT        0               /* LED 0 used for boot status */
  88
  89 #ifdef DEV      /* development (debug) settings */
  90 #define CONFIG_BOOT_LED_STATE   STATUS_LED_OFF
  91 #else           /* production settings */
  92 #define CONFIG_BOOT_LED_STATE   STATUS_LED_ON
  93 #endif
  94
  95 #define CONFIG_SHOW_BOOT_PROGRESS 1
  96
  97 #define CONFIG_BOOTCOMMAND      "bootm f8040000 f8100000" /* autoboot command */
  98 #define CONFIG_BOOTARGS         "root=/dev/ram ip=off"
  99
 100 #define CONFIG_MISC_INIT_R              /* have misc_init_r() function */
 101 #define CONFIG_BOARD_POSTCLK_INIT       /* have board_postclk_init() function */
 102
 103 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
 104
 105 #define CONFIG_RTC_DS1306               /* Dallas 1306 real time clock  */
 106
 107 #define CONFIG_SYS_I2C
 108 #define CONFIG_SYS_I2C_SOFT             /* I2C bit-banged */
 109 #define CONFIG_SYS_I2C_SOFT_SPEED       50000
 110 #define CONFIG_SYS_I2C_SOFT_SLAVE       0xFE
 111 /*
 112  * Software (bit-bang) I2C driver configuration
 113  */
 114 #define PB_SCL          0x00000020      /* PB 26 */
 115 #define PB_SDA          0x00000010      /* PB 27 */
 116
 117 #define I2C_INIT        (immr->im_cpm.cp_pbdir |=  PB_SCL)
 118 #define I2C_ACTIVE      (immr->im_cpm.cp_pbdir |=  PB_SDA)
 119 #define I2C_TRISTATE    (immr->im_cpm.cp_pbdir &= ~PB_SDA)
 120 #define I2C_READ        ((immr->im_cpm.cp_pbdat & PB_SDA) != 0)
 121 #define I2C_SDA(bit)    if(bit) immr->im_cpm.cp_pbdat |=  PB_SDA; \
 122                         else    immr->im_cpm.cp_pbdat &= ~PB_SDA
 123 #define I2C_SCL(bit)    if(bit) immr->im_cpm.cp_pbdat |=  PB_SCL; \
 124                         else    immr->im_cpm.cp_pbdat &= ~PB_SCL
 125 #define I2C_DELAY       udelay(5)       /* 1/4 I2C clock duration */
 126
 127 # define CONFIG_SYS_I2C_EEPROM_ADDR     0x50    /* Atmel 24C64                  */
 128 # define CONFIG_SYS_I2C_EEPROM_ADDR_LEN 2       /* two byte address             */
 129
 130 #define CONFIG_FEC_ENET         1       /* use FEC ethernet  */
 131 #define CONFIG_MII              1
 132
 133 #define CONFIG_SYS_DISCOVER_PHY
 134
 135
 136 /*
 137  * BOOTP options
 138  */
 139 #define CONFIG_BOOTP_BOOTFILESIZE
 140 #define CONFIG_BOOTP_BOOTPATH
 141 #define CONFIG_BOOTP_GATEWAY
 142 #define CONFIG_BOOTP_HOSTNAME
 143
 144
 145 /*
 146  * Command line configuration.
 147  */
 148 #include <config_cmd_default.h>
 149
 150 #define CONFIG_CMD_EEPROM
 151 #define CONFIG_CMD_JFFS2
 152 #define CONFIG_CMD_DATE
 153
 154 /*
 155  * Miscellaneous configurable options
 156  */
 157 #define CONFIG_SYS_LONGHELP                     /* undef to save a little memory */
 158 #define CONFIG_SYS_PROMPT               "=>"    /* Monitor Command Prompt       */
 159 #if defined(CONFIG_CMD_KGDB)
 160 #define CONFIG_SYS_CBSIZE       1024            /* Console I/O Buffer Size      */
 161 #else
 162 #define CONFIG_SYS_CBSIZE       256             /* Console I/O Buffer Size      */
 163 #endif
 164 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16) /* Print Buffer Size */
 165 #define CONFIG_SYS_MAXARGS      16              /* max number of command args   */
 166 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size    */
 167
 168 #define CONFIG_SYS_MEMTEST_START        0x0100000       /* memtest works on     */
 169 #define CONFIG_SYS_MEMTEST_END          0x0400000       /* 1 ... 4 MB in DRAM   */
 170
 171 #define CONFIG_SYS_LOAD_ADDR            0x00100000
 172
 173 #define CONFIG_SYS_HZ           1000            /* decrementer freq: 1 ms ticks */
 174
 175 /*
 176  * Low Level Configuration Settings
 177  * (address mappings, register initial values, etc.)
 178  * You should know what you are doing if you make changes here.
 179  */
 180 /*-----------------------------------------------------------------------
 181  * Internal Memory Mapped Register
 182  */
 183 #define CONFIG_SYS_IMMR         0xFF000000
 184 #define CONFIG_SYS_IMMR_SIZE            ((uint)(64 * 1024))
 185
 186 /*-----------------------------------------------------------------------
 187  * Definitions for initial stack pointer and data area (in DPRAM)
 188  */
 189 #define CONFIG_SYS_INIT_RAM_ADDR        CONFIG_SYS_IMMR
 190 #define CONFIG_SYS_INIT_RAM_SIZE        0x2F00  /* Size of used area in DPRAM   */
 191 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
 192 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 193
 194 /*-----------------------------------------------------------------------
 195  * Start addresses for the final memory configuration
 196  * (Set up by the startup code)
 197  * Please note that CONFIG_SYS_SDRAM_BASE _must_ start at 0
 198  */
 199 #define CONFIG_SYS_SDRAM_BASE           0x00000000
 200 #define CONFIG_SYS_SRAM_BASE            0xF4000000
 201 #define CONFIG_SYS_SRAM_SIZE            0x04000000      /* autosize up to 64Mbyte */
 202
 203 #define CONFIG_SYS_FLASH_BASE           0xF8000000
 204 #define CONFIG_SYS_FLASH_SIZE           ((uint)(8 * 1024 * 1024))       /* max 8Mbyte */
 205
 206 #define CONFIG_SYS_DFLASH_BASE          0xff020000 /* DiskOnChip or NAND FLASH */
 207 #define CONFIG_SYS_DFLASH_SIZE          0x00010000
 208
 209 #define CONFIG_SYS_FPGA_BASE            0xFF100000      /* Xilinx FPGA */
 210 #define CONFIG_SYS_FPGA_PROG            0xFF130000      /* Programming address */
 211 #define CONFIG_SYS_FPGA_SIZE            0x00040000      /* 256KiB usable */
 212
 213 #define CONFIG_SYS_MONITOR_LEN          (256 << 10)     /* Reserve 256 kB for Monitor   */
 214 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_FLASH_BASE
 215 #define CONFIG_SYS_MALLOC_LEN           (128 << 10)     /* Reserve 128 kB for malloc()  */
 216
 217 /*
 218  * For booting Linux, the board info and command line data
 219  * have to be in the first 8 MB of memory, since this is
 220  * the maximum mapped by the Linux kernel during initialization.
 221  */
 222 #define CONFIG_SYS_BOOTMAPSZ            (8 << 20)       /* Initial Memory map for Linux */
 223 /*-----------------------------------------------------------------------
 224  * FLASH organization
 225  */
 226 #define CONFIG_SYS_MAX_FLASH_BANKS      1       /* max number of memory banks           */
 227 /* Intel 28F640 has 135, 127 64K sectors in 8MB, + 8 more for 8K boot blocks.
 228  * AMD 29LV641 has 128 64K sectors in 8MB
 229  */
 230 #define CONFIG_SYS_MAX_FLASH_SECT       135     /* max number of sectors on one chip    */
 231
 232 #define CONFIG_SYS_FLASH_ERASE_TOUT     120000  /* Timeout for Flash Erase (in ms)      */
 233 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Timeout for Flash Write (in ms)      */
 234
 235 /*-----------------------------------------------------------------------
 236  * Cache Configuration
 237  */
 238 #define CONFIG_SYS_CACHELINE_SIZE       16      /* For all MPC8xx CPUs                  */
 239 #if defined(CONFIG_CMD_KGDB)
 240 #define CONFIG_SYS_CACHELINE_SHIFT      4       /* log base 2 of the above value        */
 241 #endif
 242
 243 /*-----------------------------------------------------------------------
 244  * SYPCR - System Protection Control                                    11-9
 245  * SYPCR can only be written once after reset!
 246  *-----------------------------------------------------------------------
 247  * Software & Bus Monitor Timer max, Bus Monitor enable, SW Watchdog freeze
 248  */
 249 #if defined(CONFIG_WATCHDOG)
 250 #define CONFIG_SYS_SYPCR        (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | \
 251                          SYPCR_SWE  | SYPCR_SWRI| SYPCR_SWP)
 252 #else
 253 #define CONFIG_SYS_SYPCR        (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | SYPCR_SWP)
 254 #endif
 255
 256 /*-----------------------------------------------------------------------
 257  * SIUMCR - SIU Module Configuration                                    11-6
 258  *-----------------------------------------------------------------------
 259  * PCMCIA config., multi-function pin tri-state
 260  */
 261 #define CONFIG_SYS_SIUMCR       (SIUMCR_DBGC00 | SIUMCR_DBPC00 | SIUMCR_MLRC01)
 262
 263 /*-----------------------------------------------------------------------
 264  * TBSCR - Time Base Status and Control                                 11-26
 265  *-----------------------------------------------------------------------
 266  * Clear Reference Interrupt Status, Timebase freezing enabled
 267  */
 268 #define CONFIG_SYS_TBSCR        (TBSCR_REFA | TBSCR_REFB | TBSCR_TBE)
 269
 270 /*-----------------------------------------------------------------------
 271  * PISCR - Periodic Interrupt Status and Control                11-31
 272  *-----------------------------------------------------------------------
 273  * Clear Periodic Interrupt Status, Interrupt Timer freezing enabled
 274  */
 275 #define CONFIG_SYS_PISCR        (PISCR_PS | PISCR_PITF)
 276
 277 /*-----------------------------------------------------------------------
 278  * PLPRCR - PLL, Low-Power, and Reset Control Register  15-30
 279  *-----------------------------------------------------------------------
 280  * set the PLL, the low-power modes and the reset control (15-29)
 281  */
 282 #define CONFIG_SYS_PLPRCR       (((MPC8XX_FACT-1) << PLPRCR_MF_SHIFT) | \
 283                                 PLPRCR_SPLSS | PLPRCR_TEXPS | PLPRCR_TMIST)
 284
 285 /*-----------------------------------------------------------------------
 286  * SCCR - System Clock and reset Control Register               15-27
 287  *-----------------------------------------------------------------------
 288  * Set clock output, timebase and RTC source and divider,
 289  * power management and some other internal clocks
 290  */
 291 #define SCCR_MASK       SCCR_EBDF11
 292 #define CONFIG_SYS_SCCR (SCCR_TBS|SCCR_COM00|SCCR_DFSYNC00|SCCR_DFBRG00|SCCR_DFNL000|SCCR_DFNH000|SCCR_DFLCD000|SCCR_DFALCD00)
 293
 294  /*-----------------------------------------------------------------------
 295  *
 296  *-----------------------------------------------------------------------
 297  *
 298  */
 299 #define CONFIG_SYS_DER          0
 300
 301 /* Because of the way the 860 starts up and assigns CS0 the
 302  * entire address space, we have to set the memory controller
 303  * differently.  Normally, you write the option register
 304  * first, and then enable the chip select by writing the
 305  * base register.  For CS0, you must write the base register
 306  * first, followed by the option register.
 307  */
 308
 309 /*
 310  * Init Memory Controller:
 311  *
 312  **********************************************************
 313  * BR0 and OR0 (FLASH)
 314  */
 315
 316 #define CONFIG_SYS_PRELIM_OR0_AM        0xFC000000      /* OR addr mask */
 317
 318 /* FLASH timing: ACS = 10, TRLX = 1, CSNT = 1, SCY = 3, EHTR = 0        */
 319 #define CONFIG_SYS_OR_TIMING_FLASH      (OR_CSNT_SAM  | OR_ACS_DIV4 | OR_BI | OR_SCY_3_CLK | OR_TRLX)
 320
 321 #define CONFIG_SYS_OR0_PRELIM   (CONFIG_SYS_PRELIM_OR0_AM | CONFIG_SYS_OR_TIMING_FLASH)
 322
 323 #define CONFIG_FLASH_16BIT
 324 #define CONFIG_SYS_BR0_PRELIM   ((CONFIG_SYS_FLASH_BASE & BR_BA_MSK) | BR_PS_16 | BR_V )
 325 #define CONFIG_SYS_FLASH_PROTECTION     /* need to lock/unlock sectors in hardware */
 326
 327 /**********************************************************
 328  * BR1 and OR1 (FPGA)
 329  * These preliminary values are also the final values.
 330  */
 331 #define CONFIG_SYS_OR_TIMING_FPGA \
 332         (OR_CSNT_SAM | OR_ACS_DIV2 | OR_BI | OR_SCY_4_CLK | OR_EHTR | OR_TRLX)
 333 #define CONFIG_SYS_BR1_PRELIM   ((CONFIG_SYS_FPGA_BASE & BR_BA_MSK) | BR_PS_8 | BR_V )
 334 #define CONFIG_SYS_OR1_PRELIM   (((-CONFIG_SYS_FPGA_SIZE) & OR_AM_MSK) | CONFIG_SYS_OR_TIMING_FPGA)
 335
 336 /**********************************************************
 337  * BR4 and OR4 (data flash)
 338  * These preliminary values are also the final values.
 339  */
 340 #define CONFIG_SYS_OR_TIMING_DFLASH \
 341         (OR_CSNT_SAM | OR_ACS_DIV4 | OR_BI | OR_SCY_2_CLK | OR_EHTR | OR_TRLX)
 342 #define CONFIG_SYS_BR4_PRELIM   ((CONFIG_SYS_DFLASH_BASE & BR_BA_MSK) | BR_PS_8 | BR_V )
 343 #define CONFIG_SYS_OR4_PRELIM   (((-CONFIG_SYS_DFLASH_SIZE) & OR_AM_MSK) | CONFIG_SYS_OR_TIMING_DFLASH)
 344
 345 /**********************************************************
 346  * BR5/6 and OR5/6 (Dual UART)
 347  */
 348 #define CONFIG_SYS_DUART_SIZE   0x8000  /* 32K window, only uses 8 bytes */
 349 #define CONFIG_SYS_DUARTA_BASE  0xff010000
 350 #define CONFIG_SYS_DUARTB_BASE  0xff018000
 351
 352 #define DUART_MBMR      0
 353 #define DUART_OR_VALUE (ORMASK(CONFIG_SYS_DUART_SIZE) | OR_G5LS| OR_BI)
 354 #define DUART_BR_VALUE (BR_MS_UPMB | BR_PS_8 | BR_V)
 355 #define DUART_BR5_VALUE ((CONFIG_SYS_DUARTA_BASE & BR_BA_MSK ) | DUART_BR_VALUE)
 356 #define DUART_BR6_VALUE ((CONFIG_SYS_DUARTB_BASE & BR_BA_MSK ) | DUART_BR_VALUE)
 357
 358 #define CONFIG_RESET_ON_PANIC           /* reset if system panic() */
 359
 360 #define CONFIG_ENV_IS_IN_FLASH
 361 #ifdef CONFIG_ENV_IS_IN_FLASH
 362   /* environment is in FLASH */
 363   #define CONFIG_ENV_ADDR               0xF8040000      /* AM29LV641 or AM29LV800BT */
 364   #define CONFIG_ENV_ADDR_REDUND        0xF8050000      /* AM29LV641 or AM29LV800BT */
 365   #define CONFIG_ENV_SECT_SIZE  0x00010000
 366   #define CONFIG_ENV_SIZE               0x00002000
 367 #else
 368   /* environment is in EEPROM */
 369   #define CONFIG_ENV_IS_IN_EEPROM               1
 370   #define CONFIG_ENV_OFFSET             0       /* at beginning of EEPROM */
 371   #define CONFIG_ENV_SIZE                    1024       /* Use only a part of it*/
 372 #endif
 373
 374 #if 1
 375 #define CONFIG_AUTOBOOT_KEYED           /* use key strings to stop autoboot */
 376 #define CONFIG_AUTOBOOT_PROMPT          "autoboot in %d seconds\n", bootdelay
 377 #define CONFIG_AUTOBOOT_DELAY_STR       "delayabit"
 378 #define CONFIG_AUTOBOOT_STOP_STR        " " /* easy to stop for now */
 379 #endif
 380
 381 #endif  /* __CONFIG_H */