include/configs/pdnb3.h

   1 /*
   2  * (C) Copyright 2006-2007
   3  * Stefan Roese, DENX Software Engineering, sr@denx.de.
   4  *
   5  * Configuation settings for the PDNB3 board.
   6  *
   7  * See file CREDITS for list of people who contributed to this
   8  * project.
   9  *
  10  * This program is free software; you can redistribute it and/or
  11  * modify it under the terms of the GNU General Public License as
  12  * published by the Free Software Foundation; either version 2 of
  13  * the License, or (at your option) any later version.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  23  * MA 02111-1307 USA
  24  */
  25
  26 #ifndef __CONFIG_H
  27 #define __CONFIG_H
  28
  29 /*
  30  * High Level Configuration Options
  31  * (easy to change)
  32  */
  33 #define CONFIG_IXP425           1       /* This is an IXP425 CPU        */
  34 #define CONFIG_PDNB3            1       /* on an PDNB3 board            */
  35
  36 #define CONFIG_MACH_TYPE        1002
  37
  38 #define CONFIG_DISPLAY_CPUINFO  1       /* display cpu info (and speed) */
  39 #define CONFIG_DISPLAY_BOARDINFO 1      /* display board info           */
  40
  41 /*
  42  * Ethernet
  43  */
  44 #define CONFIG_IXP4XX_NPE       1       /* include IXP4xx NPE support   */
  45 #define CONFIG_PHY_ADDR         16      /* NPE0 PHY address             */
  46 #define CONFIG_HAS_ETH1
  47 #define CONFIG_PHY1_ADDR        18      /* NPE1 PHY address             */
  48 #define CONFIG_MII              1       /* MII PHY management           */
  49 #define CONFIG_SYS_RX_ETH_BUFFER        16      /* Number of ethernet rx buffers & descriptors */
  50
  51 /*
  52  * Misc configuration options
  53  */
  54 #define CONFIG_BOOTCOUNT_LIMIT          /* support for bootcount limit  */
  55 #define CONFIG_SYS_BOOTCOUNT_ADDR       0x60003000 /* inside qmrg sram          */
  56
  57 #define CONFIG_CMDLINE_TAG      1       /* enable passing of ATAGs      */
  58 #define CONFIG_SETUP_MEMORY_TAGS 1
  59 #define CONFIG_INITRD_TAG       1
  60
  61 /*
  62  * Size of malloc() pool
  63  */
  64 #define CONFIG_SYS_MALLOC_LEN           (1 << 20)
  65
  66 /* allow to overwrite serial and ethaddr */
  67 #define CONFIG_ENV_OVERWRITE
  68
  69 #define CONFIG_IXP_SERIAL
  70 #define CONFIG_BAUDRATE         115200
  71 #define CONFIG_SYS_IXP425_CONSOLE       IXP425_UART1   /* we use UART1 for console */
  72
  73
  74 /*
  75  * BOOTP options
  76  */
  77 #define CONFIG_BOOTP_BOOTFILESIZE
  78 #define CONFIG_BOOTP_BOOTPATH
  79 #define CONFIG_BOOTP_GATEWAY
  80 #define CONFIG_BOOTP_HOSTNAME
  81
  82
  83 /*
  84  * Command line configuration.
  85  */
  86 #include <config_cmd_default.h>
  87
  88 #define CONFIG_CMD_DHCP
  89 #define CONFIG_CMD_DATE
  90 #define CONFIG_CMD_NET
  91 #define CONFIG_CMD_MII
  92 #define CONFIG_CMD_I2C
  93 #define CONFIG_CMD_ELF
  94 #define CONFIG_CMD_PING
  95
  96 #if !defined(CONFIG_SCPU)
  97 #define CONFIG_CMD_NAND
  98 #endif
  99
 100
 101 #define CONFIG_ZERO_BOOTDELAY_CHECK     /* check for keypress on bootdelay==0 */
 102 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
 103
 104 /*
 105  * Miscellaneous configurable options
 106  */
 107 #define CONFIG_SYS_LONGHELP                            /* undef to save memory         */
 108 #define CONFIG_SYS_PROMPT              "=> "   /* Monitor Command Prompt       */
 109 #define CONFIG_SYS_CBSIZE              256             /* Console I/O Buffer Size      */
 110 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16) /* Print Buffer Size */
 111 #define CONFIG_SYS_MAXARGS             16              /* max number of command args   */
 112 #define CONFIG_SYS_BARGSIZE            CONFIG_SYS_CBSIZE      /* Boot Argument Buffer Size    */
 113
 114 #define CONFIG_SYS_MEMTEST_START       0x00400000      /* memtest works on     */
 115 #define CONFIG_SYS_MEMTEST_END         0x00800000      /* 4 ... 8 MB in DRAM   */
 116 #define CONFIG_SYS_LOAD_ADDR           0x00010000      /* default load address */
 117
 118 #define CONFIG_IXP425_TIMER_CLK         66666666
 119 #define CONFIG_SYS_HZ                   1000            /* decrementer freq: 1 ms ticks */
 120
 121 /***************************************************************
 122  * Platform/Board specific defines start here.
 123  ***************************************************************/
 124
 125 /*-----------------------------------------------------------------------
 126  * Default configuration (environment varibles...)
 127  *----------------------------------------------------------------------*/
 128 #define CONFIG_PREBOOT  "echo;" \
 129         "echo Type \\\"run flash_nfs\\\" to mount root filesystem over NFS;" \
 130         "echo"
 131
 132 #undef  CONFIG_BOOTARGS
 133
 134 #define CONFIG_EXTRA_ENV_SETTINGS                                       \
 135         "netdev=eth0\0"                                                 \
 136         "hostname=pdnb3\0"                                              \
 137         "nfsargs=setenv bootargs root=/dev/nfs rw "                     \
 138                 "nfsroot=${serverip}:${rootpath}\0"                     \
 139         "ramargs=setenv bootargs root=/dev/ram rw\0"                    \
 140         "addip=setenv bootargs ${bootargs} ethaddr=${ethaddr} "         \
 141                 "ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}"      \
 142                 ":${hostname}:${netdev}:off panic=1\0"                  \
 143         "addtty=setenv bootargs ${bootargs} console=ttyS0,${baudrate} " \
 144         "mtdparts=${mtdparts}\0"                                        \
 145         "flash_nfs=run nfsargs addip addtty;"                           \
 146                 "bootm ${kernel_addr}\0"                                \
 147         "flash_self=run ramargs addip addtty;"                          \
 148                 "bootm ${kernel_addr} ${ramdisk_addr}\0"                \
 149         "net_nfs=tftp 200000 ${bootfile};run nfsargs addip addtty;"     \
 150                 "bootm\0"                                               \
 151         "rootpath=/opt/buildroot\0"                                     \
 152         "bootfile=/tftpboot/netbox/uImage\0"                            \
 153         "kernel_addr=50080000\0"                                        \
 154         "ramdisk_addr=50200000\0"                                       \
 155         "load=tftp 100000 /tftpboot/netbox/u-boot.bin\0"                \
 156         "update=protect off 50000000 5007dfff;era 50000000 5007dfff;"   \
 157                 "cp.b 100000 50000000 ${filesize};"                     \
 158                 "setenv filesize;saveenv\0"                             \
 159         "upd=run load update\0"                                         \
 160         "ipaddr=10.0.0.233\0"                                           \
 161         "serverip=10.0.0.152\0"                                         \
 162         "netmask=255.255.0.0\0"                                         \
 163         "ethaddr=c6:6f:13:36:f3:81\0"                                   \
 164         "eth1addr=c6:6f:13:36:f3:82\0"                                  \
 165         "mtdparts=IXP4XX-Flash.0:504k@0(uboot),4k@504k(env),"           \
 166         "4k@508k(renv)\0"                                               \
 167         ""
 168 #define CONFIG_BOOTCOMMAND      "run net_nfs"
 169
 170 /*
 171  * Physical Memory Map
 172  */
 173 #define CONFIG_NR_DRAM_BANKS    1          /* we have 1 bank of DRAM */
 174 #define PHYS_SDRAM_1            0x00000000 /* SDRAM Bank #1 */
 175 #define PHYS_SDRAM_1_SIZE       0x02000000 /* 32 MB */
 176
 177 #define CONFIG_SYS_TEXT_BASE           0x50000000
 178 #define CONFIG_SYS_FLASH_BASE          0x50000000
 179 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_FLASH_BASE
 180 #if defined(CONFIG_SCPU)
 181 #define CONFIG_SYS_MONITOR_LEN          (384 << 10)     /* Reserve 512 kB for Monitor   */
 182 #else
 183 #define CONFIG_SYS_MONITOR_LEN          (504 << 10)     /* Reserve 512 kB for Monitor   */
 184 #endif
 185
 186 /*
 187  * Expansion bus settings
 188  */
 189 #if defined(CONFIG_SCPU)
 190 #define CONFIG_SYS_EXP_CS0              0x94d23C42      /* 8bit, max size               */
 191 #else
 192 #define CONFIG_SYS_EXP_CS0              0x94913C43      /* 8bit, max size               */
 193 #endif
 194 #define CONFIG_SYS_EXP_CS1              0x85000043      /* 8bit, 512bytes               */
 195
 196 /*
 197  * SDRAM settings
 198  */
 199 #define CONFIG_SYS_SDR_CONFIG           0x18
 200 #define CONFIG_SYS_SDR_MODE_CONFIG      0x1
 201 #define CONFIG_SYS_SDRAM_REFRESH_CNT    0x81a
 202
 203 /*
 204  * FLASH and environment organization
 205  */
 206 #if defined(CONFIG_SCPU)
 207 #define CONFIG_SYS_FLASH_CFI                            /* The flash is CFI compatible  */
 208 #define CONFIG_FLASH_CFI_DRIVER                 /* Use common CFI driver        */
 209 #define CONFIG_SYS_FLASH_CFI_WIDTH      FLASH_CFI_16BIT /* no byte writes on IXP4xx     */
 210 #endif
 211
 212 #define FLASH_BASE0_PRELIM      CONFIG_SYS_FLASH_BASE           /* FLASH bank #0        */
 213
 214 #define CONFIG_SYS_MAX_FLASH_BANKS      1       /* max number of memory banks           */
 215 #define CONFIG_SYS_MAX_FLASH_SECT       256     /* max number of sectors on one chip    */
 216
 217 #define CONFIG_SYS_FLASH_ERASE_TOUT     120000  /* Timeout for Flash Erase (in ms)      */
 218 #define CONFIG_SYS_FLASH_WRITE_TOUT     1000    /* Timeout for Flash Write (in ms)      */
 219
 220 #define CONFIG_SYS_FLASH_WORD_SIZE      unsigned char   /* flash word size (width)      */
 221 #define CONFIG_SYS_FLASH_ADDR0          0x5555  /* 1st address for flash config cycles  */
 222 #define CONFIG_SYS_FLASH_ADDR1          0x2AAA  /* 2nd address for flash config cycles  */
 223 /*
 224  * The following defines are added for buggy IOP480 byte interface.
 225  * All other boards should use the standard values (CPCI405 etc.)
 226  */
 227 #define CONFIG_SYS_FLASH_READ0          0x0000  /* 0 is standard                        */
 228 #define CONFIG_SYS_FLASH_READ1          0x0001  /* 1 is standard                        */
 229 #define CONFIG_SYS_FLASH_READ2          0x0002  /* 2 is standard                        */
 230
 231 #define CONFIG_SYS_FLASH_EMPTY_INFO             /* print 'E' for empty sector on flinfo */
 232
 233 #define CONFIG_ENV_IS_IN_FLASH  1
 234
 235 #define CONFIG_ENV_ADDR         (CONFIG_SYS_FLASH_BASE + CONFIG_SYS_MONITOR_LEN)
 236 #if defined(CONFIG_SCPU)
 237 /* no redundant environment on SCPU */
 238 #define CONFIG_ENV_SECT_SIZE    0x20000 /* size of one complete sector          */
 239 #define CONFIG_ENV_SIZE         0x4000  /* Total Size of Environment Sector     */
 240 #else
 241 #define CONFIG_ENV_SECT_SIZE    0x1000  /* size of one complete sector          */
 242 #define CONFIG_ENV_SIZE         0x1000  /* Total Size of Environment Sector     */
 243
 244 /* Address and size of Redundant Environment Sector     */
 245 #define CONFIG_ENV_ADDR_REDUND  (CONFIG_ENV_ADDR + CONFIG_ENV_SECT_SIZE)
 246 #define CONFIG_ENV_SIZE_REDUND  (CONFIG_ENV_SIZE)
 247 #endif
 248
 249 #if !defined(CONFIG_SCPU)
 250 /*
 251  * NAND-FLASH stuff
 252  */
 253 #define CONFIG_SYS_MAX_NAND_DEVICE      1
 254 #define CONFIG_SYS_NAND_BASE            0x51000000      /* NAND FLASH Base Address */
 255 #endif
 256
 257 /*
 258  * GPIO settings
 259  */
 260
 261 /* FPGA program pin configuration */
 262 #define CONFIG_SYS_GPIO_PRG             12              /* FPGA program pin (cpu output)*/
 263 #define CONFIG_SYS_GPIO_CLK             10              /* FPGA clk pin (cpu output)    */
 264 #define CONFIG_SYS_GPIO_DATA            14              /* FPGA data pin (cpu output)   */
 265 #define CONFIG_SYS_GPIO_INIT            13              /* FPGA init pin (cpu input)    */
 266 #define CONFIG_SYS_GPIO_DONE            11              /* FPGA done pin (cpu input)    */
 267
 268 /* other GPIO's */
 269 #define CONFIG_SYS_GPIO_RESTORE_INT     0
 270 #define CONFIG_SYS_GPIO_RESTART_INT     1
 271 #define CONFIG_SYS_GPIO_SYS_RUNNING     2
 272 #define CONFIG_SYS_GPIO_PCI_INTA        3
 273 #define CONFIG_SYS_GPIO_PCI_INTB        4
 274 #define CONFIG_SYS_GPIO_I2C_SCL 6
 275 #define CONFIG_SYS_GPIO_I2C_SDA 7
 276 #define CONFIG_SYS_GPIO_FPGA_RESET      9
 277 #define CONFIG_SYS_GPIO_CLK_33M 15
 278
 279 /*
 280  * I2C stuff
 281  */
 282
 283 /* enable I2C and select the hardware/software driver */
 284 #undef  CONFIG_HARD_I2C                 /* I2C with hardware support    */
 285 #define CONFIG_SOFT_I2C         1       /* I2C bit-banged               */
 286
 287 #define CONFIG_SYS_I2C_SPEED            83000   /* 83 kHz is supposed to work   */
 288 #define CONFIG_SYS_I2C_SLAVE            0xFE
 289
 290 /*
 291  * Software (bit-bang) I2C driver configuration
 292  */
 293 #define PB_SCL          (1 << CONFIG_SYS_GPIO_I2C_SCL)
 294 #define PB_SDA          (1 << CONFIG_SYS_GPIO_I2C_SDA)
 295
 296 #define I2C_INIT        GPIO_OUTPUT_ENABLE(CONFIG_SYS_GPIO_I2C_SCL)
 297 #define I2C_ACTIVE      GPIO_OUTPUT_ENABLE(CONFIG_SYS_GPIO_I2C_SDA)
 298 #define I2C_TRISTATE    GPIO_OUTPUT_DISABLE(CONFIG_SYS_GPIO_I2C_SDA)
 299 #define I2C_READ        ((*IXP425_GPIO_GPINR & PB_SDA) != 0)
 300 #define I2C_SDA(bit)    if (bit) GPIO_OUTPUT_SET(CONFIG_SYS_GPIO_I2C_SDA);      \
 301                         else     GPIO_OUTPUT_CLEAR(CONFIG_SYS_GPIO_I2C_SDA)
 302 #define I2C_SCL(bit)    if (bit) GPIO_OUTPUT_SET(CONFIG_SYS_GPIO_I2C_SCL);      \
 303                         else     GPIO_OUTPUT_CLEAR(CONFIG_SYS_GPIO_I2C_SCL)
 304 #define I2C_DELAY       udelay(3)       /* 1/4 I2C clock duration */
 305
 306 /*
 307  * I2C RTC
 308  */
 309 #if 0 /* test-only */
 310 #define CONFIG_RTC_DS1340       1
 311 #define CONFIG_SYS_I2C_RTC_ADDR 0x68
 312 #else
 313 /* M41T11 Serial Access Timekeeper(R) SRAM */
 314 #define CONFIG_RTC_M41T11       1
 315 #define CONFIG_SYS_I2C_RTC_ADDR 0x68
 316 #define CONFIG_SYS_M41T11_BASE_YEAR     1900    /* play along with the linux driver */
 317 #endif
 318
 319 /*
 320  * Spartan3 FPGA configuration support
 321  */
 322 #define CONFIG_SYS_FPGA_MAX_SIZE        700*1024        /* 700kByte for XC3S500E        */
 323
 324 #define CONFIG_SYS_FPGA_PRG     (1 << CONFIG_SYS_GPIO_PRG)      /* FPGA program pin (cpu output)*/
 325 #define CONFIG_SYS_FPGA_CLK     (1 << CONFIG_SYS_GPIO_CLK)      /* FPGA clk pin (cpu output)    */
 326 #define CONFIG_SYS_FPGA_DATA    (1 << CONFIG_SYS_GPIO_DATA)     /* FPGA data pin (cpu output)   */
 327 #define CONFIG_SYS_FPGA_INIT    (1 << CONFIG_SYS_GPIO_INIT)     /* FPGA init pin (cpu input)    */
 328 #define CONFIG_SYS_FPGA_DONE    (1 << CONFIG_SYS_GPIO_DONE)     /* FPGA done pin (cpu input)    */
 329
 330 /*
 331  * Cache Configuration
 332  */
 333 #define CONFIG_SYS_CACHELINE_SIZE       32
 334
 335 /* additions for new relocation code, must be added to all boards */
 336 #define CONFIG_SYS_SDRAM_BASE           0x00000000
 337 #define CONFIG_SYS_INIT_SP_ADDR        \
 338         (CONFIG_SYS_SDRAM_BASE + 0x1000 - GENERATED_GBL_DATA_SIZE)
 339
 340 #endif  /* __CONFIG_H */