net: sh-eth: Add support Gigabit of SH7734

[karo-tx-uboot.git] / drivers / net / sh_eth.h

diff --git a/drivers/net/sh_eth.h b/drivers/net/sh_eth.h
index 0692f8b065bac7f1d2d70b8c33b370453cd9f87b..a1ba68b1b49d3d38c1cae5b63e8ac83db2c25acd 100644 (file)
--- a/drivers/net/sh_eth.h
+++ b/drivers/net/sh_eth.h
@@ -1,8 +1,8 @@
 /*
  * sh_eth.h - Driver for Renesas SuperH ethernet controler.
  *
- * Copyright (C) 2008 Renesas Solutions Corp.
- * Copyright (c) 2008 Nobuhiro Iwamatsu
+ * Copyright (C) 2008, 2011 Renesas Solutions Corp.
+ * Copyright (c) 2008, 2011 Nobuhiro Iwamatsu
  * Copyright (c) 2007 Carlos Munoz <carlos@kenati.com>
  *
  * This program is free software; you can redistribute it and/or modify
@@ -162,13 +162,78 @@ struct sh_eth_dev {
 #define MAHR(port)             (BASE_IO_ADDR + 0x800 * (port) + 0x01c0)
 #define MALR(port)             (BASE_IO_ADDR + 0x800 * (port) + 0x01c8)
 #define RTRATE(port)           (BASE_IO_ADDR + 0x800 * (port) + 0x01fc)
+
+#elif defined(CONFIG_CPU_SH7724)
+#define BASE_IO_ADDR   0xA4600000
+
+#define TDLAR(port)            (BASE_IO_ADDR + 0x0018)
+#define RDLAR(port)            (BASE_IO_ADDR + 0x0020)
+
+#define EDMR(port)             (BASE_IO_ADDR + 0x0000)
+#define EDTRR(port)            (BASE_IO_ADDR + 0x0008)
+#define EDRRR(port)            (BASE_IO_ADDR + 0x0010)
+#define EESR(port)             (BASE_IO_ADDR + 0x0028)
+#define EESIPR(port)   (BASE_IO_ADDR + 0x0030)
+#define TRSCER(port)   (BASE_IO_ADDR + 0x0038)
+#define TFTR(port)             (BASE_IO_ADDR + 0x0048)
+#define FDR(port)              (BASE_IO_ADDR + 0x0050)
+#define RMCR(port)             (BASE_IO_ADDR + 0x0058)
+#define FCFTR(port)            (BASE_IO_ADDR + 0x0070)
+#define ECMR(port)             (BASE_IO_ADDR + 0x0100)
+#define RFLR(port)             (BASE_IO_ADDR + 0x0108)
+#define ECSIPR(port)   (BASE_IO_ADDR + 0x0118)
+#define PIR(port)              (BASE_IO_ADDR + 0x0120)
+#define APR(port)              (BASE_IO_ADDR + 0x0154)
+#define MPR(port)              (BASE_IO_ADDR + 0x0158)
+#define TPAUSER(port)  (BASE_IO_ADDR + 0x0164)
+#define MAHR(port)             (BASE_IO_ADDR + 0x01c0)
+#define MALR(port)             (BASE_IO_ADDR + 0x01c8)
+
+#elif defined(CONFIG_CPU_SH7734)
+#define BASE_IO_ADDR   0xFEE00000
+
+#define EDSR(port)             (BASE_IO_ADDR)
+
+#define TDLAR(port)            (BASE_IO_ADDR + 0x0010)
+#define TDFAR(port)            (BASE_IO_ADDR + 0x0014)
+#define TDFXR(port)            (BASE_IO_ADDR + 0x0018)
+#define TDFFR(port)            (BASE_IO_ADDR + 0x001c)
+#define RDLAR(port)            (BASE_IO_ADDR + 0x0030)
+#define RDFAR(port)            (BASE_IO_ADDR + 0x0034)
+#define RDFXR(port)            (BASE_IO_ADDR + 0x0038)
+#define RDFFR(port)            (BASE_IO_ADDR + 0x003c)
+
+#define EDMR(port)             (BASE_IO_ADDR + 0x0400)
+#define EDTRR(port)            (BASE_IO_ADDR + 0x0408)
+#define EDRRR(port)            (BASE_IO_ADDR + 0x0410)
+#define EESR(port)             (BASE_IO_ADDR + 0x0428)
+#define EESIPR(port)   (BASE_IO_ADDR + 0x0430)
+#define TRSCER(port)   (BASE_IO_ADDR + 0x0438)
+#define TFTR(port)             (BASE_IO_ADDR + 0x0448)
+#define FDR(port)              (BASE_IO_ADDR + 0x0450)
+#define RMCR(port)             (BASE_IO_ADDR + 0x0458)
+#define RPADIR(port)   (BASE_IO_ADDR + 0x0460)
+#define FCFTR(port)            (BASE_IO_ADDR + 0x0468)
+#define ECMR(port)             (BASE_IO_ADDR + 0x0500)
+#define RFLR(port)             (BASE_IO_ADDR + 0x0508)
+#define ECSIPR(port)   (BASE_IO_ADDR + 0x0518)
+#define PIR(port)              (BASE_IO_ADDR + 0x0520)
+#define PIPR(port)             (BASE_IO_ADDR + 0x052c)
+#define APR(port)              (BASE_IO_ADDR + 0x0554)
+#define MPR(port)              (BASE_IO_ADDR + 0x0558)
+#define TPAUSER(port)  (BASE_IO_ADDR + 0x0564)
+#define GECMR(port)            (BASE_IO_ADDR + 0x05b0)
+#define MAHR(port)             (BASE_IO_ADDR + 0x05C0)
+#define MALR(port)             (BASE_IO_ADDR + 0x05C8)
+#define RMII_MII(port)  (BASE_IO_ADDR + 0x0790)
+
 #endif
 
 /*
  * Register's bits
  * Copy from Linux driver source code
  */
-#ifdef CONFIG_CPU_SH7763
+#if defined(CONFIG_CPU_SH7763) || defined(CONFIG_CPU_SH7734)
 /* EDSR */
 enum EDSR_BIT {
        EDSR_ENT = 0x01, EDSR_ENR = 0x02,
@@ -179,11 +244,11 @@ enum EDSR_BIT {
 /* EDMR */
 enum DMAC_M_BIT {
        EDMR_DL1 = 0x20, EDMR_DL0 = 0x10,
-#ifdef CONFIG_CPU_SH7763
-       EDMR_SRST       = 0x03,
+#if defined(CONFIG_CPU_SH7763) || defined(CONFIG_CPU_SH7734)
+       EDMR_SRST       = 0x03, /* Receive/Send reset */
        EMDR_DESC_R     = 0x30, /* Descriptor reserve size */
        EDMR_EL         = 0x40, /* Litte endian */
-#elif defined CONFIG_CPU_SH7757
+#elif defined(CONFIG_CPU_SH7757) || defined(CONFIG_CPU_SH7724)
        EDMR_SRST       = 0x01,
        EMDR_DESC_R     = 0x30, /* Descriptor reserve size */
        EDMR_EL         = 0x40, /* Litte endian */
@@ -197,7 +262,7 @@ enum DMAC_M_BIT {
 
 /* EDTRR */
 enum DMAC_T_BIT {
-#ifdef CONFIG_CPU_SH7763
+#if defined(CONFIG_CPU_SH7763) || defined(CONFIG_CPU_SH7734)
        EDTRR_TRNS = 0x03,
 #else
        EDTRR_TRNS = 0x01,
@@ -236,7 +301,8 @@ enum PHY_STATUS_BIT { PHY_ST_LINK = 0x01, };
 
 /* EESR */
 enum EESR_BIT {
-#ifndef CONFIG_CPU_SH7763
+
+#if defined(CONFIG_CPU_SH7724) || defined(CONFIG_CPU_SH7757)
        EESR_TWB  = 0x40000000,
 #else
        EESR_TWB  = 0xC0000000,
@@ -246,14 +312,14 @@ enum EESR_BIT {
 #endif
        EESR_TABT = 0x04000000,
        EESR_RABT = 0x02000000, EESR_RFRMER = 0x01000000,
-#ifndef CONFIG_CPU_SH7763
+#if defined(CONFIG_CPU_SH7724) || defined(CONFIG_CPU_SH7757)
        EESR_ADE  = 0x00800000,
 #endif
        EESR_ECI  = 0x00400000,
        EESR_FTC  = 0x00200000, EESR_TDE  = 0x00100000,
        EESR_TFE  = 0x00080000, EESR_FRC  = 0x00040000,
        EESR_RDE  = 0x00020000, EESR_RFE  = 0x00010000,
-#ifndef CONFIG_CPU_SH7763
+#if defined(CONFIG_CPU_SH7724) && !defined(CONFIG_CPU_SH7757)
        EESR_CND  = 0x00000800,
 #endif
        EESR_DLC  = 0x00000400,
@@ -265,7 +331,7 @@ enum EESR_BIT {
 };
 
 
-#ifdef CONFIG_CPU_SH7763
+#if defined(CONFIG_CPU_SH7763) || defined(CONFIG_CPU_SH7734)
 # define TX_CHECK (EESR_TC1 | EESR_FTC)
 # define EESR_ERR_CHECK        (EESR_TWB | EESR_TABT | EESR_RABT | EESR_RDE \
                | EESR_RFRMER | EESR_TFE | EESR_TDE | EESR_ECI)
@@ -325,7 +391,8 @@ enum FCFTR_BIT {
 
 /* Transfer descriptor bit */
 enum TD_STS_BIT {
-#if defined(CONFIG_CPU_SH7763) || defined(CONFIG_CPU_SH7757)
+#if defined(CONFIG_CPU_SH7763) || defined(CONFIG_CPU_SH7757) \
+               || defined(CONFIG_CPU_SH7724) || defined(CONFIG_CPU_SH7734)
        TD_TACT = 0x80000000,
 #else
        TD_TACT = 0x7fffffff,
@@ -341,7 +408,7 @@ enum TD_STS_BIT {
 enum RECV_RST_BIT { RMCR_RST = 0x01, };
 /* ECMR */
 enum FELIC_MODE_BIT {
-#ifdef CONFIG_CPU_SH7763
+#if defined(CONFIG_CPU_SH7763) || defined(CONFIG_CPU_SH7734)
        ECMR_TRCCM=0x04000000, ECMR_RCSC= 0x00800000, ECMR_DPAD= 0x00200000,
        ECMR_RZPF = 0x00100000,
 #endif
@@ -350,27 +417,33 @@ enum FELIC_MODE_BIT {
        ECMR_PMDE = 0x00000200, ECMR_RE = 0x00000040, ECMR_TE = 0x00000020,
        ECMR_ILB = 0x00000008, ECMR_ELB = 0x00000004, ECMR_DM = 0x00000002,
        ECMR_PRM = 0x00000001,
+#ifdef CONFIG_CPU_SH7724
+       ECMR_RTM = 0x00000010,
+#endif
+
 };
 
-#ifdef CONFIG_CPU_SH7763
+#if defined(CONFIG_CPU_SH7763) || defined(CONFIG_CPU_SH7734)
 #define ECMR_CHG_DM    (ECMR_TRCCM | ECMR_RZPF | ECMR_ZPF | ECMR_PFR | ECMR_RXF | \
                                                ECMR_TXF | ECMR_MCT)
 #elif CONFIG_CPU_SH7757
 #define ECMR_CHG_DM    (ECMR_ZPF)
+#elif CONFIG_CPU_SH7724
+#define ECMR_CHG_DM (ECMR_ZPF | ECMR_PFR | ECMR_RXF | ECMR_TXF)
 #else
 #define ECMR_CHG_DM    (ECMR_ZPF | ECMR_PFR | ECMR_RXF | ECMR_TXF | ECMR_MCT)
 #endif
 
 /* ECSR */
 enum ECSR_STATUS_BIT {
-#ifndef CONFIG_CPU_SH7763
+#if defined(CONFIG_CPU_SH7724) || defined(CONFIG_CPU_SH7757)
        ECSR_BRCRX = 0x20, ECSR_PSRTO = 0x10,
 #endif
        ECSR_LCHNG = 0x04,
        ECSR_MPD = 0x02, ECSR_ICD = 0x01,
 };
 
-#ifdef CONFIG_CPU_SH7763
+#if defined(CONFIG_CPU_SH7763) || defined(CONFIG_CPU_SH7734)
 # define ECSR_INIT (ECSR_ICD | ECSIPR_MPDIP)
 #else
 # define ECSR_INIT (ECSR_BRCRX | ECSR_PSRTO | \
@@ -379,14 +452,20 @@ enum ECSR_STATUS_BIT {
 
 /* ECSIPR */
 enum ECSIPR_STATUS_MASK_BIT {
-#ifndef CONFIG_CPU_SH7763
-       ECSIPR_BRCRXIP = 0x20, ECSIPR_PSRTOIP = 0x10,
-#endif
+#if defined(CONFIG_CPU_SH7724)
+       ECSIPR_PSRTOIP = 0x10,
        ECSIPR_LCHNGIP = 0x04,
-       ECSIPR_MPDIP = 0x02, ECSIPR_ICDIP = 0x01,
+       ECSIPR_ICDIP = 0x01,
+#elif defined(CONFIG_CPU_SH7763) || defined(CONFIG_CPU_SH7734)
+       ECSIPR_PSRTOIP = 0x10,
+       ECSIPR_PHYIP = 0x08,
+       ECSIPR_LCHNGIP = 0x04,
+       ECSIPR_MPDIP = 0x02,
+       ECSIPR_ICDIP = 0x01,
+#endif
 };
 
-#ifdef CONFIG_CPU_SH7763
+#if defined(CONFIG_CPU_SH7763) || defined(CONFIG_CPU_SH7734)
 # define ECSIPR_INIT (ECSIPR_LCHNGIP | ECSIPR_ICDIP | ECSIPR_MPDIP)
 #else
 # define ECSIPR_INIT (ECSIPR_BRCRXIP | ECSIPR_PSRTOIP | ECSIPR_LCHNGIP | \
@@ -425,7 +504,7 @@ enum RPADIR_BIT {
        RPADIR_PADR = 0x0003f,
 };
 
-#ifdef CONFIG_CPU_SH7763
+#if defined(CONFIG_CPU_SH7763) || defined(CONFIG_CPU_SH7734)
 # define RPADIR_INIT (0x00)
 #else
 # define RPADIR_INIT (RPADIR_PADS1)