arch/mips/mm/tlbex.c

   1 /*
   2  * This file is subject to the terms and conditions of the GNU General Public
   3  * License.  See the file "COPYING" in the main directory of this archive
   4  * for more details.
   5  *
   6  * Synthesize TLB refill handlers at runtime.
   7  *
   8  * Copyright (C) 2004, 2005, 2006, 2008  Thiemo Seufer
   9  * Copyright (C) 2005, 2007, 2008, 2009  Maciej W. Rozycki
  10  * Copyright (C) 2006  Ralf Baechle (ralf@linux-mips.org)
  11  * Copyright (C) 2008, 2009 Cavium Networks, Inc.
  12  * Copyright (C) 2011  MIPS Technologies, Inc.
  13  *
  14  * ... and the days got worse and worse and now you see
  15  * I've gone completly out of my mind.
  16  *
  17  * They're coming to take me a away haha
  18  * they're coming to take me a away hoho hihi haha
  19  * to the funny farm where code is beautiful all the time ...
  20  *
  21  * (Condolences to Napoleon XIV)
  22  */
  23
  24 #include <linux/bug.h>
  25 #include <linux/kernel.h>
  26 #include <linux/types.h>
  27 #include <linux/smp.h>
  28 #include <linux/string.h>
  29 #include <linux/cache.h>
  30
  31 #include <asm/cacheflush.h>
  32 #include <asm/cpu-type.h>
  33 #include <asm/pgtable.h>
  34 #include <asm/war.h>
  35 #include <asm/uasm.h>
  36 #include <asm/setup.h>
  37
  38 static int mips_xpa_disabled;
  39
  40 static int __init xpa_disable(char *s)
  41 {
  42         mips_xpa_disabled = 1;
  43
  44         return 1;
  45 }
  46
  47 __setup("noxpa", xpa_disable);
  48
  49 /*
  50  * TLB load/store/modify handlers.
  51  *
  52  * Only the fastpath gets synthesized at runtime, the slowpath for
  53  * do_page_fault remains normal asm.
  54  */
  55 extern void tlb_do_page_fault_0(void);
  56 extern void tlb_do_page_fault_1(void);
  57
  58 struct work_registers {
  59         int r1;
  60         int r2;
  61         int r3;
  62 };
  63
  64 struct tlb_reg_save {
  65         unsigned long a;
  66         unsigned long b;
  67 } ____cacheline_aligned_in_smp;
  68
  69 static struct tlb_reg_save handler_reg_save[NR_CPUS];
  70
  71 static inline int r45k_bvahwbug(void)
  72 {
  73         /* XXX: We should probe for the presence of this bug, but we don't. */
  74         return 0;
  75 }
  76
  77 static inline int r4k_250MHZhwbug(void)
  78 {
  79         /* XXX: We should probe for the presence of this bug, but we don't. */
  80         return 0;
  81 }
  82
  83 static inline int __maybe_unused bcm1250_m3_war(void)
  84 {
  85         return BCM1250_M3_WAR;
  86 }
  87
  88 static inline int __maybe_unused r10000_llsc_war(void)
  89 {
  90         return R10000_LLSC_WAR;
  91 }
  92
  93 static int use_bbit_insns(void)
  94 {
  95         switch (current_cpu_type()) {
  96         case CPU_CAVIUM_OCTEON:
  97         case CPU_CAVIUM_OCTEON_PLUS:
  98         case CPU_CAVIUM_OCTEON2:
  99         case CPU_CAVIUM_OCTEON3:
 100                 return 1;
 101         default:
 102                 return 0;
 103         }
 104 }
 105
 106 static int use_lwx_insns(void)
 107 {
 108         switch (current_cpu_type()) {
 109         case CPU_CAVIUM_OCTEON2:
 110         case CPU_CAVIUM_OCTEON3:
 111                 return 1;
 112         default:
 113                 return 0;
 114         }
 115 }
 116 #if defined(CONFIG_CAVIUM_OCTEON_CVMSEG_SIZE) && \
 117     CONFIG_CAVIUM_OCTEON_CVMSEG_SIZE > 0
 118 static bool scratchpad_available(void)
 119 {
 120         return true;
 121 }
 122 static int scratchpad_offset(int i)
 123 {
 124         /*
 125          * CVMSEG starts at address -32768 and extends for
 126          * CAVIUM_OCTEON_CVMSEG_SIZE 128 byte cache lines.
 127          */
 128         i += 1; /* Kernel use starts at the top and works down. */
 129         return CONFIG_CAVIUM_OCTEON_CVMSEG_SIZE * 128 - (8 * i) - 32768;
 130 }
 131 #else
 132 static bool scratchpad_available(void)
 133 {
 134         return false;
 135 }
 136 static int scratchpad_offset(int i)
 137 {
 138         BUG();
 139         /* Really unreachable, but evidently some GCC want this. */
 140         return 0;
 141 }
 142 #endif
 143 /*
 144  * Found by experiment: At least some revisions of the 4kc throw under
 145  * some circumstances a machine check exception, triggered by invalid
 146  * values in the index register.  Delaying the tlbp instruction until
 147  * after the next branch,  plus adding an additional nop in front of
 148  * tlbwi/tlbwr avoids the invalid index register values. Nobody knows
 149  * why; it's not an issue caused by the core RTL.
 150  *
 151  */
 152 static int m4kc_tlbp_war(void)
 153 {
 154         return (current_cpu_data.processor_id & 0xffff00) ==
 155                (PRID_COMP_MIPS | PRID_IMP_4KC);
 156 }
 157
 158 /* Handle labels (which must be positive integers). */
 159 enum label_id {
 160         label_second_part = 1,
 161         label_leave,
 162         label_vmalloc,
 163         label_vmalloc_done,
 164         label_tlbw_hazard_0,
 165         label_split = label_tlbw_hazard_0 + 8,
 166         label_tlbl_goaround1,
 167         label_tlbl_goaround2,
 168         label_nopage_tlbl,
 169         label_nopage_tlbs,
 170         label_nopage_tlbm,
 171         label_smp_pgtable_change,
 172         label_r3000_write_probe_fail,
 173         label_large_segbits_fault,
 174 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
 175         label_tlb_huge_update,
 176 #endif
 177 };
 178
 179 UASM_L_LA(_second_part)
 180 UASM_L_LA(_leave)
 181 UASM_L_LA(_vmalloc)
 182 UASM_L_LA(_vmalloc_done)
 183 /* _tlbw_hazard_x is handled differently.  */
 184 UASM_L_LA(_split)
 185 UASM_L_LA(_tlbl_goaround1)
 186 UASM_L_LA(_tlbl_goaround2)
 187 UASM_L_LA(_nopage_tlbl)
 188 UASM_L_LA(_nopage_tlbs)
 189 UASM_L_LA(_nopage_tlbm)
 190 UASM_L_LA(_smp_pgtable_change)
 191 UASM_L_LA(_r3000_write_probe_fail)
 192 UASM_L_LA(_large_segbits_fault)
 193 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
 194 UASM_L_LA(_tlb_huge_update)
 195 #endif
 196
 197 static int hazard_instance;
 198
 199 static void uasm_bgezl_hazard(u32 **p, struct uasm_reloc **r, int instance)
 200 {
 201         switch (instance) {
 202         case 0 ... 7:
 203                 uasm_il_bgezl(p, r, 0, label_tlbw_hazard_0 + instance);
 204                 return;
 205         default:
 206                 BUG();
 207         }
 208 }
 209
 210 static void uasm_bgezl_label(struct uasm_label **l, u32 **p, int instance)
 211 {
 212         switch (instance) {
 213         case 0 ... 7:
 214                 uasm_build_label(l, *p, label_tlbw_hazard_0 + instance);
 215                 break;
 216         default:
 217                 BUG();
 218         }
 219 }
 220
 221 /*
 222  * pgtable bits are assigned dynamically depending on processor feature
 223  * and statically based on kernel configuration.  This spits out the actual
 224  * values the kernel is using.  Required to make sense from disassembled
 225  * TLB exception handlers.
 226  */
 227 static void output_pgtable_bits_defines(void)
 228 {
 229 #define pr_define(fmt, ...)                                     \
 230         pr_debug("#define " fmt, ##__VA_ARGS__)
 231
 232         pr_debug("#include <asm/asm.h>\n");
 233         pr_debug("#include <asm/regdef.h>\n");
 234         pr_debug("\n");
 235
 236         pr_define("_PAGE_PRESENT_SHIFT %d\n", _PAGE_PRESENT_SHIFT);
 237         pr_define("_PAGE_READ_SHIFT %d\n", _PAGE_READ_SHIFT);
 238         pr_define("_PAGE_WRITE_SHIFT %d\n", _PAGE_WRITE_SHIFT);
 239         pr_define("_PAGE_ACCESSED_SHIFT %d\n", _PAGE_ACCESSED_SHIFT);
 240         pr_define("_PAGE_MODIFIED_SHIFT %d\n", _PAGE_MODIFIED_SHIFT);
 241 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
 242         pr_define("_PAGE_HUGE_SHIFT %d\n", _PAGE_HUGE_SHIFT);
 243 #endif
 244 #ifdef CONFIG_CPU_MIPSR2
 245         if (cpu_has_rixi) {
 246 #ifdef _PAGE_NO_EXEC_SHIFT
 247                 pr_define("_PAGE_NO_EXEC_SHIFT %d\n", _PAGE_NO_EXEC_SHIFT);
 248                 pr_define("_PAGE_NO_READ_SHIFT %d\n", _PAGE_NO_READ_SHIFT);
 249 #endif
 250         }
 251 #endif
 252         pr_define("_PAGE_GLOBAL_SHIFT %d\n", _PAGE_GLOBAL_SHIFT);
 253         pr_define("_PAGE_VALID_SHIFT %d\n", _PAGE_VALID_SHIFT);
 254         pr_define("_PAGE_DIRTY_SHIFT %d\n", _PAGE_DIRTY_SHIFT);
 255         pr_define("_PFN_SHIFT %d\n", _PFN_SHIFT);
 256         pr_debug("\n");
 257 }
 258
 259 static inline void dump_handler(const char *symbol, const u32 *handler, int count)
 260 {
 261         int i;
 262
 263         pr_debug("LEAF(%s)\n", symbol);
 264
 265         pr_debug("\t.set push\n");
 266         pr_debug("\t.set noreorder\n");
 267
 268         for (i = 0; i < count; i++)
 269                 pr_debug("\t.word\t0x%08x\t\t# %p\n", handler[i], &handler[i]);
 270
 271         pr_debug("\t.set\tpop\n");
 272
 273         pr_debug("\tEND(%s)\n", symbol);
 274 }
 275
 276 /* The only general purpose registers allowed in TLB handlers. */
 277 #define K0              26
 278 #define K1              27
 279
 280 /* Some CP0 registers */
 281 #define C0_INDEX        0, 0
 282 #define C0_ENTRYLO0     2, 0
 283 #define C0_TCBIND       2, 2
 284 #define C0_ENTRYLO1     3, 0
 285 #define C0_CONTEXT      4, 0
 286 #define C0_PAGEMASK     5, 0
 287 #define C0_BADVADDR     8, 0
 288 #define C0_ENTRYHI      10, 0
 289 #define C0_EPC          14, 0
 290 #define C0_XCONTEXT     20, 0
 291
 292 #ifdef CONFIG_64BIT
 293 # define GET_CONTEXT(buf, reg) UASM_i_MFC0(buf, reg, C0_XCONTEXT)
 294 #else
 295 # define GET_CONTEXT(buf, reg) UASM_i_MFC0(buf, reg, C0_CONTEXT)
 296 #endif
 297
 298 /* The worst case length of the handler is around 18 instructions for
 299  * R3000-style TLBs and up to 63 instructions for R4000-style TLBs.
 300  * Maximum space available is 32 instructions for R3000 and 64
 301  * instructions for R4000.
 302  *
 303  * We deliberately chose a buffer size of 128, so we won't scribble
 304  * over anything important on overflow before we panic.
 305  */
 306 static u32 tlb_handler[128];
 307
 308 /* simply assume worst case size for labels and relocs */
 309 static struct uasm_label labels[128];
 310 static struct uasm_reloc relocs[128];
 311
 312 static int check_for_high_segbits;
 313
 314 static unsigned int kscratch_used_mask;
 315
 316 static inline int __maybe_unused c0_kscratch(void)
 317 {
 318         switch (current_cpu_type()) {
 319         case CPU_XLP:
 320         case CPU_XLR:
 321                 return 22;
 322         default:
 323                 return 31;
 324         }
 325 }
 326
 327 static int allocate_kscratch(void)
 328 {
 329         int r;
 330         unsigned int a = cpu_data[0].kscratch_mask & ~kscratch_used_mask;
 331
 332         r = ffs(a);
 333
 334         if (r == 0)
 335                 return -1;
 336
 337         r--; /* make it zero based */
 338
 339         kscratch_used_mask |= (1 << r);
 340
 341         return r;
 342 }
 343
 344 static int scratch_reg;
 345 static int pgd_reg;
 346 enum vmalloc64_mode {not_refill, refill_scratch, refill_noscratch};
 347
 348 static struct work_registers build_get_work_registers(u32 **p)
 349 {
 350         struct work_registers r;
 351
 352         if (scratch_reg >= 0) {
 353                 /* Save in CPU local C0_KScratch? */
 354                 UASM_i_MTC0(p, 1, c0_kscratch(), scratch_reg);
 355                 r.r1 = K0;
 356                 r.r2 = K1;
 357                 r.r3 = 1;
 358                 return r;
 359         }
 360
 361         if (num_possible_cpus() > 1) {
 362                 /* Get smp_processor_id */
 363                 UASM_i_CPUID_MFC0(p, K0, SMP_CPUID_REG);
 364                 UASM_i_SRL_SAFE(p, K0, K0, SMP_CPUID_REGSHIFT);
 365
 366                 /* handler_reg_save index in K0 */
 367                 UASM_i_SLL(p, K0, K0, ilog2(sizeof(struct tlb_reg_save)));
 368
 369                 UASM_i_LA(p, K1, (long)&handler_reg_save);
 370                 UASM_i_ADDU(p, K0, K0, K1);
 371         } else {
 372                 UASM_i_LA(p, K0, (long)&handler_reg_save);
 373         }
 374         /* K0 now points to save area, save $1 and $2  */
 375         UASM_i_SW(p, 1, offsetof(struct tlb_reg_save, a), K0);
 376         UASM_i_SW(p, 2, offsetof(struct tlb_reg_save, b), K0);
 377
 378         r.r1 = K1;
 379         r.r2 = 1;
 380         r.r3 = 2;
 381         return r;
 382 }
 383
 384 static void build_restore_work_registers(u32 **p)
 385 {
 386         if (scratch_reg >= 0) {
 387                 UASM_i_MFC0(p, 1, c0_kscratch(), scratch_reg);
 388                 return;
 389         }
 390         /* K0 already points to save area, restore $1 and $2  */
 391         UASM_i_LW(p, 1, offsetof(struct tlb_reg_save, a), K0);
 392         UASM_i_LW(p, 2, offsetof(struct tlb_reg_save, b), K0);
 393 }
 394
 395 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
 396
 397 /*
 398  * CONFIG_MIPS_PGD_C0_CONTEXT implies 64 bit and lack of pgd_current,
 399  * we cannot do r3000 under these circumstances.
 400  *
 401  * Declare pgd_current here instead of including mmu_context.h to avoid type
 402  * conflicts for tlbmiss_handler_setup_pgd
 403  */
 404 extern unsigned long pgd_current[];
 405
 406 /*
 407  * The R3000 TLB handler is simple.
 408  */
 409 static void build_r3000_tlb_refill_handler(void)
 410 {
 411         long pgdc = (long)pgd_current;
 412         u32 *p;
 413
 414         memset(tlb_handler, 0, sizeof(tlb_handler));
 415         p = tlb_handler;
 416
 417         uasm_i_mfc0(&p, K0, C0_BADVADDR);
 418         uasm_i_lui(&p, K1, uasm_rel_hi(pgdc)); /* cp0 delay */
 419         uasm_i_lw(&p, K1, uasm_rel_lo(pgdc), K1);
 420         uasm_i_srl(&p, K0, K0, 22); /* load delay */
 421         uasm_i_sll(&p, K0, K0, 2);
 422         uasm_i_addu(&p, K1, K1, K0);
 423         uasm_i_mfc0(&p, K0, C0_CONTEXT);
 424         uasm_i_lw(&p, K1, 0, K1); /* cp0 delay */
 425         uasm_i_andi(&p, K0, K0, 0xffc); /* load delay */
 426         uasm_i_addu(&p, K1, K1, K0);
 427         uasm_i_lw(&p, K0, 0, K1);
 428         uasm_i_nop(&p); /* load delay */
 429         uasm_i_mtc0(&p, K0, C0_ENTRYLO0);
 430         uasm_i_mfc0(&p, K1, C0_EPC); /* cp0 delay */
 431         uasm_i_tlbwr(&p); /* cp0 delay */
 432         uasm_i_jr(&p, K1);
 433         uasm_i_rfe(&p); /* branch delay */
 434
 435         if (p > tlb_handler + 32)
 436                 panic("TLB refill handler space exceeded");
 437
 438         pr_debug("Wrote TLB refill handler (%u instructions).\n",
 439                  (unsigned int)(p - tlb_handler));
 440
 441         memcpy((void *)ebase, tlb_handler, 0x80);
 442         local_flush_icache_range(ebase, ebase + 0x80);
 443
 444         dump_handler("r3000_tlb_refill", (u32 *)ebase, 32);
 445 }
 446 #endif /* CONFIG_MIPS_PGD_C0_CONTEXT */
 447
 448 /*
 449  * The R4000 TLB handler is much more complicated. We have two
 450  * consecutive handler areas with 32 instructions space each.
 451  * Since they aren't used at the same time, we can overflow in the
 452  * other one.To keep things simple, we first assume linear space,
 453  * then we relocate it to the final handler layout as needed.
 454  */
 455 static u32 final_handler[64];
 456
 457 /*
 458  * Hazards
 459  *
 460  * From the IDT errata for the QED RM5230 (Nevada), processor revision 1.0:
 461  * 2. A timing hazard exists for the TLBP instruction.
 462  *
 463  *      stalling_instruction
 464  *      TLBP
 465  *
 466  * The JTLB is being read for the TLBP throughout the stall generated by the
 467  * previous instruction. This is not really correct as the stalling instruction
 468  * can modify the address used to access the JTLB.  The failure symptom is that
 469  * the TLBP instruction will use an address created for the stalling instruction
 470  * and not the address held in C0_ENHI and thus report the wrong results.
 471  *
 472  * The software work-around is to not allow the instruction preceding the TLBP
 473  * to stall - make it an NOP or some other instruction guaranteed not to stall.
 474  *
 475  * Errata 2 will not be fixed.  This errata is also on the R5000.
 476  *
 477  * As if we MIPS hackers wouldn't know how to nop pipelines happy ...
 478  */
 479 static void __maybe_unused build_tlb_probe_entry(u32 **p)
 480 {
 481         switch (current_cpu_type()) {
 482         /* Found by experiment: R4600 v2.0/R4700 needs this, too.  */
 483         case CPU_R4600:
 484         case CPU_R4700:
 485         case CPU_R5000:
 486         case CPU_NEVADA:
 487                 uasm_i_nop(p);
 488                 uasm_i_tlbp(p);
 489                 break;
 490
 491         default:
 492                 uasm_i_tlbp(p);
 493                 break;
 494         }
 495 }
 496
 497 /*
 498  * Write random or indexed TLB entry, and care about the hazards from
 499  * the preceding mtc0 and for the following eret.
 500  */
 501 enum tlb_write_entry { tlb_random, tlb_indexed };
 502
 503 static void build_tlb_write_entry(u32 **p, struct uasm_label **l,
 504                                   struct uasm_reloc **r,
 505                                   enum tlb_write_entry wmode)
 506 {
 507         void(*tlbw)(u32 **) = NULL;
 508
 509         switch (wmode) {
 510         case tlb_random: tlbw = uasm_i_tlbwr; break;
 511         case tlb_indexed: tlbw = uasm_i_tlbwi; break;
 512         }
 513
 514         if (cpu_has_mips_r2_r6) {
 515                 if (cpu_has_mips_r2_exec_hazard)
 516                         uasm_i_ehb(p);
 517                 tlbw(p);
 518                 return;
 519         }
 520
 521         switch (current_cpu_type()) {
 522         case CPU_R4000PC:
 523         case CPU_R4000SC:
 524         case CPU_R4000MC:
 525         case CPU_R4400PC:
 526         case CPU_R4400SC:
 527         case CPU_R4400MC:
 528                 /*
 529                  * This branch uses up a mtc0 hazard nop slot and saves
 530                  * two nops after the tlbw instruction.
 531                  */
 532                 uasm_bgezl_hazard(p, r, hazard_instance);
 533                 tlbw(p);
 534                 uasm_bgezl_label(l, p, hazard_instance);
 535                 hazard_instance++;
 536                 uasm_i_nop(p);
 537                 break;
 538
 539         case CPU_R4600:
 540         case CPU_R4700:
 541                 uasm_i_nop(p);
 542                 tlbw(p);
 543                 uasm_i_nop(p);
 544                 break;
 545
 546         case CPU_R5000:
 547         case CPU_NEVADA:
 548                 uasm_i_nop(p); /* QED specifies 2 nops hazard */
 549                 uasm_i_nop(p); /* QED specifies 2 nops hazard */
 550                 tlbw(p);
 551                 break;
 552
 553         case CPU_R4300:
 554         case CPU_5KC:
 555         case CPU_TX49XX:
 556         case CPU_PR4450:
 557         case CPU_XLR:
 558                 uasm_i_nop(p);
 559                 tlbw(p);
 560                 break;
 561
 562         case CPU_R10000:
 563         case CPU_R12000:
 564         case CPU_R14000:
 565         case CPU_R16000:
 566         case CPU_4KC:
 567         case CPU_4KEC:
 568         case CPU_M14KC:
 569         case CPU_M14KEC:
 570         case CPU_SB1:
 571         case CPU_SB1A:
 572         case CPU_4KSC:
 573         case CPU_20KC:
 574         case CPU_25KF:
 575         case CPU_BMIPS32:
 576         case CPU_BMIPS3300:
 577         case CPU_BMIPS4350:
 578         case CPU_BMIPS4380:
 579         case CPU_BMIPS5000:
 580         case CPU_LOONGSON2:
 581         case CPU_LOONGSON3:
 582         case CPU_R5500:
 583                 if (m4kc_tlbp_war())
 584                         uasm_i_nop(p);
 585         case CPU_ALCHEMY:
 586                 tlbw(p);
 587                 break;
 588
 589         case CPU_RM7000:
 590                 uasm_i_nop(p);
 591                 uasm_i_nop(p);
 592                 uasm_i_nop(p);
 593                 uasm_i_nop(p);
 594                 tlbw(p);
 595                 break;
 596
 597         case CPU_VR4111:
 598         case CPU_VR4121:
 599         case CPU_VR4122:
 600         case CPU_VR4181:
 601         case CPU_VR4181A:
 602                 uasm_i_nop(p);
 603                 uasm_i_nop(p);
 604                 tlbw(p);
 605                 uasm_i_nop(p);
 606                 uasm_i_nop(p);
 607                 break;
 608
 609         case CPU_VR4131:
 610         case CPU_VR4133:
 611         case CPU_R5432:
 612                 uasm_i_nop(p);
 613                 uasm_i_nop(p);
 614                 tlbw(p);
 615                 break;
 616
 617         case CPU_JZRISC:
 618                 tlbw(p);
 619                 uasm_i_nop(p);
 620                 break;
 621
 622         default:
 623                 panic("No TLB refill handler yet (CPU type: %d)",
 624                       current_cpu_type());
 625                 break;
 626         }
 627 }
 628
 629 static __maybe_unused void build_convert_pte_to_entrylo(u32 **p,
 630                                                         unsigned int reg)
 631 {
 632         if (cpu_has_rixi) {
 633                 UASM_i_ROTR(p, reg, reg, ilog2(_PAGE_GLOBAL));
 634         } else {
 635 #ifdef CONFIG_PHYS_ADDR_T_64BIT
 636                 uasm_i_dsrl_safe(p, reg, reg, ilog2(_PAGE_GLOBAL));
 637 #else
 638                 UASM_i_SRL(p, reg, reg, ilog2(_PAGE_GLOBAL));
 639 #endif
 640         }
 641 }
 642
 643 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
 644
 645 static void build_restore_pagemask(u32 **p, struct uasm_reloc **r,
 646                                    unsigned int tmp, enum label_id lid,
 647                                    int restore_scratch)
 648 {
 649         if (restore_scratch) {
 650                 /* Reset default page size */
 651                 if (PM_DEFAULT_MASK >> 16) {
 652                         uasm_i_lui(p, tmp, PM_DEFAULT_MASK >> 16);
 653                         uasm_i_ori(p, tmp, tmp, PM_DEFAULT_MASK & 0xffff);
 654                         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 655                         uasm_il_b(p, r, lid);
 656                 } else if (PM_DEFAULT_MASK) {
 657                         uasm_i_ori(p, tmp, 0, PM_DEFAULT_MASK);
 658                         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 659                         uasm_il_b(p, r, lid);
 660                 } else {
 661                         uasm_i_mtc0(p, 0, C0_PAGEMASK);
 662                         uasm_il_b(p, r, lid);
 663                 }
 664                 if (scratch_reg >= 0)
 665                         UASM_i_MFC0(p, 1, c0_kscratch(), scratch_reg);
 666                 else
 667                         UASM_i_LW(p, 1, scratchpad_offset(0), 0);
 668         } else {
 669                 /* Reset default page size */
 670                 if (PM_DEFAULT_MASK >> 16) {
 671                         uasm_i_lui(p, tmp, PM_DEFAULT_MASK >> 16);
 672                         uasm_i_ori(p, tmp, tmp, PM_DEFAULT_MASK & 0xffff);
 673                         uasm_il_b(p, r, lid);
 674                         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 675                 } else if (PM_DEFAULT_MASK) {
 676                         uasm_i_ori(p, tmp, 0, PM_DEFAULT_MASK);
 677                         uasm_il_b(p, r, lid);
 678                         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 679                 } else {
 680                         uasm_il_b(p, r, lid);
 681                         uasm_i_mtc0(p, 0, C0_PAGEMASK);
 682                 }
 683         }
 684 }
 685
 686 static void build_huge_tlb_write_entry(u32 **p, struct uasm_label **l,
 687                                        struct uasm_reloc **r,
 688                                        unsigned int tmp,
 689                                        enum tlb_write_entry wmode,
 690                                        int restore_scratch)
 691 {
 692         /* Set huge page tlb entry size */
 693         uasm_i_lui(p, tmp, PM_HUGE_MASK >> 16);
 694         uasm_i_ori(p, tmp, tmp, PM_HUGE_MASK & 0xffff);
 695         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 696
 697         build_tlb_write_entry(p, l, r, wmode);
 698
 699         build_restore_pagemask(p, r, tmp, label_leave, restore_scratch);
 700 }
 701
 702 /*
 703  * Check if Huge PTE is present, if so then jump to LABEL.
 704  */
 705 static void
 706 build_is_huge_pte(u32 **p, struct uasm_reloc **r, unsigned int tmp,
 707                   unsigned int pmd, int lid)
 708 {
 709         UASM_i_LW(p, tmp, 0, pmd);
 710         if (use_bbit_insns()) {
 711                 uasm_il_bbit1(p, r, tmp, ilog2(_PAGE_HUGE), lid);
 712         } else {
 713                 uasm_i_andi(p, tmp, tmp, _PAGE_HUGE);
 714                 uasm_il_bnez(p, r, tmp, lid);
 715         }
 716 }
 717
 718 static void build_huge_update_entries(u32 **p, unsigned int pte,
 719                                       unsigned int tmp)
 720 {
 721         int small_sequence;
 722
 723         /*
 724          * A huge PTE describes an area the size of the
 725          * configured huge page size. This is twice the
 726          * of the large TLB entry size we intend to use.
 727          * A TLB entry half the size of the configured
 728          * huge page size is configured into entrylo0
 729          * and entrylo1 to cover the contiguous huge PTE
 730          * address space.
 731          */
 732         small_sequence = (HPAGE_SIZE >> 7) < 0x10000;
 733
 734         /* We can clobber tmp.  It isn't used after this.*/
 735         if (!small_sequence)
 736                 uasm_i_lui(p, tmp, HPAGE_SIZE >> (7 + 16));
 737
 738         build_convert_pte_to_entrylo(p, pte);
 739         UASM_i_MTC0(p, pte, C0_ENTRYLO0); /* load it */
 740         /* convert to entrylo1 */
 741         if (small_sequence)
 742                 UASM_i_ADDIU(p, pte, pte, HPAGE_SIZE >> 7);
 743         else
 744                 UASM_i_ADDU(p, pte, pte, tmp);
 745
 746         UASM_i_MTC0(p, pte, C0_ENTRYLO1); /* load it */
 747 }
 748
 749 static void build_huge_handler_tail(u32 **p, struct uasm_reloc **r,
 750                                     struct uasm_label **l,
 751                                     unsigned int pte,
 752                                     unsigned int ptr)
 753 {
 754 #ifdef CONFIG_SMP
 755         UASM_i_SC(p, pte, 0, ptr);
 756         uasm_il_beqz(p, r, pte, label_tlb_huge_update);
 757         UASM_i_LW(p, pte, 0, ptr); /* Needed because SC killed our PTE */
 758 #else
 759         UASM_i_SW(p, pte, 0, ptr);
 760 #endif
 761         build_huge_update_entries(p, pte, ptr);
 762         build_huge_tlb_write_entry(p, l, r, pte, tlb_indexed, 0);
 763 }
 764 #endif /* CONFIG_MIPS_HUGE_TLB_SUPPORT */
 765
 766 #ifdef CONFIG_64BIT
 767 /*
 768  * TMP and PTR are scratch.
 769  * TMP will be clobbered, PTR will hold the pmd entry.
 770  */
 771 static void
 772 build_get_pmde64(u32 **p, struct uasm_label **l, struct uasm_reloc **r,
 773                  unsigned int tmp, unsigned int ptr)
 774 {
 775 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
 776         long pgdc = (long)pgd_current;
 777 #endif
 778         /*
 779          * The vmalloc handling is not in the hotpath.
 780          */
 781         uasm_i_dmfc0(p, tmp, C0_BADVADDR);
 782
 783         if (check_for_high_segbits) {
 784                 /*
 785                  * The kernel currently implicitely assumes that the
 786                  * MIPS SEGBITS parameter for the processor is
 787                  * (PGDIR_SHIFT+PGDIR_BITS) or less, and will never
 788                  * allocate virtual addresses outside the maximum
 789                  * range for SEGBITS = (PGDIR_SHIFT+PGDIR_BITS). But
 790                  * that doesn't prevent user code from accessing the
 791                  * higher xuseg addresses.  Here, we make sure that
 792                  * everything but the lower xuseg addresses goes down
 793                  * the module_alloc/vmalloc path.
 794                  */
 795                 uasm_i_dsrl_safe(p, ptr, tmp, PGDIR_SHIFT + PGD_ORDER + PAGE_SHIFT - 3);
 796                 uasm_il_bnez(p, r, ptr, label_vmalloc);
 797         } else {
 798                 uasm_il_bltz(p, r, tmp, label_vmalloc);
 799         }
 800         /* No uasm_i_nop needed here, since the next insn doesn't touch TMP. */
 801
 802         if (pgd_reg != -1) {
 803                 /* pgd is in pgd_reg */
 804                 UASM_i_MFC0(p, ptr, c0_kscratch(), pgd_reg);
 805         } else {
 806 #if defined(CONFIG_MIPS_PGD_C0_CONTEXT)
 807                 /*
 808                  * &pgd << 11 stored in CONTEXT [23..63].
 809                  */
 810                 UASM_i_MFC0(p, ptr, C0_CONTEXT);
 811
 812                 /* Clear lower 23 bits of context. */
 813                 uasm_i_dins(p, ptr, 0, 0, 23);
 814
 815                 /* 1 0  1 0 1  << 6  xkphys cached */
 816                 uasm_i_ori(p, ptr, ptr, 0x540);
 817                 uasm_i_drotr(p, ptr, ptr, 11);
 818 #elif defined(CONFIG_SMP)
 819                 UASM_i_CPUID_MFC0(p, ptr, SMP_CPUID_REG);
 820                 uasm_i_dsrl_safe(p, ptr, ptr, SMP_CPUID_PTRSHIFT);
 821                 UASM_i_LA_mostly(p, tmp, pgdc);
 822                 uasm_i_daddu(p, ptr, ptr, tmp);
 823                 uasm_i_dmfc0(p, tmp, C0_BADVADDR);
 824                 uasm_i_ld(p, ptr, uasm_rel_lo(pgdc), ptr);
 825 #else
 826                 UASM_i_LA_mostly(p, ptr, pgdc);
 827                 uasm_i_ld(p, ptr, uasm_rel_lo(pgdc), ptr);
 828 #endif
 829         }
 830
 831         uasm_l_vmalloc_done(l, *p);
 832
 833         /* get pgd offset in bytes */
 834         uasm_i_dsrl_safe(p, tmp, tmp, PGDIR_SHIFT - 3);
 835
 836         uasm_i_andi(p, tmp, tmp, (PTRS_PER_PGD - 1)<<3);
 837         uasm_i_daddu(p, ptr, ptr, tmp); /* add in pgd offset */
 838 #ifndef __PAGETABLE_PMD_FOLDED
 839         uasm_i_dmfc0(p, tmp, C0_BADVADDR); /* get faulting address */
 840         uasm_i_ld(p, ptr, 0, ptr); /* get pmd pointer */
 841         uasm_i_dsrl_safe(p, tmp, tmp, PMD_SHIFT-3); /* get pmd offset in bytes */
 842         uasm_i_andi(p, tmp, tmp, (PTRS_PER_PMD - 1)<<3);
 843         uasm_i_daddu(p, ptr, ptr, tmp); /* add in pmd offset */
 844 #endif
 845 }
 846
 847 /*
 848  * BVADDR is the faulting address, PTR is scratch.
 849  * PTR will hold the pgd for vmalloc.
 850  */
 851 static void
 852 build_get_pgd_vmalloc64(u32 **p, struct uasm_label **l, struct uasm_reloc **r,
 853                         unsigned int bvaddr, unsigned int ptr,
 854                         enum vmalloc64_mode mode)
 855 {
 856         long swpd = (long)swapper_pg_dir;
 857         int single_insn_swpd;
 858         int did_vmalloc_branch = 0;
 859
 860         single_insn_swpd = uasm_in_compat_space_p(swpd) && !uasm_rel_lo(swpd);
 861
 862         uasm_l_vmalloc(l, *p);
 863
 864         if (mode != not_refill && check_for_high_segbits) {
 865                 if (single_insn_swpd) {
 866                         uasm_il_bltz(p, r, bvaddr, label_vmalloc_done);
 867                         uasm_i_lui(p, ptr, uasm_rel_hi(swpd));
 868                         did_vmalloc_branch = 1;
 869                         /* fall through */
 870                 } else {
 871                         uasm_il_bgez(p, r, bvaddr, label_large_segbits_fault);
 872                 }
 873         }
 874         if (!did_vmalloc_branch) {
 875                 if (uasm_in_compat_space_p(swpd) && !uasm_rel_lo(swpd)) {
 876                         uasm_il_b(p, r, label_vmalloc_done);
 877                         uasm_i_lui(p, ptr, uasm_rel_hi(swpd));
 878                 } else {
 879                         UASM_i_LA_mostly(p, ptr, swpd);
 880                         uasm_il_b(p, r, label_vmalloc_done);
 881                         if (uasm_in_compat_space_p(swpd))
 882                                 uasm_i_addiu(p, ptr, ptr, uasm_rel_lo(swpd));
 883                         else
 884                                 uasm_i_daddiu(p, ptr, ptr, uasm_rel_lo(swpd));
 885                 }
 886         }
 887         if (mode != not_refill && check_for_high_segbits) {
 888                 uasm_l_large_segbits_fault(l, *p);
 889                 /*
 890                  * We get here if we are an xsseg address, or if we are
 891                  * an xuseg address above (PGDIR_SHIFT+PGDIR_BITS) boundary.
 892                  *
 893                  * Ignoring xsseg (assume disabled so would generate
 894                  * (address errors?), the only remaining possibility
 895                  * is the upper xuseg addresses.  On processors with
 896                  * TLB_SEGBITS <= PGDIR_SHIFT+PGDIR_BITS, these
 897                  * addresses would have taken an address error. We try
 898                  * to mimic that here by taking a load/istream page
 899                  * fault.
 900                  */
 901                 UASM_i_LA(p, ptr, (unsigned long)tlb_do_page_fault_0);
 902                 uasm_i_jr(p, ptr);
 903
 904                 if (mode == refill_scratch) {
 905                         if (scratch_reg >= 0)
 906                                 UASM_i_MFC0(p, 1, c0_kscratch(), scratch_reg);
 907                         else
 908                                 UASM_i_LW(p, 1, scratchpad_offset(0), 0);
 909                 } else {
 910                         uasm_i_nop(p);
 911                 }
 912         }
 913 }
 914
 915 #else /* !CONFIG_64BIT */
 916
 917 /*
 918  * TMP and PTR are scratch.
 919  * TMP will be clobbered, PTR will hold the pgd entry.
 920  */
 921 static void __maybe_unused
 922 build_get_pgde32(u32 **p, unsigned int tmp, unsigned int ptr)
 923 {
 924         if (pgd_reg != -1) {
 925                 /* pgd is in pgd_reg */
 926                 uasm_i_mfc0(p, ptr, c0_kscratch(), pgd_reg);
 927                 uasm_i_mfc0(p, tmp, C0_BADVADDR); /* get faulting address */
 928         } else {
 929                 long pgdc = (long)pgd_current;
 930
 931                 /* 32 bit SMP has smp_processor_id() stored in CONTEXT. */
 932 #ifdef CONFIG_SMP
 933                 uasm_i_mfc0(p, ptr, SMP_CPUID_REG);
 934                 UASM_i_LA_mostly(p, tmp, pgdc);
 935                 uasm_i_srl(p, ptr, ptr, SMP_CPUID_PTRSHIFT);
 936                 uasm_i_addu(p, ptr, tmp, ptr);
 937 #else
 938                 UASM_i_LA_mostly(p, ptr, pgdc);
 939 #endif
 940                 uasm_i_mfc0(p, tmp, C0_BADVADDR); /* get faulting address */
 941                 uasm_i_lw(p, ptr, uasm_rel_lo(pgdc), ptr);
 942         }
 943         uasm_i_srl(p, tmp, tmp, PGDIR_SHIFT); /* get pgd only bits */
 944         uasm_i_sll(p, tmp, tmp, PGD_T_LOG2);
 945         uasm_i_addu(p, ptr, ptr, tmp); /* add in pgd offset */
 946 }
 947
 948 #endif /* !CONFIG_64BIT */
 949
 950 static void build_adjust_context(u32 **p, unsigned int ctx)
 951 {
 952         unsigned int shift = 4 - (PTE_T_LOG2 + 1) + PAGE_SHIFT - 12;
 953         unsigned int mask = (PTRS_PER_PTE / 2 - 1) << (PTE_T_LOG2 + 1);
 954
 955         switch (current_cpu_type()) {
 956         case CPU_VR41XX:
 957         case CPU_VR4111:
 958         case CPU_VR4121:
 959         case CPU_VR4122:
 960         case CPU_VR4131:
 961         case CPU_VR4181:
 962         case CPU_VR4181A:
 963         case CPU_VR4133:
 964                 shift += 2;
 965                 break;
 966
 967         default:
 968                 break;
 969         }
 970
 971         if (shift)
 972                 UASM_i_SRL(p, ctx, ctx, shift);
 973         uasm_i_andi(p, ctx, ctx, mask);
 974 }
 975
 976 static void build_get_ptep(u32 **p, unsigned int tmp, unsigned int ptr)
 977 {
 978         /*
 979          * Bug workaround for the Nevada. It seems as if under certain
 980          * circumstances the move from cp0_context might produce a
 981          * bogus result when the mfc0 instruction and its consumer are
 982          * in a different cacheline or a load instruction, probably any
 983          * memory reference, is between them.
 984          */
 985         switch (current_cpu_type()) {
 986         case CPU_NEVADA:
 987                 UASM_i_LW(p, ptr, 0, ptr);
 988                 GET_CONTEXT(p, tmp); /* get context reg */
 989                 break;
 990
 991         default:
 992                 GET_CONTEXT(p, tmp); /* get context reg */
 993                 UASM_i_LW(p, ptr, 0, ptr);
 994                 break;
 995         }
 996
 997         build_adjust_context(p, tmp);
 998         UASM_i_ADDU(p, ptr, ptr, tmp); /* add in offset */
 999 }
1000
1001 static void build_update_entries(u32 **p, unsigned int tmp, unsigned int ptep)
1002 {
1003         /*
1004          * 64bit address support (36bit on a 32bit CPU) in a 32bit
1005          * Kernel is a special case. Only a few CPUs use it.
1006          */
1007 #ifdef CONFIG_PHYS_ADDR_T_64BIT
1008         if (cpu_has_64bits) {
1009                 uasm_i_ld(p, tmp, 0, ptep); /* get even pte */
1010                 uasm_i_ld(p, ptep, sizeof(pte_t), ptep); /* get odd pte */
1011                 if (cpu_has_rixi) {
1012                         UASM_i_ROTR(p, tmp, tmp, ilog2(_PAGE_GLOBAL));
1013                         UASM_i_MTC0(p, tmp, C0_ENTRYLO0); /* load it */
1014                         UASM_i_ROTR(p, ptep, ptep, ilog2(_PAGE_GLOBAL));
1015                 } else {
1016                         uasm_i_dsrl_safe(p, tmp, tmp, ilog2(_PAGE_GLOBAL)); /* convert to entrylo0 */
1017                         UASM_i_MTC0(p, tmp, C0_ENTRYLO0); /* load it */
1018                         uasm_i_dsrl_safe(p, ptep, ptep, ilog2(_PAGE_GLOBAL)); /* convert to entrylo1 */
1019                 }
1020                 UASM_i_MTC0(p, ptep, C0_ENTRYLO1); /* load it */
1021         } else {
1022                 int pte_off_even = sizeof(pte_t) / 2;
1023                 int pte_off_odd = pte_off_even + sizeof(pte_t);
1024 #ifdef CONFIG_XPA
1025                 const int scratch = 1; /* Our extra working register */
1026
1027                 uasm_i_addu(p, scratch, 0, ptep);
1028 #endif
1029                 uasm_i_lw(p, tmp, pte_off_even, ptep); /* even pte */
1030                 uasm_i_lw(p, ptep, pte_off_odd, ptep); /* odd pte */
1031                 UASM_i_ROTR(p, tmp, tmp, ilog2(_PAGE_GLOBAL));
1032                 UASM_i_ROTR(p, ptep, ptep, ilog2(_PAGE_GLOBAL));
1033                 UASM_i_MTC0(p, tmp, C0_ENTRYLO0);
1034                 UASM_i_MTC0(p, ptep, C0_ENTRYLO1);
1035 #ifdef CONFIG_XPA
1036                 uasm_i_lw(p, tmp, 0, scratch);
1037                 uasm_i_lw(p, ptep, sizeof(pte_t), scratch);
1038                 uasm_i_lui(p, scratch, 0xff);
1039                 uasm_i_ori(p, scratch, scratch, 0xffff);
1040                 uasm_i_and(p, tmp, scratch, tmp);
1041                 uasm_i_and(p, ptep, scratch, ptep);
1042                 uasm_i_mthc0(p, tmp, C0_ENTRYLO0);
1043                 uasm_i_mthc0(p, ptep, C0_ENTRYLO1);
1044 #endif
1045         }
1046 #else
1047         UASM_i_LW(p, tmp, 0, ptep); /* get even pte */
1048         UASM_i_LW(p, ptep, sizeof(pte_t), ptep); /* get odd pte */
1049         if (r45k_bvahwbug())
1050                 build_tlb_probe_entry(p);
1051         if (cpu_has_rixi) {
1052                 UASM_i_ROTR(p, tmp, tmp, ilog2(_PAGE_GLOBAL));
1053                 if (r4k_250MHZhwbug())
1054                         UASM_i_MTC0(p, 0, C0_ENTRYLO0);
1055                 UASM_i_MTC0(p, tmp, C0_ENTRYLO0); /* load it */
1056                 UASM_i_ROTR(p, ptep, ptep, ilog2(_PAGE_GLOBAL));
1057         } else {
1058                 UASM_i_SRL(p, tmp, tmp, ilog2(_PAGE_GLOBAL)); /* convert to entrylo0 */
1059                 if (r4k_250MHZhwbug())
1060                         UASM_i_MTC0(p, 0, C0_ENTRYLO0);
1061                 UASM_i_MTC0(p, tmp, C0_ENTRYLO0); /* load it */
1062                 UASM_i_SRL(p, ptep, ptep, ilog2(_PAGE_GLOBAL)); /* convert to entrylo1 */
1063                 if (r45k_bvahwbug())
1064                         uasm_i_mfc0(p, tmp, C0_INDEX);
1065         }
1066         if (r4k_250MHZhwbug())
1067                 UASM_i_MTC0(p, 0, C0_ENTRYLO1);
1068         UASM_i_MTC0(p, ptep, C0_ENTRYLO1); /* load it */
1069 #endif
1070 }
1071
1072 struct mips_huge_tlb_info {
1073         int huge_pte;
1074         int restore_scratch;
1075         bool need_reload_pte;
1076 };
1077
1078 static struct mips_huge_tlb_info
1079 build_fast_tlb_refill_handler (u32 **p, struct uasm_label **l,
1080                                struct uasm_reloc **r, unsigned int tmp,
1081                                unsigned int ptr, int c0_scratch_reg)
1082 {
1083         struct mips_huge_tlb_info rv;
1084         unsigned int even, odd;
1085         int vmalloc_branch_delay_filled = 0;
1086         const int scratch = 1; /* Our extra working register */
1087
1088         rv.huge_pte = scratch;
1089         rv.restore_scratch = 0;
1090         rv.need_reload_pte = false;
1091
1092         if (check_for_high_segbits) {
1093                 UASM_i_MFC0(p, tmp, C0_BADVADDR);
1094
1095                 if (pgd_reg != -1)
1096                         UASM_i_MFC0(p, ptr, c0_kscratch(), pgd_reg);
1097                 else
1098                         UASM_i_MFC0(p, ptr, C0_CONTEXT);
1099
1100                 if (c0_scratch_reg >= 0)
1101                         UASM_i_MTC0(p, scratch, c0_kscratch(), c0_scratch_reg);
1102                 else
1103                         UASM_i_SW(p, scratch, scratchpad_offset(0), 0);
1104
1105                 uasm_i_dsrl_safe(p, scratch, tmp,
1106                                  PGDIR_SHIFT + PGD_ORDER + PAGE_SHIFT - 3);
1107                 uasm_il_bnez(p, r, scratch, label_vmalloc);
1108
1109                 if (pgd_reg == -1) {
1110                         vmalloc_branch_delay_filled = 1;
1111                         /* Clear lower 23 bits of context. */
1112                         uasm_i_dins(p, ptr, 0, 0, 23);
1113                 }
1114         } else {
1115                 if (pgd_reg != -1)
1116                         UASM_i_MFC0(p, ptr, c0_kscratch(), pgd_reg);
1117                 else
1118                         UASM_i_MFC0(p, ptr, C0_CONTEXT);
1119
1120                 UASM_i_MFC0(p, tmp, C0_BADVADDR);
1121
1122                 if (c0_scratch_reg >= 0)
1123                         UASM_i_MTC0(p, scratch, c0_kscratch(), c0_scratch_reg);
1124                 else
1125                         UASM_i_SW(p, scratch, scratchpad_offset(0), 0);
1126
1127                 if (pgd_reg == -1)
1128                         /* Clear lower 23 bits of context. */
1129                         uasm_i_dins(p, ptr, 0, 0, 23);
1130
1131                 uasm_il_bltz(p, r, tmp, label_vmalloc);
1132         }
1133
1134         if (pgd_reg == -1) {
1135                 vmalloc_branch_delay_filled = 1;
1136                 /* 1 0  1 0 1  << 6  xkphys cached */
1137                 uasm_i_ori(p, ptr, ptr, 0x540);
1138                 uasm_i_drotr(p, ptr, ptr, 11);
1139         }
1140
1141 #ifdef __PAGETABLE_PMD_FOLDED
1142 #define LOC_PTEP scratch
1143 #else
1144 #define LOC_PTEP ptr
1145 #endif
1146
1147         if (!vmalloc_branch_delay_filled)
1148                 /* get pgd offset in bytes */
1149                 uasm_i_dsrl_safe(p, scratch, tmp, PGDIR_SHIFT - 3);
1150
1151         uasm_l_vmalloc_done(l, *p);
1152
1153         /*
1154          *                         tmp          ptr
1155          * fall-through case =   badvaddr  *pgd_current
1156          * vmalloc case      =   badvaddr  swapper_pg_dir
1157          */
1158
1159         if (vmalloc_branch_delay_filled)
1160                 /* get pgd offset in bytes */
1161                 uasm_i_dsrl_safe(p, scratch, tmp, PGDIR_SHIFT - 3);
1162
1163 #ifdef __PAGETABLE_PMD_FOLDED
1164         GET_CONTEXT(p, tmp); /* get context reg */
1165 #endif
1166         uasm_i_andi(p, scratch, scratch, (PTRS_PER_PGD - 1) << 3);
1167
1168         if (use_lwx_insns()) {
1169                 UASM_i_LWX(p, LOC_PTEP, scratch, ptr);
1170         } else {
1171                 uasm_i_daddu(p, ptr, ptr, scratch); /* add in pgd offset */
1172                 uasm_i_ld(p, LOC_PTEP, 0, ptr); /* get pmd pointer */
1173         }
1174
1175 #ifndef __PAGETABLE_PMD_FOLDED
1176         /* get pmd offset in bytes */
1177         uasm_i_dsrl_safe(p, scratch, tmp, PMD_SHIFT - 3);
1178         uasm_i_andi(p, scratch, scratch, (PTRS_PER_PMD - 1) << 3);
1179         GET_CONTEXT(p, tmp); /* get context reg */
1180
1181         if (use_lwx_insns()) {
1182                 UASM_i_LWX(p, scratch, scratch, ptr);
1183         } else {
1184                 uasm_i_daddu(p, ptr, ptr, scratch); /* add in pmd offset */
1185                 UASM_i_LW(p, scratch, 0, ptr);
1186         }
1187 #endif
1188         /* Adjust the context during the load latency. */
1189         build_adjust_context(p, tmp);
1190
1191 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1192         uasm_il_bbit1(p, r, scratch, ilog2(_PAGE_HUGE), label_tlb_huge_update);
1193         /*
1194          * The in the LWX case we don't want to do the load in the
1195          * delay slot.  It cannot issue in the same cycle and may be
1196          * speculative and unneeded.
1197          */
1198         if (use_lwx_insns())
1199                 uasm_i_nop(p);
1200 #endif /* CONFIG_MIPS_HUGE_TLB_SUPPORT */
1201
1202
1203         /* build_update_entries */
1204         if (use_lwx_insns()) {
1205                 even = ptr;
1206                 odd = tmp;
1207                 UASM_i_LWX(p, even, scratch, tmp);
1208                 UASM_i_ADDIU(p, tmp, tmp, sizeof(pte_t));
1209                 UASM_i_LWX(p, odd, scratch, tmp);
1210         } else {
1211                 UASM_i_ADDU(p, ptr, scratch, tmp); /* add in offset */
1212                 even = tmp;
1213                 odd = ptr;
1214                 UASM_i_LW(p, even, 0, ptr); /* get even pte */
1215                 UASM_i_LW(p, odd, sizeof(pte_t), ptr); /* get odd pte */
1216         }
1217         if (cpu_has_rixi) {
1218                 uasm_i_drotr(p, even, even, ilog2(_PAGE_GLOBAL));
1219                 UASM_i_MTC0(p, even, C0_ENTRYLO0); /* load it */
1220                 uasm_i_drotr(p, odd, odd, ilog2(_PAGE_GLOBAL));
1221         } else {
1222                 uasm_i_dsrl_safe(p, even, even, ilog2(_PAGE_GLOBAL));
1223                 UASM_i_MTC0(p, even, C0_ENTRYLO0); /* load it */
1224                 uasm_i_dsrl_safe(p, odd, odd, ilog2(_PAGE_GLOBAL));
1225         }
1226         UASM_i_MTC0(p, odd, C0_ENTRYLO1); /* load it */
1227
1228         if (c0_scratch_reg >= 0) {
1229                 UASM_i_MFC0(p, scratch, c0_kscratch(), c0_scratch_reg);
1230                 build_tlb_write_entry(p, l, r, tlb_random);
1231                 uasm_l_leave(l, *p);
1232                 rv.restore_scratch = 1;
1233         } else if (PAGE_SHIFT == 14 || PAGE_SHIFT == 13)  {
1234                 build_tlb_write_entry(p, l, r, tlb_random);
1235                 uasm_l_leave(l, *p);
1236                 UASM_i_LW(p, scratch, scratchpad_offset(0), 0);
1237         } else {
1238                 UASM_i_LW(p, scratch, scratchpad_offset(0), 0);
1239                 build_tlb_write_entry(p, l, r, tlb_random);
1240                 uasm_l_leave(l, *p);
1241                 rv.restore_scratch = 1;
1242         }
1243
1244         uasm_i_eret(p); /* return from trap */
1245
1246         return rv;
1247 }
1248
1249 /*
1250  * For a 64-bit kernel, we are using the 64-bit XTLB refill exception
1251  * because EXL == 0.  If we wrap, we can also use the 32 instruction
1252  * slots before the XTLB refill exception handler which belong to the
1253  * unused TLB refill exception.
1254  */
1255 #define MIPS64_REFILL_INSNS 32
1256
1257 static void build_r4000_tlb_refill_handler(void)
1258 {
1259         u32 *p = tlb_handler;
1260         struct uasm_label *l = labels;
1261         struct uasm_reloc *r = relocs;
1262         u32 *f;
1263         unsigned int final_len;
1264         struct mips_huge_tlb_info htlb_info __maybe_unused;
1265         enum vmalloc64_mode vmalloc_mode __maybe_unused;
1266
1267         memset(tlb_handler, 0, sizeof(tlb_handler));
1268         memset(labels, 0, sizeof(labels));
1269         memset(relocs, 0, sizeof(relocs));
1270         memset(final_handler, 0, sizeof(final_handler));
1271
1272         if (IS_ENABLED(CONFIG_64BIT) && (scratch_reg >= 0 || scratchpad_available()) && use_bbit_insns()) {
1273                 htlb_info = build_fast_tlb_refill_handler(&p, &l, &r, K0, K1,
1274                                                           scratch_reg);
1275                 vmalloc_mode = refill_scratch;
1276         } else {
1277                 htlb_info.huge_pte = K0;
1278                 htlb_info.restore_scratch = 0;
1279                 htlb_info.need_reload_pte = true;
1280                 vmalloc_mode = refill_noscratch;
1281                 /*
1282                  * create the plain linear handler
1283                  */
1284                 if (bcm1250_m3_war()) {
1285                         unsigned int segbits = 44;
1286
1287                         uasm_i_dmfc0(&p, K0, C0_BADVADDR);
1288                         uasm_i_dmfc0(&p, K1, C0_ENTRYHI);
1289                         uasm_i_xor(&p, K0, K0, K1);
1290                         uasm_i_dsrl_safe(&p, K1, K0, 62);
1291                         uasm_i_dsrl_safe(&p, K0, K0, 12 + 1);
1292                         uasm_i_dsll_safe(&p, K0, K0, 64 + 12 + 1 - segbits);
1293                         uasm_i_or(&p, K0, K0, K1);
1294                         uasm_il_bnez(&p, &r, K0, label_leave);
1295                         /* No need for uasm_i_nop */
1296                 }
1297
1298 #ifdef CONFIG_64BIT
1299                 build_get_pmde64(&p, &l, &r, K0, K1); /* get pmd in K1 */
1300 #else
1301                 build_get_pgde32(&p, K0, K1); /* get pgd in K1 */
1302 #endif
1303
1304 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1305                 build_is_huge_pte(&p, &r, K0, K1, label_tlb_huge_update);
1306 #endif
1307
1308                 build_get_ptep(&p, K0, K1);
1309                 build_update_entries(&p, K0, K1);
1310                 build_tlb_write_entry(&p, &l, &r, tlb_random);
1311                 uasm_l_leave(&l, p);
1312                 uasm_i_eret(&p); /* return from trap */
1313         }
1314 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1315         uasm_l_tlb_huge_update(&l, p);
1316         if (htlb_info.need_reload_pte)
1317                 UASM_i_LW(&p, htlb_info.huge_pte, 0, K1);
1318         build_huge_update_entries(&p, htlb_info.huge_pte, K1);
1319         build_huge_tlb_write_entry(&p, &l, &r, K0, tlb_random,
1320                                    htlb_info.restore_scratch);
1321 #endif
1322
1323 #ifdef CONFIG_64BIT
1324         build_get_pgd_vmalloc64(&p, &l, &r, K0, K1, vmalloc_mode);
1325 #endif
1326
1327         /*
1328          * Overflow check: For the 64bit handler, we need at least one
1329          * free instruction slot for the wrap-around branch. In worst
1330          * case, if the intended insertion point is a delay slot, we
1331          * need three, with the second nop'ed and the third being
1332          * unused.
1333          */
1334         switch (boot_cpu_type()) {
1335         default:
1336                 if (sizeof(long) == 4) {
1337         case CPU_LOONGSON2:
1338                 /* Loongson2 ebase is different than r4k, we have more space */
1339                         if ((p - tlb_handler) > 64)
1340                                 panic("TLB refill handler space exceeded");
1341                         /*
1342                          * Now fold the handler in the TLB refill handler space.
1343                          */
1344                         f = final_handler;
1345                         /* Simplest case, just copy the handler. */
1346                         uasm_copy_handler(relocs, labels, tlb_handler, p, f);
1347                         final_len = p - tlb_handler;
1348                         break;
1349                 } else {
1350                         if (((p - tlb_handler) > (MIPS64_REFILL_INSNS * 2) - 1)
1351                             || (((p - tlb_handler) > (MIPS64_REFILL_INSNS * 2) - 3)
1352                                 && uasm_insn_has_bdelay(relocs,
1353                                                         tlb_handler + MIPS64_REFILL_INSNS - 3)))
1354                                 panic("TLB refill handler space exceeded");
1355                         /*
1356                          * Now fold the handler in the TLB refill handler space.
1357                          */
1358                         f = final_handler + MIPS64_REFILL_INSNS;
1359                         if ((p - tlb_handler) <= MIPS64_REFILL_INSNS) {
1360                                 /* Just copy the handler. */
1361                                 uasm_copy_handler(relocs, labels, tlb_handler, p, f);
1362                                 final_len = p - tlb_handler;
1363                         } else {
1364 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1365                                 const enum label_id ls = label_tlb_huge_update;
1366 #else
1367                                 const enum label_id ls = label_vmalloc;
1368 #endif
1369                                 u32 *split;
1370                                 int ov = 0;
1371                                 int i;
1372
1373                                 for (i = 0; i < ARRAY_SIZE(labels) && labels[i].lab != ls; i++)
1374                                         ;
1375                                 BUG_ON(i == ARRAY_SIZE(labels));
1376                                 split = labels[i].addr;
1377
1378                                 /*
1379                                  * See if we have overflown one way or the other.
1380                                  */
1381                                 if (split > tlb_handler + MIPS64_REFILL_INSNS ||
1382                                     split < p - MIPS64_REFILL_INSNS)
1383                                         ov = 1;
1384
1385                                 if (ov) {
1386                                         /*
1387                                          * Split two instructions before the end.  One
1388                                          * for the branch and one for the instruction
1389                                          * in the delay slot.
1390                                          */
1391                                         split = tlb_handler + MIPS64_REFILL_INSNS - 2;
1392
1393                                         /*
1394                                          * If the branch would fall in a delay slot,
1395                                          * we must back up an additional instruction
1396                                          * so that it is no longer in a delay slot.
1397                                          */
1398                                         if (uasm_insn_has_bdelay(relocs, split - 1))
1399                                                 split--;
1400                                 }
1401                                 /* Copy first part of the handler. */
1402                                 uasm_copy_handler(relocs, labels, tlb_handler, split, f);
1403                                 f += split - tlb_handler;
1404
1405                                 if (ov) {
1406                                         /* Insert branch. */
1407                                         uasm_l_split(&l, final_handler);
1408                                         uasm_il_b(&f, &r, label_split);
1409                                         if (uasm_insn_has_bdelay(relocs, split))
1410                                                 uasm_i_nop(&f);
1411                                         else {
1412                                                 uasm_copy_handler(relocs, labels,
1413                                                                   split, split + 1, f);
1414                                                 uasm_move_labels(labels, f, f + 1, -1);
1415                                                 f++;
1416                                                 split++;
1417                                         }
1418                                 }
1419
1420                                 /* Copy the rest of the handler. */
1421                                 uasm_copy_handler(relocs, labels, split, p, final_handler);
1422                                 final_len = (f - (final_handler + MIPS64_REFILL_INSNS)) +
1423                                             (p - split);
1424                         }
1425                 }
1426                 break;
1427         }
1428
1429         uasm_resolve_relocs(relocs, labels);
1430         pr_debug("Wrote TLB refill handler (%u instructions).\n",
1431                  final_len);
1432
1433         memcpy((void *)ebase, final_handler, 0x100);
1434         local_flush_icache_range(ebase, ebase + 0x100);
1435
1436         dump_handler("r4000_tlb_refill", (u32 *)ebase, 64);
1437 }
1438
1439 extern u32 handle_tlbl[], handle_tlbl_end[];
1440 extern u32 handle_tlbs[], handle_tlbs_end[];
1441 extern u32 handle_tlbm[], handle_tlbm_end[];
1442 extern u32 tlbmiss_handler_setup_pgd_start[], tlbmiss_handler_setup_pgd[];
1443 extern u32 tlbmiss_handler_setup_pgd_end[];
1444
1445 static void build_setup_pgd(void)
1446 {
1447         const int a0 = 4;
1448         const int __maybe_unused a1 = 5;
1449         const int __maybe_unused a2 = 6;
1450         u32 *p = tlbmiss_handler_setup_pgd_start;
1451         const int tlbmiss_handler_setup_pgd_size =
1452                 tlbmiss_handler_setup_pgd_end - tlbmiss_handler_setup_pgd_start;
1453 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
1454         long pgdc = (long)pgd_current;
1455 #endif
1456
1457         memset(tlbmiss_handler_setup_pgd, 0, tlbmiss_handler_setup_pgd_size *
1458                                         sizeof(tlbmiss_handler_setup_pgd[0]));
1459         memset(labels, 0, sizeof(labels));
1460         memset(relocs, 0, sizeof(relocs));
1461         pgd_reg = allocate_kscratch();
1462 #ifdef CONFIG_MIPS_PGD_C0_CONTEXT
1463         if (pgd_reg == -1) {
1464                 struct uasm_label *l = labels;
1465                 struct uasm_reloc *r = relocs;
1466
1467                 /* PGD << 11 in c0_Context */
1468                 /*
1469                  * If it is a ckseg0 address, convert to a physical
1470                  * address.  Shifting right by 29 and adding 4 will
1471                  * result in zero for these addresses.
1472                  *
1473                  */
1474                 UASM_i_SRA(&p, a1, a0, 29);
1475                 UASM_i_ADDIU(&p, a1, a1, 4);
1476                 uasm_il_bnez(&p, &r, a1, label_tlbl_goaround1);
1477                 uasm_i_nop(&p);
1478                 uasm_i_dinsm(&p, a0, 0, 29, 64 - 29);
1479                 uasm_l_tlbl_goaround1(&l, p);
1480                 UASM_i_SLL(&p, a0, a0, 11);
1481                 uasm_i_jr(&p, 31);
1482                 UASM_i_MTC0(&p, a0, C0_CONTEXT);
1483         } else {
1484                 /* PGD in c0_KScratch */
1485                 uasm_i_jr(&p, 31);
1486                 UASM_i_MTC0(&p, a0, c0_kscratch(), pgd_reg);
1487         }
1488 #else
1489 #ifdef CONFIG_SMP
1490         /* Save PGD to pgd_current[smp_processor_id()] */
1491         UASM_i_CPUID_MFC0(&p, a1, SMP_CPUID_REG);
1492         UASM_i_SRL_SAFE(&p, a1, a1, SMP_CPUID_PTRSHIFT);
1493         UASM_i_LA_mostly(&p, a2, pgdc);
1494         UASM_i_ADDU(&p, a2, a2, a1);
1495         UASM_i_SW(&p, a0, uasm_rel_lo(pgdc), a2);
1496 #else
1497         UASM_i_LA_mostly(&p, a2, pgdc);
1498         UASM_i_SW(&p, a0, uasm_rel_lo(pgdc), a2);
1499 #endif /* SMP */
1500         uasm_i_jr(&p, 31);
1501
1502         /* if pgd_reg is allocated, save PGD also to scratch register */
1503         if (pgd_reg != -1)
1504                 UASM_i_MTC0(&p, a0, c0_kscratch(), pgd_reg);
1505         else
1506                 uasm_i_nop(&p);
1507 #endif
1508         if (p >= tlbmiss_handler_setup_pgd_end)
1509                 panic("tlbmiss_handler_setup_pgd space exceeded");
1510
1511         uasm_resolve_relocs(relocs, labels);
1512         pr_debug("Wrote tlbmiss_handler_setup_pgd (%u instructions).\n",
1513                  (unsigned int)(p - tlbmiss_handler_setup_pgd));
1514
1515         dump_handler("tlbmiss_handler", tlbmiss_handler_setup_pgd,
1516                                         tlbmiss_handler_setup_pgd_size);
1517 }
1518
1519 static void
1520 iPTE_LW(u32 **p, unsigned int pte, unsigned int ptr)
1521 {
1522 #ifdef CONFIG_SMP
1523 # ifdef CONFIG_PHYS_ADDR_T_64BIT
1524         if (cpu_has_64bits)
1525                 uasm_i_lld(p, pte, 0, ptr);
1526         else
1527 # endif
1528                 UASM_i_LL(p, pte, 0, ptr);
1529 #else
1530 # ifdef CONFIG_PHYS_ADDR_T_64BIT
1531         if (cpu_has_64bits)
1532                 uasm_i_ld(p, pte, 0, ptr);
1533         else
1534 # endif
1535                 UASM_i_LW(p, pte, 0, ptr);
1536 #endif
1537 }
1538
1539 static void
1540 iPTE_SW(u32 **p, struct uasm_reloc **r, unsigned int pte, unsigned int ptr,
1541         unsigned int mode)
1542 {
1543 #ifdef CONFIG_PHYS_ADDR_T_64BIT
1544         unsigned int hwmode = mode & (_PAGE_VALID | _PAGE_DIRTY);
1545
1546         if (!cpu_has_64bits) {
1547                 const int scratch = 1; /* Our extra working register */
1548
1549                 uasm_i_lui(p, scratch, (mode >> 16));
1550                 uasm_i_or(p, pte, pte, scratch);
1551         } else
1552 #endif
1553         uasm_i_ori(p, pte, pte, mode);
1554 #ifdef CONFIG_SMP
1555 # ifdef CONFIG_PHYS_ADDR_T_64BIT
1556         if (cpu_has_64bits)
1557                 uasm_i_scd(p, pte, 0, ptr);
1558         else
1559 # endif
1560                 UASM_i_SC(p, pte, 0, ptr);
1561
1562         if (r10000_llsc_war())
1563                 uasm_il_beqzl(p, r, pte, label_smp_pgtable_change);
1564         else
1565                 uasm_il_beqz(p, r, pte, label_smp_pgtable_change);
1566
1567 # ifdef CONFIG_PHYS_ADDR_T_64BIT
1568         if (!cpu_has_64bits) {
1569                 /* no uasm_i_nop needed */
1570                 uasm_i_ll(p, pte, sizeof(pte_t) / 2, ptr);
1571                 uasm_i_ori(p, pte, pte, hwmode);
1572                 uasm_i_sc(p, pte, sizeof(pte_t) / 2, ptr);
1573                 uasm_il_beqz(p, r, pte, label_smp_pgtable_change);
1574                 /* no uasm_i_nop needed */
1575                 uasm_i_lw(p, pte, 0, ptr);
1576         } else
1577                 uasm_i_nop(p);
1578 # else
1579         uasm_i_nop(p);
1580 # endif
1581 #else
1582 # ifdef CONFIG_PHYS_ADDR_T_64BIT
1583         if (cpu_has_64bits)
1584                 uasm_i_sd(p, pte, 0, ptr);
1585         else
1586 # endif
1587                 UASM_i_SW(p, pte, 0, ptr);
1588
1589 # ifdef CONFIG_PHYS_ADDR_T_64BIT
1590         if (!cpu_has_64bits) {
1591                 uasm_i_lw(p, pte, sizeof(pte_t) / 2, ptr);
1592                 uasm_i_ori(p, pte, pte, hwmode);
1593                 uasm_i_sw(p, pte, sizeof(pte_t) / 2, ptr);
1594                 uasm_i_lw(p, pte, 0, ptr);
1595         }
1596 # endif
1597 #endif
1598 }
1599
1600 /*
1601  * Check if PTE is present, if not then jump to LABEL. PTR points to
1602  * the page table where this PTE is located, PTE will be re-loaded
1603  * with it's original value.
1604  */
1605 static void
1606 build_pte_present(u32 **p, struct uasm_reloc **r,
1607                   int pte, int ptr, int scratch, enum label_id lid)
1608 {
1609         int t = scratch >= 0 ? scratch : pte;
1610         int cur = pte;
1611
1612         if (cpu_has_rixi) {
1613                 if (use_bbit_insns()) {
1614                         uasm_il_bbit0(p, r, pte, ilog2(_PAGE_PRESENT), lid);
1615                         uasm_i_nop(p);
1616                 } else {
1617                         if (_PAGE_PRESENT_SHIFT) {
1618                                 uasm_i_srl(p, t, cur, _PAGE_PRESENT_SHIFT);
1619                                 cur = t;
1620                         }
1621                         uasm_i_andi(p, t, cur, 1);
1622                         uasm_il_beqz(p, r, t, lid);
1623                         if (pte == t)
1624                                 /* You lose the SMP race :-(*/
1625                                 iPTE_LW(p, pte, ptr);
1626                 }
1627         } else {
1628                 if (_PAGE_PRESENT_SHIFT) {
1629                         uasm_i_srl(p, t, cur, _PAGE_PRESENT_SHIFT);
1630                         cur = t;
1631                 }
1632                 uasm_i_andi(p, t, cur,
1633                         (_PAGE_PRESENT | _PAGE_READ) >> _PAGE_PRESENT_SHIFT);
1634                 uasm_i_xori(p, t, t,
1635                         (_PAGE_PRESENT | _PAGE_READ) >> _PAGE_PRESENT_SHIFT);
1636                 uasm_il_bnez(p, r, t, lid);
1637                 if (pte == t)
1638                         /* You lose the SMP race :-(*/
1639                         iPTE_LW(p, pte, ptr);
1640         }
1641 }
1642
1643 /* Make PTE valid, store result in PTR. */
1644 static void
1645 build_make_valid(u32 **p, struct uasm_reloc **r, unsigned int pte,
1646                  unsigned int ptr)
1647 {
1648         unsigned int mode = _PAGE_VALID | _PAGE_ACCESSED;
1649
1650         iPTE_SW(p, r, pte, ptr, mode);
1651 }
1652
1653 /*
1654  * Check if PTE can be written to, if not branch to LABEL. Regardless
1655  * restore PTE with value from PTR when done.
1656  */
1657 static void
1658 build_pte_writable(u32 **p, struct uasm_reloc **r,
1659                    unsigned int pte, unsigned int ptr, int scratch,
1660                    enum label_id lid)
1661 {
1662         int t = scratch >= 0 ? scratch : pte;
1663         int cur = pte;
1664
1665         if (_PAGE_PRESENT_SHIFT) {
1666                 uasm_i_srl(p, t, cur, _PAGE_PRESENT_SHIFT);
1667                 cur = t;
1668         }
1669         uasm_i_andi(p, t, cur,
1670                     (_PAGE_PRESENT | _PAGE_WRITE) >> _PAGE_PRESENT_SHIFT);
1671         uasm_i_xori(p, t, t,
1672                     (_PAGE_PRESENT | _PAGE_WRITE) >> _PAGE_PRESENT_SHIFT);
1673         uasm_il_bnez(p, r, t, lid);
1674         if (pte == t)
1675                 /* You lose the SMP race :-(*/
1676                 iPTE_LW(p, pte, ptr);
1677         else
1678                 uasm_i_nop(p);
1679 }
1680
1681 /* Make PTE writable, update software status bits as well, then store
1682  * at PTR.
1683  */
1684 static void
1685 build_make_write(u32 **p, struct uasm_reloc **r, unsigned int pte,
1686                  unsigned int ptr)
1687 {
1688         unsigned int mode = (_PAGE_ACCESSED | _PAGE_MODIFIED | _PAGE_VALID
1689                              | _PAGE_DIRTY);
1690
1691         iPTE_SW(p, r, pte, ptr, mode);
1692 }
1693
1694 /*
1695  * Check if PTE can be modified, if not branch to LABEL. Regardless
1696  * restore PTE with value from PTR when done.
1697  */
1698 static void
1699 build_pte_modifiable(u32 **p, struct uasm_reloc **r,
1700                      unsigned int pte, unsigned int ptr, int scratch,
1701                      enum label_id lid)
1702 {
1703         if (use_bbit_insns()) {
1704                 uasm_il_bbit0(p, r, pte, ilog2(_PAGE_WRITE), lid);
1705                 uasm_i_nop(p);
1706         } else {
1707                 int t = scratch >= 0 ? scratch : pte;
1708                 uasm_i_srl(p, t, pte, _PAGE_WRITE_SHIFT);
1709                 uasm_i_andi(p, t, t, 1);
1710                 uasm_il_beqz(p, r, t, lid);
1711                 if (pte == t)
1712                         /* You lose the SMP race :-(*/
1713                         iPTE_LW(p, pte, ptr);
1714         }
1715 }
1716
1717 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
1718
1719
1720 /*
1721  * R3000 style TLB load/store/modify handlers.
1722  */
1723
1724 /*
1725  * This places the pte into ENTRYLO0 and writes it with tlbwi.
1726  * Then it returns.
1727  */
1728 static void
1729 build_r3000_pte_reload_tlbwi(u32 **p, unsigned int pte, unsigned int tmp)
1730 {
1731         uasm_i_mtc0(p, pte, C0_ENTRYLO0); /* cp0 delay */
1732         uasm_i_mfc0(p, tmp, C0_EPC); /* cp0 delay */
1733         uasm_i_tlbwi(p);
1734         uasm_i_jr(p, tmp);
1735         uasm_i_rfe(p); /* branch delay */
1736 }
1737
1738 /*
1739  * This places the pte into ENTRYLO0 and writes it with tlbwi
1740  * or tlbwr as appropriate.  This is because the index register
1741  * may have the probe fail bit set as a result of a trap on a
1742  * kseg2 access, i.e. without refill.  Then it returns.
1743  */
1744 static void
1745 build_r3000_tlb_reload_write(u32 **p, struct uasm_label **l,
1746                              struct uasm_reloc **r, unsigned int pte,
1747                              unsigned int tmp)
1748 {
1749         uasm_i_mfc0(p, tmp, C0_INDEX);
1750         uasm_i_mtc0(p, pte, C0_ENTRYLO0); /* cp0 delay */
1751         uasm_il_bltz(p, r, tmp, label_r3000_write_probe_fail); /* cp0 delay */
1752         uasm_i_mfc0(p, tmp, C0_EPC); /* branch delay */
1753         uasm_i_tlbwi(p); /* cp0 delay */
1754         uasm_i_jr(p, tmp);
1755         uasm_i_rfe(p); /* branch delay */
1756         uasm_l_r3000_write_probe_fail(l, *p);
1757         uasm_i_tlbwr(p); /* cp0 delay */
1758         uasm_i_jr(p, tmp);
1759         uasm_i_rfe(p); /* branch delay */
1760 }
1761
1762 static void
1763 build_r3000_tlbchange_handler_head(u32 **p, unsigned int pte,
1764                                    unsigned int ptr)
1765 {
1766         long pgdc = (long)pgd_current;
1767
1768         uasm_i_mfc0(p, pte, C0_BADVADDR);
1769         uasm_i_lui(p, ptr, uasm_rel_hi(pgdc)); /* cp0 delay */
1770         uasm_i_lw(p, ptr, uasm_rel_lo(pgdc), ptr);
1771         uasm_i_srl(p, pte, pte, 22); /* load delay */
1772         uasm_i_sll(p, pte, pte, 2);
1773         uasm_i_addu(p, ptr, ptr, pte);
1774         uasm_i_mfc0(p, pte, C0_CONTEXT);
1775         uasm_i_lw(p, ptr, 0, ptr); /* cp0 delay */
1776         uasm_i_andi(p, pte, pte, 0xffc); /* load delay */
1777         uasm_i_addu(p, ptr, ptr, pte);
1778         uasm_i_lw(p, pte, 0, ptr);
1779         uasm_i_tlbp(p); /* load delay */
1780 }
1781
1782 static void build_r3000_tlb_load_handler(void)
1783 {
1784         u32 *p = handle_tlbl;
1785         const int handle_tlbl_size = handle_tlbl_end - handle_tlbl;
1786         struct uasm_label *l = labels;
1787         struct uasm_reloc *r = relocs;
1788
1789         memset(handle_tlbl, 0, handle_tlbl_size * sizeof(handle_tlbl[0]));
1790         memset(labels, 0, sizeof(labels));
1791         memset(relocs, 0, sizeof(relocs));
1792
1793         build_r3000_tlbchange_handler_head(&p, K0, K1);
1794         build_pte_present(&p, &r, K0, K1, -1, label_nopage_tlbl);
1795         uasm_i_nop(&p); /* load delay */
1796         build_make_valid(&p, &r, K0, K1);
1797         build_r3000_tlb_reload_write(&p, &l, &r, K0, K1);
1798
1799         uasm_l_nopage_tlbl(&l, p);
1800         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_0 & 0x0fffffff);
1801         uasm_i_nop(&p);
1802
1803         if (p >= handle_tlbl_end)
1804                 panic("TLB load handler fastpath space exceeded");
1805
1806         uasm_resolve_relocs(relocs, labels);
1807         pr_debug("Wrote TLB load handler fastpath (%u instructions).\n",
1808                  (unsigned int)(p - handle_tlbl));
1809
1810         dump_handler("r3000_tlb_load", handle_tlbl, handle_tlbl_size);
1811 }
1812
1813 static void build_r3000_tlb_store_handler(void)
1814 {
1815         u32 *p = handle_tlbs;
1816         const int handle_tlbs_size = handle_tlbs_end - handle_tlbs;
1817         struct uasm_label *l = labels;
1818         struct uasm_reloc *r = relocs;
1819
1820         memset(handle_tlbs, 0, handle_tlbs_size * sizeof(handle_tlbs[0]));
1821         memset(labels, 0, sizeof(labels));
1822         memset(relocs, 0, sizeof(relocs));
1823
1824         build_r3000_tlbchange_handler_head(&p, K0, K1);
1825         build_pte_writable(&p, &r, K0, K1, -1, label_nopage_tlbs);
1826         uasm_i_nop(&p); /* load delay */
1827         build_make_write(&p, &r, K0, K1);
1828         build_r3000_tlb_reload_write(&p, &l, &r, K0, K1);
1829
1830         uasm_l_nopage_tlbs(&l, p);
1831         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
1832         uasm_i_nop(&p);
1833
1834         if (p >= handle_tlbs_end)
1835                 panic("TLB store handler fastpath space exceeded");
1836
1837         uasm_resolve_relocs(relocs, labels);
1838         pr_debug("Wrote TLB store handler fastpath (%u instructions).\n",
1839                  (unsigned int)(p - handle_tlbs));
1840
1841         dump_handler("r3000_tlb_store", handle_tlbs, handle_tlbs_size);
1842 }
1843
1844 static void build_r3000_tlb_modify_handler(void)
1845 {
1846         u32 *p = handle_tlbm;
1847         const int handle_tlbm_size = handle_tlbm_end - handle_tlbm;
1848         struct uasm_label *l = labels;
1849         struct uasm_reloc *r = relocs;
1850
1851         memset(handle_tlbm, 0, handle_tlbm_size * sizeof(handle_tlbm[0]));
1852         memset(labels, 0, sizeof(labels));
1853         memset(relocs, 0, sizeof(relocs));
1854
1855         build_r3000_tlbchange_handler_head(&p, K0, K1);
1856         build_pte_modifiable(&p, &r, K0, K1,  -1, label_nopage_tlbm);
1857         uasm_i_nop(&p); /* load delay */
1858         build_make_write(&p, &r, K0, K1);
1859         build_r3000_pte_reload_tlbwi(&p, K0, K1);
1860
1861         uasm_l_nopage_tlbm(&l, p);
1862         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
1863         uasm_i_nop(&p);
1864
1865         if (p >= handle_tlbm_end)
1866                 panic("TLB modify handler fastpath space exceeded");
1867
1868         uasm_resolve_relocs(relocs, labels);
1869         pr_debug("Wrote TLB modify handler fastpath (%u instructions).\n",
1870                  (unsigned int)(p - handle_tlbm));
1871
1872         dump_handler("r3000_tlb_modify", handle_tlbm, handle_tlbm_size);
1873 }
1874 #endif /* CONFIG_MIPS_PGD_C0_CONTEXT */
1875
1876 /*
1877  * R4000 style TLB load/store/modify handlers.
1878  */
1879 static struct work_registers
1880 build_r4000_tlbchange_handler_head(u32 **p, struct uasm_label **l,
1881                                    struct uasm_reloc **r)
1882 {
1883         struct work_registers wr = build_get_work_registers(p);
1884
1885 #ifdef CONFIG_64BIT
1886         build_get_pmde64(p, l, r, wr.r1, wr.r2); /* get pmd in ptr */
1887 #else
1888         build_get_pgde32(p, wr.r1, wr.r2); /* get pgd in ptr */
1889 #endif
1890
1891 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1892         /*
1893          * For huge tlb entries, pmd doesn't contain an address but
1894          * instead contains the tlb pte. Check the PAGE_HUGE bit and
1895          * see if we need to jump to huge tlb processing.
1896          */
1897         build_is_huge_pte(p, r, wr.r1, wr.r2, label_tlb_huge_update);
1898 #endif
1899
1900         UASM_i_MFC0(p, wr.r1, C0_BADVADDR);
1901         UASM_i_LW(p, wr.r2, 0, wr.r2);
1902         UASM_i_SRL(p, wr.r1, wr.r1, PAGE_SHIFT + PTE_ORDER - PTE_T_LOG2);
1903         uasm_i_andi(p, wr.r1, wr.r1, (PTRS_PER_PTE - 1) << PTE_T_LOG2);
1904         UASM_i_ADDU(p, wr.r2, wr.r2, wr.r1);
1905
1906 #ifdef CONFIG_SMP
1907         uasm_l_smp_pgtable_change(l, *p);
1908 #endif
1909         iPTE_LW(p, wr.r1, wr.r2); /* get even pte */
1910         if (!m4kc_tlbp_war()) {
1911                 build_tlb_probe_entry(p);
1912                 if (cpu_has_htw) {
1913                         /* race condition happens, leaving */
1914                         uasm_i_ehb(p);
1915                         uasm_i_mfc0(p, wr.r3, C0_INDEX);
1916                         uasm_il_bltz(p, r, wr.r3, label_leave);
1917                         uasm_i_nop(p);
1918                 }
1919         }
1920         return wr;
1921 }
1922
1923 static void
1924 build_r4000_tlbchange_handler_tail(u32 **p, struct uasm_label **l,
1925                                    struct uasm_reloc **r, unsigned int tmp,
1926                                    unsigned int ptr)
1927 {
1928         uasm_i_ori(p, ptr, ptr, sizeof(pte_t));
1929         uasm_i_xori(p, ptr, ptr, sizeof(pte_t));
1930         build_update_entries(p, tmp, ptr);
1931         build_tlb_write_entry(p, l, r, tlb_indexed);
1932         uasm_l_leave(l, *p);
1933         build_restore_work_registers(p);
1934         uasm_i_eret(p); /* return from trap */
1935
1936 #ifdef CONFIG_64BIT
1937         build_get_pgd_vmalloc64(p, l, r, tmp, ptr, not_refill);
1938 #endif
1939 }
1940
1941 static void build_r4000_tlb_load_handler(void)
1942 {
1943         u32 *p = handle_tlbl;
1944         const int handle_tlbl_size = handle_tlbl_end - handle_tlbl;
1945         struct uasm_label *l = labels;
1946         struct uasm_reloc *r = relocs;
1947         struct work_registers wr;
1948
1949         memset(handle_tlbl, 0, handle_tlbl_size * sizeof(handle_tlbl[0]));
1950         memset(labels, 0, sizeof(labels));
1951         memset(relocs, 0, sizeof(relocs));
1952
1953         if (bcm1250_m3_war()) {
1954                 unsigned int segbits = 44;
1955
1956                 uasm_i_dmfc0(&p, K0, C0_BADVADDR);
1957                 uasm_i_dmfc0(&p, K1, C0_ENTRYHI);
1958                 uasm_i_xor(&p, K0, K0, K1);
1959                 uasm_i_dsrl_safe(&p, K1, K0, 62);
1960                 uasm_i_dsrl_safe(&p, K0, K0, 12 + 1);
1961                 uasm_i_dsll_safe(&p, K0, K0, 64 + 12 + 1 - segbits);
1962                 uasm_i_or(&p, K0, K0, K1);
1963                 uasm_il_bnez(&p, &r, K0, label_leave);
1964                 /* No need for uasm_i_nop */
1965         }
1966
1967         wr = build_r4000_tlbchange_handler_head(&p, &l, &r);
1968         build_pte_present(&p, &r, wr.r1, wr.r2, wr.r3, label_nopage_tlbl);
1969         if (m4kc_tlbp_war())
1970                 build_tlb_probe_entry(&p);
1971
1972         if (cpu_has_rixi && !cpu_has_rixiex) {
1973                 /*
1974                  * If the page is not _PAGE_VALID, RI or XI could not
1975                  * have triggered it.  Skip the expensive test..
1976                  */
1977                 if (use_bbit_insns()) {
1978                         uasm_il_bbit0(&p, &r, wr.r1, ilog2(_PAGE_VALID),
1979                                       label_tlbl_goaround1);
1980                 } else {
1981                         uasm_i_andi(&p, wr.r3, wr.r1, _PAGE_VALID);
1982                         uasm_il_beqz(&p, &r, wr.r3, label_tlbl_goaround1);
1983                 }
1984                 uasm_i_nop(&p);
1985
1986                 uasm_i_tlbr(&p);
1987
1988                 switch (current_cpu_type()) {
1989                 default:
1990                         if (cpu_has_mips_r2_exec_hazard) {
1991                                 uasm_i_ehb(&p);
1992
1993                 case CPU_CAVIUM_OCTEON:
1994                 case CPU_CAVIUM_OCTEON_PLUS:
1995                 case CPU_CAVIUM_OCTEON2:
1996                                 break;
1997                         }
1998                 }
1999
2000                 /* Examine  entrylo 0 or 1 based on ptr. */
2001                 if (use_bbit_insns()) {
2002                         uasm_i_bbit0(&p, wr.r2, ilog2(sizeof(pte_t)), 8);
2003                 } else {
2004                         uasm_i_andi(&p, wr.r3, wr.r2, sizeof(pte_t));
2005                         uasm_i_beqz(&p, wr.r3, 8);
2006                 }
2007                 /* load it in the delay slot*/
2008                 UASM_i_MFC0(&p, wr.r3, C0_ENTRYLO0);
2009                 /* load it if ptr is odd */
2010                 UASM_i_MFC0(&p, wr.r3, C0_ENTRYLO1);
2011                 /*
2012                  * If the entryLo (now in wr.r3) is valid (bit 1), RI or
2013                  * XI must have triggered it.
2014                  */
2015                 if (use_bbit_insns()) {
2016                         uasm_il_bbit1(&p, &r, wr.r3, 1, label_nopage_tlbl);
2017                         uasm_i_nop(&p);
2018                         uasm_l_tlbl_goaround1(&l, p);
2019                 } else {
2020                         uasm_i_andi(&p, wr.r3, wr.r3, 2);
2021                         uasm_il_bnez(&p, &r, wr.r3, label_nopage_tlbl);
2022                         uasm_i_nop(&p);
2023                 }
2024                 uasm_l_tlbl_goaround1(&l, p);
2025         }
2026         build_make_valid(&p, &r, wr.r1, wr.r2);
2027         build_r4000_tlbchange_handler_tail(&p, &l, &r, wr.r1, wr.r2);
2028
2029 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
2030         /*
2031          * This is the entry point when build_r4000_tlbchange_handler_head
2032          * spots a huge page.
2033          */
2034         uasm_l_tlb_huge_update(&l, p);
2035         iPTE_LW(&p, wr.r1, wr.r2);
2036         build_pte_present(&p, &r, wr.r1, wr.r2, wr.r3, label_nopage_tlbl);
2037         build_tlb_probe_entry(&p);
2038
2039         if (cpu_has_rixi && !cpu_has_rixiex) {
2040                 /*
2041                  * If the page is not _PAGE_VALID, RI or XI could not
2042                  * have triggered it.  Skip the expensive test..
2043                  */
2044                 if (use_bbit_insns()) {
2045                         uasm_il_bbit0(&p, &r, wr.r1, ilog2(_PAGE_VALID),
2046                                       label_tlbl_goaround2);
2047                 } else {
2048                         uasm_i_andi(&p, wr.r3, wr.r1, _PAGE_VALID);
2049                         uasm_il_beqz(&p, &r, wr.r3, label_tlbl_goaround2);
2050                 }
2051                 uasm_i_nop(&p);
2052
2053                 uasm_i_tlbr(&p);
2054
2055                 switch (current_cpu_type()) {
2056                 default:
2057                         if (cpu_has_mips_r2_exec_hazard) {
2058                                 uasm_i_ehb(&p);
2059
2060                 case CPU_CAVIUM_OCTEON:
2061                 case CPU_CAVIUM_OCTEON_PLUS:
2062                 case CPU_CAVIUM_OCTEON2:
2063                                 break;
2064                         }
2065                 }
2066
2067                 /* Examine  entrylo 0 or 1 based on ptr. */
2068                 if (use_bbit_insns()) {
2069                         uasm_i_bbit0(&p, wr.r2, ilog2(sizeof(pte_t)), 8);
2070                 } else {
2071                         uasm_i_andi(&p, wr.r3, wr.r2, sizeof(pte_t));
2072                         uasm_i_beqz(&p, wr.r3, 8);
2073                 }
2074                 /* load it in the delay slot*/
2075                 UASM_i_MFC0(&p, wr.r3, C0_ENTRYLO0);
2076                 /* load it if ptr is odd */
2077                 UASM_i_MFC0(&p, wr.r3, C0_ENTRYLO1);
2078                 /*
2079                  * If the entryLo (now in wr.r3) is valid (bit 1), RI or
2080                  * XI must have triggered it.
2081                  */
2082                 if (use_bbit_insns()) {
2083                         uasm_il_bbit0(&p, &r, wr.r3, 1, label_tlbl_goaround2);
2084                 } else {
2085                         uasm_i_andi(&p, wr.r3, wr.r3, 2);
2086                         uasm_il_beqz(&p, &r, wr.r3, label_tlbl_goaround2);
2087                 }
2088                 if (PM_DEFAULT_MASK == 0)
2089                         uasm_i_nop(&p);
2090                 /*
2091                  * We clobbered C0_PAGEMASK, restore it.  On the other branch
2092                  * it is restored in build_huge_tlb_write_entry.
2093                  */
2094                 build_restore_pagemask(&p, &r, wr.r3, label_nopage_tlbl, 0);
2095
2096                 uasm_l_tlbl_goaround2(&l, p);
2097         }
2098         uasm_i_ori(&p, wr.r1, wr.r1, (_PAGE_ACCESSED | _PAGE_VALID));
2099         build_huge_handler_tail(&p, &r, &l, wr.r1, wr.r2);
2100 #endif
2101
2102         uasm_l_nopage_tlbl(&l, p);
2103         build_restore_work_registers(&p);
2104 #ifdef CONFIG_CPU_MICROMIPS
2105         if ((unsigned long)tlb_do_page_fault_0 & 1) {
2106                 uasm_i_lui(&p, K0, uasm_rel_hi((long)tlb_do_page_fault_0));
2107                 uasm_i_addiu(&p, K0, K0, uasm_rel_lo((long)tlb_do_page_fault_0));
2108                 uasm_i_jr(&p, K0);
2109         } else
2110 #endif
2111         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_0 & 0x0fffffff);
2112         uasm_i_nop(&p);
2113
2114         if (p >= handle_tlbl_end)
2115                 panic("TLB load handler fastpath space exceeded");
2116
2117         uasm_resolve_relocs(relocs, labels);
2118         pr_debug("Wrote TLB load handler fastpath (%u instructions).\n",
2119                  (unsigned int)(p - handle_tlbl));
2120
2121         dump_handler("r4000_tlb_load", handle_tlbl, handle_tlbl_size);
2122 }
2123
2124 static void build_r4000_tlb_store_handler(void)
2125 {
2126         u32 *p = handle_tlbs;
2127         const int handle_tlbs_size = handle_tlbs_end - handle_tlbs;
2128         struct uasm_label *l = labels;
2129         struct uasm_reloc *r = relocs;
2130         struct work_registers wr;
2131
2132         memset(handle_tlbs, 0, handle_tlbs_size * sizeof(handle_tlbs[0]));
2133         memset(labels, 0, sizeof(labels));
2134         memset(relocs, 0, sizeof(relocs));
2135
2136         wr = build_r4000_tlbchange_handler_head(&p, &l, &r);
2137         build_pte_writable(&p, &r, wr.r1, wr.r2, wr.r3, label_nopage_tlbs);
2138         if (m4kc_tlbp_war())
2139                 build_tlb_probe_entry(&p);
2140         build_make_write(&p, &r, wr.r1, wr.r2);
2141         build_r4000_tlbchange_handler_tail(&p, &l, &r, wr.r1, wr.r2);
2142
2143 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
2144         /*
2145          * This is the entry point when
2146          * build_r4000_tlbchange_handler_head spots a huge page.
2147          */
2148         uasm_l_tlb_huge_update(&l, p);
2149         iPTE_LW(&p, wr.r1, wr.r2);
2150         build_pte_writable(&p, &r, wr.r1, wr.r2, wr.r3, label_nopage_tlbs);
2151         build_tlb_probe_entry(&p);
2152         uasm_i_ori(&p, wr.r1, wr.r1,
2153                    _PAGE_ACCESSED | _PAGE_MODIFIED | _PAGE_VALID | _PAGE_DIRTY);
2154         build_huge_handler_tail(&p, &r, &l, wr.r1, wr.r2);
2155 #endif
2156
2157         uasm_l_nopage_tlbs(&l, p);
2158         build_restore_work_registers(&p);
2159 #ifdef CONFIG_CPU_MICROMIPS
2160         if ((unsigned long)tlb_do_page_fault_1 & 1) {
2161                 uasm_i_lui(&p, K0, uasm_rel_hi((long)tlb_do_page_fault_1));
2162                 uasm_i_addiu(&p, K0, K0, uasm_rel_lo((long)tlb_do_page_fault_1));
2163                 uasm_i_jr(&p, K0);
2164         } else
2165 #endif
2166         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
2167         uasm_i_nop(&p);
2168
2169         if (p >= handle_tlbs_end)
2170                 panic("TLB store handler fastpath space exceeded");
2171
2172         uasm_resolve_relocs(relocs, labels);
2173         pr_debug("Wrote TLB store handler fastpath (%u instructions).\n",
2174                  (unsigned int)(p - handle_tlbs));
2175
2176         dump_handler("r4000_tlb_store", handle_tlbs, handle_tlbs_size);
2177 }
2178
2179 static void build_r4000_tlb_modify_handler(void)
2180 {
2181         u32 *p = handle_tlbm;
2182         const int handle_tlbm_size = handle_tlbm_end - handle_tlbm;
2183         struct uasm_label *l = labels;
2184         struct uasm_reloc *r = relocs;
2185         struct work_registers wr;
2186
2187         memset(handle_tlbm, 0, handle_tlbm_size * sizeof(handle_tlbm[0]));
2188         memset(labels, 0, sizeof(labels));
2189         memset(relocs, 0, sizeof(relocs));
2190
2191         wr = build_r4000_tlbchange_handler_head(&p, &l, &r);
2192         build_pte_modifiable(&p, &r, wr.r1, wr.r2, wr.r3, label_nopage_tlbm);
2193         if (m4kc_tlbp_war())
2194                 build_tlb_probe_entry(&p);
2195         /* Present and writable bits set, set accessed and dirty bits. */
2196         build_make_write(&p, &r, wr.r1, wr.r2);
2197         build_r4000_tlbchange_handler_tail(&p, &l, &r, wr.r1, wr.r2);
2198
2199 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
2200         /*
2201          * This is the entry point when
2202          * build_r4000_tlbchange_handler_head spots a huge page.
2203          */
2204         uasm_l_tlb_huge_update(&l, p);
2205         iPTE_LW(&p, wr.r1, wr.r2);
2206         build_pte_modifiable(&p, &r, wr.r1, wr.r2,  wr.r3, label_nopage_tlbm);
2207         build_tlb_probe_entry(&p);
2208         uasm_i_ori(&p, wr.r1, wr.r1,
2209                    _PAGE_ACCESSED | _PAGE_MODIFIED | _PAGE_VALID | _PAGE_DIRTY);
2210         build_huge_handler_tail(&p, &r, &l, wr.r1, wr.r2);
2211 #endif
2212
2213         uasm_l_nopage_tlbm(&l, p);
2214         build_restore_work_registers(&p);
2215 #ifdef CONFIG_CPU_MICROMIPS
2216         if ((unsigned long)tlb_do_page_fault_1 & 1) {
2217                 uasm_i_lui(&p, K0, uasm_rel_hi((long)tlb_do_page_fault_1));
2218                 uasm_i_addiu(&p, K0, K0, uasm_rel_lo((long)tlb_do_page_fault_1));
2219                 uasm_i_jr(&p, K0);
2220         } else
2221 #endif
2222         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
2223         uasm_i_nop(&p);
2224
2225         if (p >= handle_tlbm_end)
2226                 panic("TLB modify handler fastpath space exceeded");
2227
2228         uasm_resolve_relocs(relocs, labels);
2229         pr_debug("Wrote TLB modify handler fastpath (%u instructions).\n",
2230                  (unsigned int)(p - handle_tlbm));
2231
2232         dump_handler("r4000_tlb_modify", handle_tlbm, handle_tlbm_size);
2233 }
2234
2235 static void flush_tlb_handlers(void)
2236 {
2237         local_flush_icache_range((unsigned long)handle_tlbl,
2238                            (unsigned long)handle_tlbl_end);
2239         local_flush_icache_range((unsigned long)handle_tlbs,
2240                            (unsigned long)handle_tlbs_end);
2241         local_flush_icache_range((unsigned long)handle_tlbm,
2242                            (unsigned long)handle_tlbm_end);
2243         local_flush_icache_range((unsigned long)tlbmiss_handler_setup_pgd,
2244                            (unsigned long)tlbmiss_handler_setup_pgd_end);
2245 }
2246
2247 static void print_htw_config(void)
2248 {
2249         unsigned long config;
2250         unsigned int pwctl;
2251         const int field = 2 * sizeof(unsigned long);
2252
2253         config = read_c0_pwfield();
2254         pr_debug("PWField (0x%0*lx): GDI: 0x%02lx  UDI: 0x%02lx  MDI: 0x%02lx  PTI: 0x%02lx  PTEI: 0x%02lx\n",
2255                 field, config,
2256                 (config & MIPS_PWFIELD_GDI_MASK) >> MIPS_PWFIELD_GDI_SHIFT,
2257                 (config & MIPS_PWFIELD_UDI_MASK) >> MIPS_PWFIELD_UDI_SHIFT,
2258                 (config & MIPS_PWFIELD_MDI_MASK) >> MIPS_PWFIELD_MDI_SHIFT,
2259                 (config & MIPS_PWFIELD_PTI_MASK) >> MIPS_PWFIELD_PTI_SHIFT,
2260                 (config & MIPS_PWFIELD_PTEI_MASK) >> MIPS_PWFIELD_PTEI_SHIFT);
2261
2262         config = read_c0_pwsize();
2263         pr_debug("PWSize  (0x%0*lx): GDW: 0x%02lx  UDW: 0x%02lx  MDW: 0x%02lx  PTW: 0x%02lx  PTEW: 0x%02lx\n",
2264                 field, config,
2265                 (config & MIPS_PWSIZE_GDW_MASK) >> MIPS_PWSIZE_GDW_SHIFT,
2266                 (config & MIPS_PWSIZE_UDW_MASK) >> MIPS_PWSIZE_UDW_SHIFT,
2267                 (config & MIPS_PWSIZE_MDW_MASK) >> MIPS_PWSIZE_MDW_SHIFT,
2268                 (config & MIPS_PWSIZE_PTW_MASK) >> MIPS_PWSIZE_PTW_SHIFT,
2269                 (config & MIPS_PWSIZE_PTEW_MASK) >> MIPS_PWSIZE_PTEW_SHIFT);
2270
2271         pwctl = read_c0_pwctl();
2272         pr_debug("PWCtl   (0x%x): PWEn: 0x%x  DPH: 0x%x  HugePg: 0x%x  Psn: 0x%x\n",
2273                 pwctl,
2274                 (pwctl & MIPS_PWCTL_PWEN_MASK) >> MIPS_PWCTL_PWEN_SHIFT,
2275                 (pwctl & MIPS_PWCTL_DPH_MASK) >> MIPS_PWCTL_DPH_SHIFT,
2276                 (pwctl & MIPS_PWCTL_HUGEPG_MASK) >> MIPS_PWCTL_HUGEPG_SHIFT,
2277                 (pwctl & MIPS_PWCTL_PSN_MASK) >> MIPS_PWCTL_PSN_SHIFT);
2278 }
2279
2280 static void config_htw_params(void)
2281 {
2282         unsigned long pwfield, pwsize, ptei;
2283         unsigned int config;
2284
2285         /*
2286          * We are using 2-level page tables, so we only need to
2287          * setup GDW and PTW appropriately. UDW and MDW will remain 0.
2288          * The default value of GDI/UDI/MDI/PTI is 0xc. It is illegal to
2289          * write values less than 0xc in these fields because the entire
2290          * write will be dropped. As a result of which, we must preserve
2291          * the original reset values and overwrite only what we really want.
2292          */
2293
2294         pwfield = read_c0_pwfield();
2295         /* re-initialize the GDI field */
2296         pwfield &= ~MIPS_PWFIELD_GDI_MASK;
2297         pwfield |= PGDIR_SHIFT << MIPS_PWFIELD_GDI_SHIFT;
2298         /* re-initialize the PTI field including the even/odd bit */
2299         pwfield &= ~MIPS_PWFIELD_PTI_MASK;
2300         pwfield |= PAGE_SHIFT << MIPS_PWFIELD_PTI_SHIFT;
2301         /* Set the PTEI right shift */
2302         ptei = _PAGE_GLOBAL_SHIFT << MIPS_PWFIELD_PTEI_SHIFT;
2303         pwfield |= ptei;
2304         write_c0_pwfield(pwfield);
2305         /* Check whether the PTEI value is supported */
2306         back_to_back_c0_hazard();
2307         pwfield = read_c0_pwfield();
2308         if (((pwfield & MIPS_PWFIELD_PTEI_MASK) << MIPS_PWFIELD_PTEI_SHIFT)
2309                 != ptei) {
2310                 pr_warn("Unsupported PTEI field value: 0x%lx. HTW will not be enabled",
2311                         ptei);
2312                 /*
2313                  * Drop option to avoid HTW being enabled via another path
2314                  * (eg htw_reset())
2315                  */
2316                 current_cpu_data.options &= ~MIPS_CPU_HTW;
2317                 return;
2318         }
2319
2320         pwsize = ilog2(PTRS_PER_PGD) << MIPS_PWSIZE_GDW_SHIFT;
2321         pwsize |= ilog2(PTRS_PER_PTE) << MIPS_PWSIZE_PTW_SHIFT;
2322
2323         /* If XPA has been enabled, PTEs are 64-bit in size. */
2324         if (read_c0_pagegrain() & PG_ELPA)
2325                 pwsize |= 1;
2326
2327         write_c0_pwsize(pwsize);
2328
2329         /* Make sure everything is set before we enable the HTW */
2330         back_to_back_c0_hazard();
2331
2332         /* Enable HTW and disable the rest of the pwctl fields */
2333         config = 1 << MIPS_PWCTL_PWEN_SHIFT;
2334         write_c0_pwctl(config);
2335         pr_info("Hardware Page Table Walker enabled\n");
2336
2337         print_htw_config();
2338 }
2339
2340 static void config_xpa_params(void)
2341 {
2342 #ifdef CONFIG_XPA
2343         unsigned int pagegrain;
2344
2345         if (mips_xpa_disabled) {
2346                 pr_info("Extended Physical Addressing (XPA) disabled\n");
2347                 return;
2348         }
2349
2350         pagegrain = read_c0_pagegrain();
2351         write_c0_pagegrain(pagegrain | PG_ELPA);
2352         back_to_back_c0_hazard();
2353         pagegrain = read_c0_pagegrain();
2354
2355         if (pagegrain & PG_ELPA)
2356                 pr_info("Extended Physical Addressing (XPA) enabled\n");
2357         else
2358                 panic("Extended Physical Addressing (XPA) disabled");
2359 #endif
2360 }
2361
2362 void build_tlb_refill_handler(void)
2363 {
2364         /*
2365          * The refill handler is generated per-CPU, multi-node systems
2366          * may have local storage for it. The other handlers are only
2367          * needed once.
2368          */
2369         static int run_once = 0;
2370
2371         output_pgtable_bits_defines();
2372
2373 #ifdef CONFIG_64BIT
2374         check_for_high_segbits = current_cpu_data.vmbits > (PGDIR_SHIFT + PGD_ORDER + PAGE_SHIFT - 3);
2375 #endif
2376
2377         switch (current_cpu_type()) {
2378         case CPU_R2000:
2379         case CPU_R3000:
2380         case CPU_R3000A:
2381         case CPU_R3081E:
2382         case CPU_TX3912:
2383         case CPU_TX3922:
2384         case CPU_TX3927:
2385 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
2386                 if (cpu_has_local_ebase)
2387                         build_r3000_tlb_refill_handler();
2388                 if (!run_once) {
2389                         if (!cpu_has_local_ebase)
2390                                 build_r3000_tlb_refill_handler();
2391                         build_setup_pgd();
2392                         build_r3000_tlb_load_handler();
2393                         build_r3000_tlb_store_handler();
2394                         build_r3000_tlb_modify_handler();
2395                         flush_tlb_handlers();
2396                         run_once++;
2397                 }
2398 #else
2399                 panic("No R3000 TLB refill handler");
2400 #endif
2401                 break;
2402
2403         case CPU_R6000:
2404         case CPU_R6000A:
2405                 panic("No R6000 TLB refill handler yet");
2406                 break;
2407
2408         case CPU_R8000:
2409                 panic("No R8000 TLB refill handler yet");
2410                 break;
2411
2412         default:
2413                 if (!run_once) {
2414                         scratch_reg = allocate_kscratch();
2415                         build_setup_pgd();
2416                         build_r4000_tlb_load_handler();
2417                         build_r4000_tlb_store_handler();
2418                         build_r4000_tlb_modify_handler();
2419                         if (!cpu_has_local_ebase)
2420                                 build_r4000_tlb_refill_handler();
2421                         flush_tlb_handlers();
2422                         run_once++;
2423                 }
2424                 if (cpu_has_local_ebase)
2425                         build_r4000_tlb_refill_handler();
2426                 if (cpu_has_xpa)
2427                         config_xpa_params();
2428                 if (cpu_has_htw)
2429                         config_htw_params();
2430         }
2431 }