include/linux/mlx4/device.h

   1 /*
   2  * Copyright (c) 2006, 2007 Cisco Systems, Inc.  All rights reserved.
   3  *
   4  * This software is available to you under a choice of one of two
   5  * licenses.  You may choose to be licensed under the terms of the GNU
   6  * General Public License (GPL) Version 2, available from the file
   7  * COPYING in the main directory of this source tree, or the
   8  * OpenIB.org BSD license below:
   9  *
  10  *     Redistribution and use in source and binary forms, with or
  11  *     without modification, are permitted provided that the following
  12  *     conditions are met:
  13  *
  14  *      - Redistributions of source code must retain the above
  15  *        copyright notice, this list of conditions and the following
  16  *        disclaimer.
  17  *
  18  *      - Redistributions in binary form must reproduce the above
  19  *        copyright notice, this list of conditions and the following
  20  *        disclaimer in the documentation and/or other materials
  21  *        provided with the distribution.
  22  *
  23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  30  * SOFTWARE.
  31  */
  32
  33 #ifndef MLX4_DEVICE_H
  34 #define MLX4_DEVICE_H
  35
  36 #include <linux/if_ether.h>
  37 #include <linux/pci.h>
  38 #include <linux/completion.h>
  39 #include <linux/radix-tree.h>
  40 #include <linux/cpu_rmap.h>
  41 #include <linux/crash_dump.h>
  42
  43 #include <linux/atomic.h>
  44
  45 #include <linux/timecounter.h>
  46
  47 #define MAX_MSIX_P_PORT         17
  48 #define MAX_MSIX                64
  49 #define MSIX_LEGACY_SZ          4
  50 #define MIN_MSIX_P_PORT         5
  51
  52 #define MLX4_NUM_UP                     8
  53 #define MLX4_NUM_TC                     8
  54 #define MLX4_MAX_100M_UNITS_VAL         255     /*
  55                                                  * work around: can't set values
  56                                                  * greater then this value when
  57                                                  * using 100 Mbps units.
  58                                                  */
  59 #define MLX4_RATELIMIT_100M_UNITS       3       /* 100 Mbps */
  60 #define MLX4_RATELIMIT_1G_UNITS         4       /* 1 Gbps */
  61 #define MLX4_RATELIMIT_DEFAULT          0x00ff
  62
  63 #define MLX4_ROCE_MAX_GIDS      128
  64 #define MLX4_ROCE_PF_GIDS       16
  65
  66 enum {
  67         MLX4_FLAG_MSI_X         = 1 << 0,
  68         MLX4_FLAG_OLD_PORT_CMDS = 1 << 1,
  69         MLX4_FLAG_MASTER        = 1 << 2,
  70         MLX4_FLAG_SLAVE         = 1 << 3,
  71         MLX4_FLAG_SRIOV         = 1 << 4,
  72         MLX4_FLAG_OLD_REG_MAC   = 1 << 6,
  73         MLX4_FLAG_BONDED        = 1 << 7
  74 };
  75
  76 enum {
  77         MLX4_PORT_CAP_IS_SM     = 1 << 1,
  78         MLX4_PORT_CAP_DEV_MGMT_SUP = 1 << 19,
  79 };
  80
  81 enum {
  82         MLX4_MAX_PORTS          = 2,
  83         MLX4_MAX_PORT_PKEYS     = 128
  84 };
  85
  86 /* base qkey for use in sriov tunnel-qp/proxy-qp communication.
  87  * These qkeys must not be allowed for general use. This is a 64k range,
  88  * and to test for violation, we use the mask (protect against future chg).
  89  */
  90 #define MLX4_RESERVED_QKEY_BASE  (0xFFFF0000)
  91 #define MLX4_RESERVED_QKEY_MASK  (0xFFFF0000)
  92
  93 enum {
  94         MLX4_BOARD_ID_LEN = 64
  95 };
  96
  97 enum {
  98         MLX4_MAX_NUM_PF         = 16,
  99         MLX4_MAX_NUM_VF         = 126,
 100         MLX4_MAX_NUM_VF_P_PORT  = 64,
 101         MLX4_MFUNC_MAX          = 128,
 102         MLX4_MAX_EQ_NUM         = 1024,
 103         MLX4_MFUNC_EQ_NUM       = 4,
 104         MLX4_MFUNC_MAX_EQES     = 8,
 105         MLX4_MFUNC_EQE_MASK     = (MLX4_MFUNC_MAX_EQES - 1)
 106 };
 107
 108 /* Driver supports 3 diffrent device methods to manage traffic steering:
 109  *      -device managed - High level API for ib and eth flow steering. FW is
 110  *                        managing flow steering tables.
 111  *      - B0 steering mode - Common low level API for ib and (if supported) eth.
 112  *      - A0 steering mode - Limited low level API for eth. In case of IB,
 113  *                           B0 mode is in use.
 114  */
 115 enum {
 116         MLX4_STEERING_MODE_A0,
 117         MLX4_STEERING_MODE_B0,
 118         MLX4_STEERING_MODE_DEVICE_MANAGED
 119 };
 120
 121 enum {
 122         MLX4_STEERING_DMFS_A0_DEFAULT,
 123         MLX4_STEERING_DMFS_A0_DYNAMIC,
 124         MLX4_STEERING_DMFS_A0_STATIC,
 125         MLX4_STEERING_DMFS_A0_DISABLE,
 126         MLX4_STEERING_DMFS_A0_NOT_SUPPORTED
 127 };
 128
 129 static inline const char *mlx4_steering_mode_str(int steering_mode)
 130 {
 131         switch (steering_mode) {
 132         case MLX4_STEERING_MODE_A0:
 133                 return "A0 steering";
 134
 135         case MLX4_STEERING_MODE_B0:
 136                 return "B0 steering";
 137
 138         case MLX4_STEERING_MODE_DEVICE_MANAGED:
 139                 return "Device managed flow steering";
 140
 141         default:
 142                 return "Unrecognize steering mode";
 143         }
 144 }
 145
 146 enum {
 147         MLX4_TUNNEL_OFFLOAD_MODE_NONE,
 148         MLX4_TUNNEL_OFFLOAD_MODE_VXLAN
 149 };
 150
 151 enum {
 152         MLX4_DEV_CAP_FLAG_RC            = 1LL <<  0,
 153         MLX4_DEV_CAP_FLAG_UC            = 1LL <<  1,
 154         MLX4_DEV_CAP_FLAG_UD            = 1LL <<  2,
 155         MLX4_DEV_CAP_FLAG_XRC           = 1LL <<  3,
 156         MLX4_DEV_CAP_FLAG_SRQ           = 1LL <<  6,
 157         MLX4_DEV_CAP_FLAG_IPOIB_CSUM    = 1LL <<  7,
 158         MLX4_DEV_CAP_FLAG_BAD_PKEY_CNTR = 1LL <<  8,
 159         MLX4_DEV_CAP_FLAG_BAD_QKEY_CNTR = 1LL <<  9,
 160         MLX4_DEV_CAP_FLAG_DPDP          = 1LL << 12,
 161         MLX4_DEV_CAP_FLAG_BLH           = 1LL << 15,
 162         MLX4_DEV_CAP_FLAG_MEM_WINDOW    = 1LL << 16,
 163         MLX4_DEV_CAP_FLAG_APM           = 1LL << 17,
 164         MLX4_DEV_CAP_FLAG_ATOMIC        = 1LL << 18,
 165         MLX4_DEV_CAP_FLAG_RAW_MCAST     = 1LL << 19,
 166         MLX4_DEV_CAP_FLAG_UD_AV_PORT    = 1LL << 20,
 167         MLX4_DEV_CAP_FLAG_UD_MCAST      = 1LL << 21,
 168         MLX4_DEV_CAP_FLAG_IBOE          = 1LL << 30,
 169         MLX4_DEV_CAP_FLAG_UC_LOOPBACK   = 1LL << 32,
 170         MLX4_DEV_CAP_FLAG_FCS_KEEP      = 1LL << 34,
 171         MLX4_DEV_CAP_FLAG_WOL_PORT1     = 1LL << 37,
 172         MLX4_DEV_CAP_FLAG_WOL_PORT2     = 1LL << 38,
 173         MLX4_DEV_CAP_FLAG_UDP_RSS       = 1LL << 40,
 174         MLX4_DEV_CAP_FLAG_VEP_UC_STEER  = 1LL << 41,
 175         MLX4_DEV_CAP_FLAG_VEP_MC_STEER  = 1LL << 42,
 176         MLX4_DEV_CAP_FLAG_COUNTERS      = 1LL << 48,
 177         MLX4_DEV_CAP_FLAG_SET_ETH_SCHED = 1LL << 53,
 178         MLX4_DEV_CAP_FLAG_SENSE_SUPPORT = 1LL << 55,
 179         MLX4_DEV_CAP_FLAG_PORT_MNG_CHG_EV = 1LL << 59,
 180         MLX4_DEV_CAP_FLAG_64B_EQE       = 1LL << 61,
 181         MLX4_DEV_CAP_FLAG_64B_CQE       = 1LL << 62
 182 };
 183
 184 enum {
 185         MLX4_DEV_CAP_FLAG2_RSS                  = 1LL <<  0,
 186         MLX4_DEV_CAP_FLAG2_RSS_TOP              = 1LL <<  1,
 187         MLX4_DEV_CAP_FLAG2_RSS_XOR              = 1LL <<  2,
 188         MLX4_DEV_CAP_FLAG2_FS_EN                = 1LL <<  3,
 189         MLX4_DEV_CAP_FLAG2_REASSIGN_MAC_EN      = 1LL <<  4,
 190         MLX4_DEV_CAP_FLAG2_TS                   = 1LL <<  5,
 191         MLX4_DEV_CAP_FLAG2_VLAN_CONTROL         = 1LL <<  6,
 192         MLX4_DEV_CAP_FLAG2_FSM                  = 1LL <<  7,
 193         MLX4_DEV_CAP_FLAG2_UPDATE_QP            = 1LL <<  8,
 194         MLX4_DEV_CAP_FLAG2_DMFS_IPOIB           = 1LL <<  9,
 195         MLX4_DEV_CAP_FLAG2_VXLAN_OFFLOADS       = 1LL <<  10,
 196         MLX4_DEV_CAP_FLAG2_MAD_DEMUX            = 1LL <<  11,
 197         MLX4_DEV_CAP_FLAG2_CQE_STRIDE           = 1LL <<  12,
 198         MLX4_DEV_CAP_FLAG2_EQE_STRIDE           = 1LL <<  13,
 199         MLX4_DEV_CAP_FLAG2_ETH_PROT_CTRL        = 1LL <<  14,
 200         MLX4_DEV_CAP_FLAG2_ETH_BACKPL_AN_REP    = 1LL <<  15,
 201         MLX4_DEV_CAP_FLAG2_CONFIG_DEV           = 1LL <<  16,
 202         MLX4_DEV_CAP_FLAG2_SYS_EQS              = 1LL <<  17,
 203         MLX4_DEV_CAP_FLAG2_80_VFS               = 1LL <<  18,
 204         MLX4_DEV_CAP_FLAG2_FS_A0                = 1LL <<  19,
 205         MLX4_DEV_CAP_FLAG2_RECOVERABLE_ERROR_EVENT = 1LL << 20,
 206         MLX4_DEV_CAP_FLAG2_PORT_REMAP           = 1LL <<  21,
 207         MLX4_DEV_CAP_FLAG2_QCN                  = 1LL <<  22,
 208         MLX4_DEV_CAP_FLAG2_QP_RATE_LIMIT        = 1LL <<  23,
 209         MLX4_DEV_CAP_FLAG2_FLOWSTATS_EN         = 1LL <<  24
 210 };
 211
 212 enum {
 213         MLX4_QUERY_FUNC_FLAGS_BF_RES_QP         = 1LL << 0,
 214         MLX4_QUERY_FUNC_FLAGS_A0_RES_QP         = 1LL << 1
 215 };
 216
 217 enum {
 218         MLX4_VF_CAP_FLAG_RESET                  = 1 << 0
 219 };
 220
 221 /* bit enums for an 8-bit flags field indicating special use
 222  * QPs which require special handling in qp_reserve_range.
 223  * Currently, this only includes QPs used by the ETH interface,
 224  * where we expect to use blueflame.  These QPs must not have
 225  * bits 6 and 7 set in their qp number.
 226  *
 227  * This enum may use only bits 0..7.
 228  */
 229 enum {
 230         MLX4_RESERVE_A0_QP      = 1 << 6,
 231         MLX4_RESERVE_ETH_BF_QP  = 1 << 7,
 232 };
 233
 234 enum {
 235         MLX4_DEV_CAP_64B_EQE_ENABLED    = 1LL << 0,
 236         MLX4_DEV_CAP_64B_CQE_ENABLED    = 1LL << 1,
 237         MLX4_DEV_CAP_CQE_STRIDE_ENABLED = 1LL << 2,
 238         MLX4_DEV_CAP_EQE_STRIDE_ENABLED = 1LL << 3
 239 };
 240
 241 enum {
 242         MLX4_USER_DEV_CAP_LARGE_CQE     = 1L << 0
 243 };
 244
 245 enum {
 246         MLX4_FUNC_CAP_64B_EQE_CQE       = 1L << 0,
 247         MLX4_FUNC_CAP_EQE_CQE_STRIDE    = 1L << 1,
 248         MLX4_FUNC_CAP_DMFS_A0_STATIC    = 1L << 2
 249 };
 250
 251
 252 #define MLX4_ATTR_EXTENDED_PORT_INFO    cpu_to_be16(0xff90)
 253
 254 enum {
 255         MLX4_BMME_FLAG_WIN_TYPE_2B      = 1 <<  1,
 256         MLX4_BMME_FLAG_LOCAL_INV        = 1 <<  6,
 257         MLX4_BMME_FLAG_REMOTE_INV       = 1 <<  7,
 258         MLX4_BMME_FLAG_TYPE_2_WIN       = 1 <<  9,
 259         MLX4_BMME_FLAG_RESERVED_LKEY    = 1 << 10,
 260         MLX4_BMME_FLAG_FAST_REG_WR      = 1 << 11,
 261         MLX4_BMME_FLAG_PORT_REMAP       = 1 << 24,
 262         MLX4_BMME_FLAG_VSD_INIT2RTR     = 1 << 28,
 263 };
 264
 265 enum {
 266         MLX4_FLAG_PORT_REMAP            = MLX4_BMME_FLAG_PORT_REMAP
 267 };
 268
 269 enum mlx4_event {
 270         MLX4_EVENT_TYPE_COMP               = 0x00,
 271         MLX4_EVENT_TYPE_PATH_MIG           = 0x01,
 272         MLX4_EVENT_TYPE_COMM_EST           = 0x02,
 273         MLX4_EVENT_TYPE_SQ_DRAINED         = 0x03,
 274         MLX4_EVENT_TYPE_SRQ_QP_LAST_WQE    = 0x13,
 275         MLX4_EVENT_TYPE_SRQ_LIMIT          = 0x14,
 276         MLX4_EVENT_TYPE_CQ_ERROR           = 0x04,
 277         MLX4_EVENT_TYPE_WQ_CATAS_ERROR     = 0x05,
 278         MLX4_EVENT_TYPE_EEC_CATAS_ERROR    = 0x06,
 279         MLX4_EVENT_TYPE_PATH_MIG_FAILED    = 0x07,
 280         MLX4_EVENT_TYPE_WQ_INVAL_REQ_ERROR = 0x10,
 281         MLX4_EVENT_TYPE_WQ_ACCESS_ERROR    = 0x11,
 282         MLX4_EVENT_TYPE_SRQ_CATAS_ERROR    = 0x12,
 283         MLX4_EVENT_TYPE_LOCAL_CATAS_ERROR  = 0x08,
 284         MLX4_EVENT_TYPE_PORT_CHANGE        = 0x09,
 285         MLX4_EVENT_TYPE_EQ_OVERFLOW        = 0x0f,
 286         MLX4_EVENT_TYPE_ECC_DETECT         = 0x0e,
 287         MLX4_EVENT_TYPE_CMD                = 0x0a,
 288         MLX4_EVENT_TYPE_VEP_UPDATE         = 0x19,
 289         MLX4_EVENT_TYPE_COMM_CHANNEL       = 0x18,
 290         MLX4_EVENT_TYPE_OP_REQUIRED        = 0x1a,
 291         MLX4_EVENT_TYPE_FATAL_WARNING      = 0x1b,
 292         MLX4_EVENT_TYPE_FLR_EVENT          = 0x1c,
 293         MLX4_EVENT_TYPE_PORT_MNG_CHG_EVENT = 0x1d,
 294         MLX4_EVENT_TYPE_RECOVERABLE_ERROR_EVENT  = 0x3e,
 295         MLX4_EVENT_TYPE_NONE               = 0xff,
 296 };
 297
 298 enum {
 299         MLX4_PORT_CHANGE_SUBTYPE_DOWN   = 1,
 300         MLX4_PORT_CHANGE_SUBTYPE_ACTIVE = 4
 301 };
 302
 303 enum {
 304         MLX4_RECOVERABLE_ERROR_EVENT_SUBTYPE_BAD_CABLE          = 1,
 305         MLX4_RECOVERABLE_ERROR_EVENT_SUBTYPE_UNSUPPORTED_CABLE  = 2,
 306 };
 307
 308 enum {
 309         MLX4_FATAL_WARNING_SUBTYPE_WARMING = 0,
 310 };
 311
 312 enum slave_port_state {
 313         SLAVE_PORT_DOWN = 0,
 314         SLAVE_PENDING_UP,
 315         SLAVE_PORT_UP,
 316 };
 317
 318 enum slave_port_gen_event {
 319         SLAVE_PORT_GEN_EVENT_DOWN = 0,
 320         SLAVE_PORT_GEN_EVENT_UP,
 321         SLAVE_PORT_GEN_EVENT_NONE,
 322 };
 323
 324 enum slave_port_state_event {
 325         MLX4_PORT_STATE_DEV_EVENT_PORT_DOWN,
 326         MLX4_PORT_STATE_DEV_EVENT_PORT_UP,
 327         MLX4_PORT_STATE_IB_PORT_STATE_EVENT_GID_VALID,
 328         MLX4_PORT_STATE_IB_EVENT_GID_INVALID,
 329 };
 330
 331 enum {
 332         MLX4_PERM_LOCAL_READ    = 1 << 10,
 333         MLX4_PERM_LOCAL_WRITE   = 1 << 11,
 334         MLX4_PERM_REMOTE_READ   = 1 << 12,
 335         MLX4_PERM_REMOTE_WRITE  = 1 << 13,
 336         MLX4_PERM_ATOMIC        = 1 << 14,
 337         MLX4_PERM_BIND_MW       = 1 << 15,
 338         MLX4_PERM_MASK          = 0xFC00
 339 };
 340
 341 enum {
 342         MLX4_OPCODE_NOP                 = 0x00,
 343         MLX4_OPCODE_SEND_INVAL          = 0x01,
 344         MLX4_OPCODE_RDMA_WRITE          = 0x08,
 345         MLX4_OPCODE_RDMA_WRITE_IMM      = 0x09,
 346         MLX4_OPCODE_SEND                = 0x0a,
 347         MLX4_OPCODE_SEND_IMM            = 0x0b,
 348         MLX4_OPCODE_LSO                 = 0x0e,
 349         MLX4_OPCODE_RDMA_READ           = 0x10,
 350         MLX4_OPCODE_ATOMIC_CS           = 0x11,
 351         MLX4_OPCODE_ATOMIC_FA           = 0x12,
 352         MLX4_OPCODE_MASKED_ATOMIC_CS    = 0x14,
 353         MLX4_OPCODE_MASKED_ATOMIC_FA    = 0x15,
 354         MLX4_OPCODE_BIND_MW             = 0x18,
 355         MLX4_OPCODE_FMR                 = 0x19,
 356         MLX4_OPCODE_LOCAL_INVAL         = 0x1b,
 357         MLX4_OPCODE_CONFIG_CMD          = 0x1f,
 358
 359         MLX4_RECV_OPCODE_RDMA_WRITE_IMM = 0x00,
 360         MLX4_RECV_OPCODE_SEND           = 0x01,
 361         MLX4_RECV_OPCODE_SEND_IMM       = 0x02,
 362         MLX4_RECV_OPCODE_SEND_INVAL     = 0x03,
 363
 364         MLX4_CQE_OPCODE_ERROR           = 0x1e,
 365         MLX4_CQE_OPCODE_RESIZE          = 0x16,
 366 };
 367
 368 enum {
 369         MLX4_STAT_RATE_OFFSET   = 5
 370 };
 371
 372 enum mlx4_protocol {
 373         MLX4_PROT_IB_IPV6 = 0,
 374         MLX4_PROT_ETH,
 375         MLX4_PROT_IB_IPV4,
 376         MLX4_PROT_FCOE
 377 };
 378
 379 enum {
 380         MLX4_MTT_FLAG_PRESENT           = 1
 381 };
 382
 383 enum mlx4_qp_region {
 384         MLX4_QP_REGION_FW = 0,
 385         MLX4_QP_REGION_RSS_RAW_ETH,
 386         MLX4_QP_REGION_BOTTOM = MLX4_QP_REGION_RSS_RAW_ETH,
 387         MLX4_QP_REGION_ETH_ADDR,
 388         MLX4_QP_REGION_FC_ADDR,
 389         MLX4_QP_REGION_FC_EXCH,
 390         MLX4_NUM_QP_REGION
 391 };
 392
 393 enum mlx4_port_type {
 394         MLX4_PORT_TYPE_NONE     = 0,
 395         MLX4_PORT_TYPE_IB       = 1,
 396         MLX4_PORT_TYPE_ETH      = 2,
 397         MLX4_PORT_TYPE_AUTO     = 3
 398 };
 399
 400 enum mlx4_special_vlan_idx {
 401         MLX4_NO_VLAN_IDX        = 0,
 402         MLX4_VLAN_MISS_IDX,
 403         MLX4_VLAN_REGULAR
 404 };
 405
 406 enum mlx4_steer_type {
 407         MLX4_MC_STEER = 0,
 408         MLX4_UC_STEER,
 409         MLX4_NUM_STEERS
 410 };
 411
 412 enum {
 413         MLX4_NUM_FEXCH          = 64 * 1024,
 414 };
 415
 416 enum {
 417         MLX4_MAX_FAST_REG_PAGES = 511,
 418 };
 419
 420 enum {
 421         MLX4_DEV_PMC_SUBTYPE_GUID_INFO   = 0x14,
 422         MLX4_DEV_PMC_SUBTYPE_PORT_INFO   = 0x15,
 423         MLX4_DEV_PMC_SUBTYPE_PKEY_TABLE  = 0x16,
 424 };
 425
 426 /* Port mgmt change event handling */
 427 enum {
 428         MLX4_EQ_PORT_INFO_MSTR_SM_LID_CHANGE_MASK       = 1 << 0,
 429         MLX4_EQ_PORT_INFO_GID_PFX_CHANGE_MASK           = 1 << 1,
 430         MLX4_EQ_PORT_INFO_LID_CHANGE_MASK               = 1 << 2,
 431         MLX4_EQ_PORT_INFO_CLIENT_REREG_MASK             = 1 << 3,
 432         MLX4_EQ_PORT_INFO_MSTR_SM_SL_CHANGE_MASK        = 1 << 4,
 433 };
 434
 435 enum {
 436         MLX4_DEVICE_STATE_UP                    = 1 << 0,
 437         MLX4_DEVICE_STATE_INTERNAL_ERROR        = 1 << 1,
 438 };
 439
 440 enum {
 441         MLX4_INTERFACE_STATE_UP         = 1 << 0,
 442         MLX4_INTERFACE_STATE_DELETION   = 1 << 1,
 443 };
 444
 445 #define MSTR_SM_CHANGE_MASK (MLX4_EQ_PORT_INFO_MSTR_SM_SL_CHANGE_MASK | \
 446                              MLX4_EQ_PORT_INFO_MSTR_SM_LID_CHANGE_MASK)
 447
 448 enum mlx4_module_id {
 449         MLX4_MODULE_ID_SFP              = 0x3,
 450         MLX4_MODULE_ID_QSFP             = 0xC,
 451         MLX4_MODULE_ID_QSFP_PLUS        = 0xD,
 452         MLX4_MODULE_ID_QSFP28           = 0x11,
 453 };
 454
 455 enum { /* rl */
 456         MLX4_QP_RATE_LIMIT_NONE         = 0,
 457         MLX4_QP_RATE_LIMIT_KBS          = 1,
 458         MLX4_QP_RATE_LIMIT_MBS          = 2,
 459         MLX4_QP_RATE_LIMIT_GBS          = 3
 460 };
 461
 462 struct mlx4_rate_limit_caps {
 463         u16     num_rates; /* Number of different rates */
 464         u8      min_unit;
 465         u16     min_val;
 466         u8      max_unit;
 467         u16     max_val;
 468 };
 469
 470 static inline u64 mlx4_fw_ver(u64 major, u64 minor, u64 subminor)
 471 {
 472         return (major << 32) | (minor << 16) | subminor;
 473 }
 474
 475 struct mlx4_phys_caps {
 476         u32                     gid_phys_table_len[MLX4_MAX_PORTS + 1];
 477         u32                     pkey_phys_table_len[MLX4_MAX_PORTS + 1];
 478         u32                     num_phys_eqs;
 479         u32                     base_sqpn;
 480         u32                     base_proxy_sqpn;
 481         u32                     base_tunnel_sqpn;
 482 };
 483
 484 struct mlx4_caps {
 485         u64                     fw_ver;
 486         u32                     function;
 487         int                     num_ports;
 488         int                     vl_cap[MLX4_MAX_PORTS + 1];
 489         int                     ib_mtu_cap[MLX4_MAX_PORTS + 1];
 490         __be32                  ib_port_def_cap[MLX4_MAX_PORTS + 1];
 491         u64                     def_mac[MLX4_MAX_PORTS + 1];
 492         int                     eth_mtu_cap[MLX4_MAX_PORTS + 1];
 493         int                     gid_table_len[MLX4_MAX_PORTS + 1];
 494         int                     pkey_table_len[MLX4_MAX_PORTS + 1];
 495         int                     trans_type[MLX4_MAX_PORTS + 1];
 496         int                     vendor_oui[MLX4_MAX_PORTS + 1];
 497         int                     wavelength[MLX4_MAX_PORTS + 1];
 498         u64                     trans_code[MLX4_MAX_PORTS + 1];
 499         int                     local_ca_ack_delay;
 500         int                     num_uars;
 501         u32                     uar_page_size;
 502         int                     bf_reg_size;
 503         int                     bf_regs_per_page;
 504         int                     max_sq_sg;
 505         int                     max_rq_sg;
 506         int                     num_qps;
 507         int                     max_wqes;
 508         int                     max_sq_desc_sz;
 509         int                     max_rq_desc_sz;
 510         int                     max_qp_init_rdma;
 511         int                     max_qp_dest_rdma;
 512         u32                     *qp0_qkey;
 513         u32                     *qp0_proxy;
 514         u32                     *qp1_proxy;
 515         u32                     *qp0_tunnel;
 516         u32                     *qp1_tunnel;
 517         int                     num_srqs;
 518         int                     max_srq_wqes;
 519         int                     max_srq_sge;
 520         int                     reserved_srqs;
 521         int                     num_cqs;
 522         int                     max_cqes;
 523         int                     reserved_cqs;
 524         int                     num_sys_eqs;
 525         int                     num_eqs;
 526         int                     reserved_eqs;
 527         int                     num_comp_vectors;
 528         int                     comp_pool;
 529         int                     num_mpts;
 530         int                     max_fmr_maps;
 531         int                     num_mtts;
 532         int                     fmr_reserved_mtts;
 533         int                     reserved_mtts;
 534         int                     reserved_mrws;
 535         int                     reserved_uars;
 536         int                     num_mgms;
 537         int                     num_amgms;
 538         int                     reserved_mcgs;
 539         int                     num_qp_per_mgm;
 540         int                     steering_mode;
 541         int                     dmfs_high_steer_mode;
 542         int                     fs_log_max_ucast_qp_range_size;
 543         int                     num_pds;
 544         int                     reserved_pds;
 545         int                     max_xrcds;
 546         int                     reserved_xrcds;
 547         int                     mtt_entry_sz;
 548         u32                     max_msg_sz;
 549         u32                     page_size_cap;
 550         u64                     flags;
 551         u64                     flags2;
 552         u32                     bmme_flags;
 553         u32                     reserved_lkey;
 554         u16                     stat_rate_support;
 555         u8                      port_width_cap[MLX4_MAX_PORTS + 1];
 556         int                     max_gso_sz;
 557         int                     max_rss_tbl_sz;
 558         int                     reserved_qps_cnt[MLX4_NUM_QP_REGION];
 559         int                     reserved_qps;
 560         int                     reserved_qps_base[MLX4_NUM_QP_REGION];
 561         int                     log_num_macs;
 562         int                     log_num_vlans;
 563         enum mlx4_port_type     port_type[MLX4_MAX_PORTS + 1];
 564         u8                      supported_type[MLX4_MAX_PORTS + 1];
 565         u8                      suggested_type[MLX4_MAX_PORTS + 1];
 566         u8                      default_sense[MLX4_MAX_PORTS + 1];
 567         u32                     port_mask[MLX4_MAX_PORTS + 1];
 568         enum mlx4_port_type     possible_type[MLX4_MAX_PORTS + 1];
 569         u32                     max_counters;
 570         u8                      port_ib_mtu[MLX4_MAX_PORTS + 1];
 571         u16                     sqp_demux;
 572         u32                     eqe_size;
 573         u32                     cqe_size;
 574         u8                      eqe_factor;
 575         u32                     userspace_caps; /* userspace must be aware of these */
 576         u32                     function_caps;  /* VFs must be aware of these */
 577         u16                     hca_core_clock;
 578         u64                     phys_port_id[MLX4_MAX_PORTS + 1];
 579         int                     tunnel_offload_mode;
 580         u8                      rx_checksum_flags_port[MLX4_MAX_PORTS + 1];
 581         u8                      alloc_res_qp_mask;
 582         u32                     dmfs_high_rate_qpn_base;
 583         u32                     dmfs_high_rate_qpn_range;
 584         u32                     vf_caps;
 585         struct mlx4_rate_limit_caps rl_caps;
 586 };
 587
 588 struct mlx4_buf_list {
 589         void                   *buf;
 590         dma_addr_t              map;
 591 };
 592
 593 struct mlx4_buf {
 594         struct mlx4_buf_list    direct;
 595         struct mlx4_buf_list   *page_list;
 596         int                     nbufs;
 597         int                     npages;
 598         int                     page_shift;
 599 };
 600
 601 struct mlx4_mtt {
 602         u32                     offset;
 603         int                     order;
 604         int                     page_shift;
 605 };
 606
 607 enum {
 608         MLX4_DB_PER_PAGE = PAGE_SIZE / 4
 609 };
 610
 611 struct mlx4_db_pgdir {
 612         struct list_head        list;
 613         DECLARE_BITMAP(order0, MLX4_DB_PER_PAGE);
 614         DECLARE_BITMAP(order1, MLX4_DB_PER_PAGE / 2);
 615         unsigned long          *bits[2];
 616         __be32                 *db_page;
 617         dma_addr_t              db_dma;
 618 };
 619
 620 struct mlx4_ib_user_db_page;
 621
 622 struct mlx4_db {
 623         __be32                  *db;
 624         union {
 625                 struct mlx4_db_pgdir            *pgdir;
 626                 struct mlx4_ib_user_db_page     *user_page;
 627         }                       u;
 628         dma_addr_t              dma;
 629         int                     index;
 630         int                     order;
 631 };
 632
 633 struct mlx4_hwq_resources {
 634         struct mlx4_db          db;
 635         struct mlx4_mtt         mtt;
 636         struct mlx4_buf         buf;
 637 };
 638
 639 struct mlx4_mr {
 640         struct mlx4_mtt         mtt;
 641         u64                     iova;
 642         u64                     size;
 643         u32                     key;
 644         u32                     pd;
 645         u32                     access;
 646         int                     enabled;
 647 };
 648
 649 enum mlx4_mw_type {
 650         MLX4_MW_TYPE_1 = 1,
 651         MLX4_MW_TYPE_2 = 2,
 652 };
 653
 654 struct mlx4_mw {
 655         u32                     key;
 656         u32                     pd;
 657         enum mlx4_mw_type       type;
 658         int                     enabled;
 659 };
 660
 661 struct mlx4_fmr {
 662         struct mlx4_mr          mr;
 663         struct mlx4_mpt_entry  *mpt;
 664         __be64                 *mtts;
 665         dma_addr_t              dma_handle;
 666         int                     max_pages;
 667         int                     max_maps;
 668         int                     maps;
 669         u8                      page_shift;
 670 };
 671
 672 struct mlx4_uar {
 673         unsigned long           pfn;
 674         int                     index;
 675         struct list_head        bf_list;
 676         unsigned                free_bf_bmap;
 677         void __iomem           *map;
 678         void __iomem           *bf_map;
 679 };
 680
 681 struct mlx4_bf {
 682         unsigned int            offset;
 683         int                     buf_size;
 684         struct mlx4_uar        *uar;
 685         void __iomem           *reg;
 686 };
 687
 688 struct mlx4_cq {
 689         void (*comp)            (struct mlx4_cq *);
 690         void (*event)           (struct mlx4_cq *, enum mlx4_event);
 691
 692         struct mlx4_uar        *uar;
 693
 694         u32                     cons_index;
 695
 696         u16                     irq;
 697         __be32                 *set_ci_db;
 698         __be32                 *arm_db;
 699         int                     arm_sn;
 700
 701         int                     cqn;
 702         unsigned                vector;
 703
 704         atomic_t                refcount;
 705         struct completion       free;
 706         struct {
 707                 struct list_head list;
 708                 void (*comp)(struct mlx4_cq *);
 709                 void            *priv;
 710         } tasklet_ctx;
 711         int             reset_notify_added;
 712         struct list_head        reset_notify;
 713 };
 714
 715 struct mlx4_qp {
 716         void (*event)           (struct mlx4_qp *, enum mlx4_event);
 717
 718         int                     qpn;
 719
 720         atomic_t                refcount;
 721         struct completion       free;
 722 };
 723
 724 struct mlx4_srq {
 725         void (*event)           (struct mlx4_srq *, enum mlx4_event);
 726
 727         int                     srqn;
 728         int                     max;
 729         int                     max_gs;
 730         int                     wqe_shift;
 731
 732         atomic_t                refcount;
 733         struct completion       free;
 734 };
 735
 736 struct mlx4_av {
 737         __be32                  port_pd;
 738         u8                      reserved1;
 739         u8                      g_slid;
 740         __be16                  dlid;
 741         u8                      reserved2;
 742         u8                      gid_index;
 743         u8                      stat_rate;
 744         u8                      hop_limit;
 745         __be32                  sl_tclass_flowlabel;
 746         u8                      dgid[16];
 747 };
 748
 749 struct mlx4_eth_av {
 750         __be32          port_pd;
 751         u8              reserved1;
 752         u8              smac_idx;
 753         u16             reserved2;
 754         u8              reserved3;
 755         u8              gid_index;
 756         u8              stat_rate;
 757         u8              hop_limit;
 758         __be32          sl_tclass_flowlabel;
 759         u8              dgid[16];
 760         u8              s_mac[6];
 761         u8              reserved4[2];
 762         __be16          vlan;
 763         u8              mac[ETH_ALEN];
 764 };
 765
 766 union mlx4_ext_av {
 767         struct mlx4_av          ib;
 768         struct mlx4_eth_av      eth;
 769 };
 770
 771 struct mlx4_counter {
 772         u8      reserved1[3];
 773         u8      counter_mode;
 774         __be32  num_ifc;
 775         u32     reserved2[2];
 776         __be64  rx_frames;
 777         __be64  rx_bytes;
 778         __be64  tx_frames;
 779         __be64  tx_bytes;
 780 };
 781
 782 struct mlx4_quotas {
 783         int qp;
 784         int cq;
 785         int srq;
 786         int mpt;
 787         int mtt;
 788         int counter;
 789         int xrcd;
 790 };
 791
 792 struct mlx4_vf_dev {
 793         u8                      min_port;
 794         u8                      n_ports;
 795 };
 796
 797 struct mlx4_dev_persistent {
 798         struct pci_dev         *pdev;
 799         struct mlx4_dev        *dev;
 800         int                     nvfs[MLX4_MAX_PORTS + 1];
 801         int                     num_vfs;
 802         enum mlx4_port_type curr_port_type[MLX4_MAX_PORTS + 1];
 803         enum mlx4_port_type curr_port_poss_type[MLX4_MAX_PORTS + 1];
 804         struct work_struct      catas_work;
 805         struct workqueue_struct *catas_wq;
 806         struct mutex    device_state_mutex; /* protect HW state */
 807         u8              state;
 808         struct mutex    interface_state_mutex; /* protect SW state */
 809         u8      interface_state;
 810 };
 811
 812 struct mlx4_dev {
 813         struct mlx4_dev_persistent *persist;
 814         unsigned long           flags;
 815         unsigned long           num_slaves;
 816         struct mlx4_caps        caps;
 817         struct mlx4_phys_caps   phys_caps;
 818         struct mlx4_quotas      quotas;
 819         struct radix_tree_root  qp_table_tree;
 820         u8                      rev_id;
 821         char                    board_id[MLX4_BOARD_ID_LEN];
 822         int                     numa_node;
 823         int                     oper_log_mgm_entry_size;
 824         u64                     regid_promisc_array[MLX4_MAX_PORTS + 1];
 825         u64                     regid_allmulti_array[MLX4_MAX_PORTS + 1];
 826         struct mlx4_vf_dev     *dev_vfs;
 827 };
 828
 829 struct mlx4_eqe {
 830         u8                      reserved1;
 831         u8                      type;
 832         u8                      reserved2;
 833         u8                      subtype;
 834         union {
 835                 u32             raw[6];
 836                 struct {
 837                         __be32  cqn;
 838                 } __packed comp;
 839                 struct {
 840                         u16     reserved1;
 841                         __be16  token;
 842                         u32     reserved2;
 843                         u8      reserved3[3];
 844                         u8      status;
 845                         __be64  out_param;
 846                 } __packed cmd;
 847                 struct {
 848                         __be32  qpn;
 849                 } __packed qp;
 850                 struct {
 851                         __be32  srqn;
 852                 } __packed srq;
 853                 struct {
 854                         __be32  cqn;
 855                         u32     reserved1;
 856                         u8      reserved2[3];
 857                         u8      syndrome;
 858                 } __packed cq_err;
 859                 struct {
 860                         u32     reserved1[2];
 861                         __be32  port;
 862                 } __packed port_change;
 863                 struct {
 864                         #define COMM_CHANNEL_BIT_ARRAY_SIZE     4
 865                         u32 reserved;
 866                         u32 bit_vec[COMM_CHANNEL_BIT_ARRAY_SIZE];
 867                 } __packed comm_channel_arm;
 868                 struct {
 869                         u8      port;
 870                         u8      reserved[3];
 871                         __be64  mac;
 872                 } __packed mac_update;
 873                 struct {
 874                         __be32  slave_id;
 875                 } __packed flr_event;
 876                 struct {
 877                         __be16  current_temperature;
 878                         __be16  warning_threshold;
 879                 } __packed warming;
 880                 struct {
 881                         u8 reserved[3];
 882                         u8 port;
 883                         union {
 884                                 struct {
 885                                         __be16 mstr_sm_lid;
 886                                         __be16 port_lid;
 887                                         __be32 changed_attr;
 888                                         u8 reserved[3];
 889                                         u8 mstr_sm_sl;
 890                                         __be64 gid_prefix;
 891                                 } __packed port_info;
 892                                 struct {
 893                                         __be32 block_ptr;
 894                                         __be32 tbl_entries_mask;
 895                                 } __packed tbl_change_info;
 896                         } params;
 897                 } __packed port_mgmt_change;
 898                 struct {
 899                         u8 reserved[3];
 900                         u8 port;
 901                         u32 reserved1[5];
 902                 } __packed bad_cable;
 903         }                       event;
 904         u8                      slave_id;
 905         u8                      reserved3[2];
 906         u8                      owner;
 907 } __packed;
 908
 909 struct mlx4_init_port_param {
 910         int                     set_guid0;
 911         int                     set_node_guid;
 912         int                     set_si_guid;
 913         u16                     mtu;
 914         int                     port_width_cap;
 915         u16                     vl_cap;
 916         u16                     max_gid;
 917         u16                     max_pkey;
 918         u64                     guid0;
 919         u64                     node_guid;
 920         u64                     si_guid;
 921 };
 922
 923 #define MAD_IFC_DATA_SZ 192
 924 /* MAD IFC Mailbox */
 925 struct mlx4_mad_ifc {
 926         u8      base_version;
 927         u8      mgmt_class;
 928         u8      class_version;
 929         u8      method;
 930         __be16  status;
 931         __be16  class_specific;
 932         __be64  tid;
 933         __be16  attr_id;
 934         __be16  resv;
 935         __be32  attr_mod;
 936         __be64  mkey;
 937         __be16  dr_slid;
 938         __be16  dr_dlid;
 939         u8      reserved[28];
 940         u8      data[MAD_IFC_DATA_SZ];
 941 } __packed;
 942
 943 #define mlx4_foreach_port(port, dev, type)                              \
 944         for ((port) = 1; (port) <= (dev)->caps.num_ports; (port)++)     \
 945                 if ((type) == (dev)->caps.port_mask[(port)])
 946
 947 #define mlx4_foreach_non_ib_transport_port(port, dev)                     \
 948         for ((port) = 1; (port) <= (dev)->caps.num_ports; (port)++)       \
 949                 if (((dev)->caps.port_mask[port] != MLX4_PORT_TYPE_IB))
 950
 951 #define mlx4_foreach_ib_transport_port(port, dev)                         \
 952         for ((port) = 1; (port) <= (dev)->caps.num_ports; (port)++)       \
 953                 if (((dev)->caps.port_mask[port] == MLX4_PORT_TYPE_IB) || \
 954                         ((dev)->caps.flags & MLX4_DEV_CAP_FLAG_IBOE))
 955
 956 #define MLX4_INVALID_SLAVE_ID   0xFF
 957
 958 void handle_port_mgmt_change_event(struct work_struct *work);
 959
 960 static inline int mlx4_master_func_num(struct mlx4_dev *dev)
 961 {
 962         return dev->caps.function;
 963 }
 964
 965 static inline int mlx4_is_master(struct mlx4_dev *dev)
 966 {
 967         return dev->flags & MLX4_FLAG_MASTER;
 968 }
 969
 970 static inline int mlx4_num_reserved_sqps(struct mlx4_dev *dev)
 971 {
 972         return dev->phys_caps.base_sqpn + 8 +
 973                 16 * MLX4_MFUNC_MAX * !!mlx4_is_master(dev);
 974 }
 975
 976 static inline int mlx4_is_qp_reserved(struct mlx4_dev *dev, u32 qpn)
 977 {
 978         return (qpn < dev->phys_caps.base_sqpn + 8 +
 979                 16 * MLX4_MFUNC_MAX * !!mlx4_is_master(dev) &&
 980                 qpn >= dev->phys_caps.base_sqpn) ||
 981                (qpn < dev->caps.reserved_qps_cnt[MLX4_QP_REGION_FW]);
 982 }
 983
 984 static inline int mlx4_is_guest_proxy(struct mlx4_dev *dev, int slave, u32 qpn)
 985 {
 986         int guest_proxy_base = dev->phys_caps.base_proxy_sqpn + slave * 8;
 987
 988         if (qpn >= guest_proxy_base && qpn < guest_proxy_base + 8)
 989                 return 1;
 990
 991         return 0;
 992 }
 993
 994 static inline int mlx4_is_mfunc(struct mlx4_dev *dev)
 995 {
 996         return dev->flags & (MLX4_FLAG_SLAVE | MLX4_FLAG_MASTER);
 997 }
 998
 999 static inline int mlx4_is_slave(struct mlx4_dev *dev)
1000 {
1001         return dev->flags & MLX4_FLAG_SLAVE;
1002 }
1003
1004 int mlx4_buf_alloc(struct mlx4_dev *dev, int size, int max_direct,
1005                    struct mlx4_buf *buf, gfp_t gfp);
1006 void mlx4_buf_free(struct mlx4_dev *dev, int size, struct mlx4_buf *buf);
1007 static inline void *mlx4_buf_offset(struct mlx4_buf *buf, int offset)
1008 {
1009         if (BITS_PER_LONG == 64 || buf->nbufs == 1)
1010                 return buf->direct.buf + offset;
1011         else
1012                 return buf->page_list[offset >> PAGE_SHIFT].buf +
1013                         (offset & (PAGE_SIZE - 1));
1014 }
1015
1016 int mlx4_pd_alloc(struct mlx4_dev *dev, u32 *pdn);
1017 void mlx4_pd_free(struct mlx4_dev *dev, u32 pdn);
1018 int mlx4_xrcd_alloc(struct mlx4_dev *dev, u32 *xrcdn);
1019 void mlx4_xrcd_free(struct mlx4_dev *dev, u32 xrcdn);
1020
1021 int mlx4_uar_alloc(struct mlx4_dev *dev, struct mlx4_uar *uar);
1022 void mlx4_uar_free(struct mlx4_dev *dev, struct mlx4_uar *uar);
1023 int mlx4_bf_alloc(struct mlx4_dev *dev, struct mlx4_bf *bf, int node);
1024 void mlx4_bf_free(struct mlx4_dev *dev, struct mlx4_bf *bf);
1025
1026 int mlx4_mtt_init(struct mlx4_dev *dev, int npages, int page_shift,
1027                   struct mlx4_mtt *mtt);
1028 void mlx4_mtt_cleanup(struct mlx4_dev *dev, struct mlx4_mtt *mtt);
1029 u64 mlx4_mtt_addr(struct mlx4_dev *dev, struct mlx4_mtt *mtt);
1030
1031 int mlx4_mr_alloc(struct mlx4_dev *dev, u32 pd, u64 iova, u64 size, u32 access,
1032                   int npages, int page_shift, struct mlx4_mr *mr);
1033 int mlx4_mr_free(struct mlx4_dev *dev, struct mlx4_mr *mr);
1034 int mlx4_mr_enable(struct mlx4_dev *dev, struct mlx4_mr *mr);
1035 int mlx4_mw_alloc(struct mlx4_dev *dev, u32 pd, enum mlx4_mw_type type,
1036                   struct mlx4_mw *mw);
1037 void mlx4_mw_free(struct mlx4_dev *dev, struct mlx4_mw *mw);
1038 int mlx4_mw_enable(struct mlx4_dev *dev, struct mlx4_mw *mw);
1039 int mlx4_write_mtt(struct mlx4_dev *dev, struct mlx4_mtt *mtt,
1040                    int start_index, int npages, u64 *page_list);
1041 int mlx4_buf_write_mtt(struct mlx4_dev *dev, struct mlx4_mtt *mtt,
1042                        struct mlx4_buf *buf, gfp_t gfp);
1043
1044 int mlx4_db_alloc(struct mlx4_dev *dev, struct mlx4_db *db, int order,
1045                   gfp_t gfp);
1046 void mlx4_db_free(struct mlx4_dev *dev, struct mlx4_db *db);
1047
1048 int mlx4_alloc_hwq_res(struct mlx4_dev *dev, struct mlx4_hwq_resources *wqres,
1049                        int size, int max_direct);
1050 void mlx4_free_hwq_res(struct mlx4_dev *mdev, struct mlx4_hwq_resources *wqres,
1051                        int size);
1052
1053 int mlx4_cq_alloc(struct mlx4_dev *dev, int nent, struct mlx4_mtt *mtt,
1054                   struct mlx4_uar *uar, u64 db_rec, struct mlx4_cq *cq,
1055                   unsigned vector, int collapsed, int timestamp_en);
1056 void mlx4_cq_free(struct mlx4_dev *dev, struct mlx4_cq *cq);
1057 int mlx4_qp_reserve_range(struct mlx4_dev *dev, int cnt, int align,
1058                           int *base, u8 flags);
1059 void mlx4_qp_release_range(struct mlx4_dev *dev, int base_qpn, int cnt);
1060
1061 int mlx4_qp_alloc(struct mlx4_dev *dev, int qpn, struct mlx4_qp *qp,
1062                   gfp_t gfp);
1063 void mlx4_qp_free(struct mlx4_dev *dev, struct mlx4_qp *qp);
1064
1065 int mlx4_srq_alloc(struct mlx4_dev *dev, u32 pdn, u32 cqn, u16 xrcdn,
1066                    struct mlx4_mtt *mtt, u64 db_rec, struct mlx4_srq *srq);
1067 void mlx4_srq_free(struct mlx4_dev *dev, struct mlx4_srq *srq);
1068 int mlx4_srq_arm(struct mlx4_dev *dev, struct mlx4_srq *srq, int limit_watermark);
1069 int mlx4_srq_query(struct mlx4_dev *dev, struct mlx4_srq *srq, int *limit_watermark);
1070
1071 int mlx4_INIT_PORT(struct mlx4_dev *dev, int port);
1072 int mlx4_CLOSE_PORT(struct mlx4_dev *dev, int port);
1073
1074 int mlx4_unicast_attach(struct mlx4_dev *dev, struct mlx4_qp *qp, u8 gid[16],
1075                         int block_mcast_loopback, enum mlx4_protocol prot);
1076 int mlx4_unicast_detach(struct mlx4_dev *dev, struct mlx4_qp *qp, u8 gid[16],
1077                         enum mlx4_protocol prot);
1078 int mlx4_multicast_attach(struct mlx4_dev *dev, struct mlx4_qp *qp, u8 gid[16],
1079                           u8 port, int block_mcast_loopback,
1080                           enum mlx4_protocol protocol, u64 *reg_id);
1081 int mlx4_multicast_detach(struct mlx4_dev *dev, struct mlx4_qp *qp, u8 gid[16],
1082                           enum mlx4_protocol protocol, u64 reg_id);
1083
1084 enum {
1085         MLX4_DOMAIN_UVERBS      = 0x1000,
1086         MLX4_DOMAIN_ETHTOOL     = 0x2000,
1087         MLX4_DOMAIN_RFS         = 0x3000,
1088         MLX4_DOMAIN_NIC    = 0x5000,
1089 };
1090
1091 enum mlx4_net_trans_rule_id {
1092         MLX4_NET_TRANS_RULE_ID_ETH = 0,
1093         MLX4_NET_TRANS_RULE_ID_IB,
1094         MLX4_NET_TRANS_RULE_ID_IPV6,
1095         MLX4_NET_TRANS_RULE_ID_IPV4,
1096         MLX4_NET_TRANS_RULE_ID_TCP,
1097         MLX4_NET_TRANS_RULE_ID_UDP,
1098         MLX4_NET_TRANS_RULE_ID_VXLAN,
1099         MLX4_NET_TRANS_RULE_NUM, /* should be last */
1100 };
1101
1102 extern const u16 __sw_id_hw[];
1103
1104 static inline int map_hw_to_sw_id(u16 header_id)
1105 {
1106
1107         int i;
1108         for (i = 0; i < MLX4_NET_TRANS_RULE_NUM; i++) {
1109                 if (header_id == __sw_id_hw[i])
1110                         return i;
1111         }
1112         return -EINVAL;
1113 }
1114
1115 enum mlx4_net_trans_promisc_mode {
1116         MLX4_FS_REGULAR = 1,
1117         MLX4_FS_ALL_DEFAULT,
1118         MLX4_FS_MC_DEFAULT,
1119         MLX4_FS_UC_SNIFFER,
1120         MLX4_FS_MC_SNIFFER,
1121         MLX4_FS_MODE_NUM, /* should be last */
1122 };
1123
1124 struct mlx4_spec_eth {
1125         u8      dst_mac[ETH_ALEN];
1126         u8      dst_mac_msk[ETH_ALEN];
1127         u8      src_mac[ETH_ALEN];
1128         u8      src_mac_msk[ETH_ALEN];
1129         u8      ether_type_enable;
1130         __be16  ether_type;
1131         __be16  vlan_id_msk;
1132         __be16  vlan_id;
1133 };
1134
1135 struct mlx4_spec_tcp_udp {
1136         __be16 dst_port;
1137         __be16 dst_port_msk;
1138         __be16 src_port;
1139         __be16 src_port_msk;
1140 };
1141
1142 struct mlx4_spec_ipv4 {
1143         __be32 dst_ip;
1144         __be32 dst_ip_msk;
1145         __be32 src_ip;
1146         __be32 src_ip_msk;
1147 };
1148
1149 struct mlx4_spec_ib {
1150         __be32  l3_qpn;
1151         __be32  qpn_msk;
1152         u8      dst_gid[16];
1153         u8      dst_gid_msk[16];
1154 };
1155
1156 struct mlx4_spec_vxlan {
1157         __be32 vni;
1158         __be32 vni_mask;
1159
1160 };
1161
1162 struct mlx4_spec_list {
1163         struct  list_head list;
1164         enum    mlx4_net_trans_rule_id id;
1165         union {
1166                 struct mlx4_spec_eth eth;
1167                 struct mlx4_spec_ib ib;
1168                 struct mlx4_spec_ipv4 ipv4;
1169                 struct mlx4_spec_tcp_udp tcp_udp;
1170                 struct mlx4_spec_vxlan vxlan;
1171         };
1172 };
1173
1174 enum mlx4_net_trans_hw_rule_queue {
1175         MLX4_NET_TRANS_Q_FIFO,
1176         MLX4_NET_TRANS_Q_LIFO,
1177 };
1178
1179 struct mlx4_net_trans_rule {
1180         struct  list_head list;
1181         enum    mlx4_net_trans_hw_rule_queue queue_mode;
1182         bool    exclusive;
1183         bool    allow_loopback;
1184         enum    mlx4_net_trans_promisc_mode promisc_mode;
1185         u8      port;
1186         u16     priority;
1187         u32     qpn;
1188 };
1189
1190 struct mlx4_net_trans_rule_hw_ctrl {
1191         __be16 prio;
1192         u8 type;
1193         u8 flags;
1194         u8 rsvd1;
1195         u8 funcid;
1196         u8 vep;
1197         u8 port;
1198         __be32 qpn;
1199         __be32 rsvd2;
1200 };
1201
1202 struct mlx4_net_trans_rule_hw_ib {
1203         u8 size;
1204         u8 rsvd1;
1205         __be16 id;
1206         u32 rsvd2;
1207         __be32 l3_qpn;
1208         __be32 qpn_mask;
1209         u8 dst_gid[16];
1210         u8 dst_gid_msk[16];
1211 } __packed;
1212
1213 struct mlx4_net_trans_rule_hw_eth {
1214         u8      size;
1215         u8      rsvd;
1216         __be16  id;
1217         u8      rsvd1[6];
1218         u8      dst_mac[6];
1219         u16     rsvd2;
1220         u8      dst_mac_msk[6];
1221         u16     rsvd3;
1222         u8      src_mac[6];
1223         u16     rsvd4;
1224         u8      src_mac_msk[6];
1225         u8      rsvd5;
1226         u8      ether_type_enable;
1227         __be16  ether_type;
1228         __be16  vlan_tag_msk;
1229         __be16  vlan_tag;
1230 } __packed;
1231
1232 struct mlx4_net_trans_rule_hw_tcp_udp {
1233         u8      size;
1234         u8      rsvd;
1235         __be16  id;
1236         __be16  rsvd1[3];
1237         __be16  dst_port;
1238         __be16  rsvd2;
1239         __be16  dst_port_msk;
1240         __be16  rsvd3;
1241         __be16  src_port;
1242         __be16  rsvd4;
1243         __be16  src_port_msk;
1244 } __packed;
1245
1246 struct mlx4_net_trans_rule_hw_ipv4 {
1247         u8      size;
1248         u8      rsvd;
1249         __be16  id;
1250         __be32  rsvd1;
1251         __be32  dst_ip;
1252         __be32  dst_ip_msk;
1253         __be32  src_ip;
1254         __be32  src_ip_msk;
1255 } __packed;
1256
1257 struct mlx4_net_trans_rule_hw_vxlan {
1258         u8      size;
1259         u8      rsvd;
1260         __be16  id;
1261         __be32  rsvd1;
1262         __be32  vni;
1263         __be32  vni_mask;
1264 } __packed;
1265
1266 struct _rule_hw {
1267         union {
1268                 struct {
1269                         u8 size;
1270                         u8 rsvd;
1271                         __be16 id;
1272                 };
1273                 struct mlx4_net_trans_rule_hw_eth eth;
1274                 struct mlx4_net_trans_rule_hw_ib ib;
1275                 struct mlx4_net_trans_rule_hw_ipv4 ipv4;
1276                 struct mlx4_net_trans_rule_hw_tcp_udp tcp_udp;
1277                 struct mlx4_net_trans_rule_hw_vxlan vxlan;
1278         };
1279 };
1280
1281 enum {
1282         VXLAN_STEER_BY_OUTER_MAC        = 1 << 0,
1283         VXLAN_STEER_BY_OUTER_VLAN       = 1 << 1,
1284         VXLAN_STEER_BY_VSID_VNI         = 1 << 2,
1285         VXLAN_STEER_BY_INNER_MAC        = 1 << 3,
1286         VXLAN_STEER_BY_INNER_VLAN       = 1 << 4,
1287 };
1288
1289
1290 int mlx4_flow_steer_promisc_add(struct mlx4_dev *dev, u8 port, u32 qpn,
1291                                 enum mlx4_net_trans_promisc_mode mode);
1292 int mlx4_flow_steer_promisc_remove(struct mlx4_dev *dev, u8 port,
1293                                    enum mlx4_net_trans_promisc_mode mode);
1294 int mlx4_multicast_promisc_add(struct mlx4_dev *dev, u32 qpn, u8 port);
1295 int mlx4_multicast_promisc_remove(struct mlx4_dev *dev, u32 qpn, u8 port);
1296 int mlx4_unicast_promisc_add(struct mlx4_dev *dev, u32 qpn, u8 port);
1297 int mlx4_unicast_promisc_remove(struct mlx4_dev *dev, u32 qpn, u8 port);
1298 int mlx4_SET_MCAST_FLTR(struct mlx4_dev *dev, u8 port, u64 mac, u64 clear, u8 mode);
1299
1300 int mlx4_register_mac(struct mlx4_dev *dev, u8 port, u64 mac);
1301 void mlx4_unregister_mac(struct mlx4_dev *dev, u8 port, u64 mac);
1302 int mlx4_get_base_qpn(struct mlx4_dev *dev, u8 port);
1303 int __mlx4_replace_mac(struct mlx4_dev *dev, u8 port, int qpn, u64 new_mac);
1304 int mlx4_SET_PORT_general(struct mlx4_dev *dev, u8 port, int mtu,
1305                           u8 pptx, u8 pfctx, u8 pprx, u8 pfcrx);
1306 int mlx4_SET_PORT_qpn_calc(struct mlx4_dev *dev, u8 port, u32 base_qpn,
1307                            u8 promisc);
1308 int mlx4_SET_PORT_PRIO2TC(struct mlx4_dev *dev, u8 port, u8 *prio2tc);
1309 int mlx4_SET_PORT_SCHEDULER(struct mlx4_dev *dev, u8 port, u8 *tc_tx_bw,
1310                 u8 *pg, u16 *ratelimit);
1311 int mlx4_SET_PORT_VXLAN(struct mlx4_dev *dev, u8 port, u8 steering, int enable);
1312 int mlx4_find_cached_mac(struct mlx4_dev *dev, u8 port, u64 mac, int *idx);
1313 int mlx4_find_cached_vlan(struct mlx4_dev *dev, u8 port, u16 vid, int *idx);
1314 int mlx4_register_vlan(struct mlx4_dev *dev, u8 port, u16 vlan, int *index);
1315 void mlx4_unregister_vlan(struct mlx4_dev *dev, u8 port, u16 vlan);
1316
1317 int mlx4_map_phys_fmr(struct mlx4_dev *dev, struct mlx4_fmr *fmr, u64 *page_list,
1318                       int npages, u64 iova, u32 *lkey, u32 *rkey);
1319 int mlx4_fmr_alloc(struct mlx4_dev *dev, u32 pd, u32 access, int max_pages,
1320                    int max_maps, u8 page_shift, struct mlx4_fmr *fmr);
1321 int mlx4_fmr_enable(struct mlx4_dev *dev, struct mlx4_fmr *fmr);
1322 void mlx4_fmr_unmap(struct mlx4_dev *dev, struct mlx4_fmr *fmr,
1323                     u32 *lkey, u32 *rkey);
1324 int mlx4_fmr_free(struct mlx4_dev *dev, struct mlx4_fmr *fmr);
1325 int mlx4_SYNC_TPT(struct mlx4_dev *dev);
1326 int mlx4_test_interrupts(struct mlx4_dev *dev);
1327 int mlx4_assign_eq(struct mlx4_dev *dev, char *name, struct cpu_rmap *rmap,
1328                    int *vector);
1329 void mlx4_release_eq(struct mlx4_dev *dev, int vec);
1330
1331 int mlx4_eq_get_irq(struct mlx4_dev *dev, int vec);
1332
1333 int mlx4_get_phys_port_id(struct mlx4_dev *dev);
1334 int mlx4_wol_read(struct mlx4_dev *dev, u64 *config, int port);
1335 int mlx4_wol_write(struct mlx4_dev *dev, u64 config, int port);
1336
1337 int mlx4_counter_alloc(struct mlx4_dev *dev, u32 *idx);
1338 void mlx4_counter_free(struct mlx4_dev *dev, u32 idx);
1339
1340 int mlx4_flow_attach(struct mlx4_dev *dev,
1341                      struct mlx4_net_trans_rule *rule, u64 *reg_id);
1342 int mlx4_flow_detach(struct mlx4_dev *dev, u64 reg_id);
1343 int mlx4_map_sw_to_hw_steering_mode(struct mlx4_dev *dev,
1344                                     enum mlx4_net_trans_promisc_mode flow_type);
1345 int mlx4_map_sw_to_hw_steering_id(struct mlx4_dev *dev,
1346                                   enum mlx4_net_trans_rule_id id);
1347 int mlx4_hw_rule_sz(struct mlx4_dev *dev, enum mlx4_net_trans_rule_id id);
1348
1349 int mlx4_tunnel_steer_add(struct mlx4_dev *dev, unsigned char *addr,
1350                           int port, int qpn, u16 prio, u64 *reg_id);
1351
1352 void mlx4_sync_pkey_table(struct mlx4_dev *dev, int slave, int port,
1353                           int i, int val);
1354
1355 int mlx4_get_parav_qkey(struct mlx4_dev *dev, u32 qpn, u32 *qkey);
1356
1357 int mlx4_is_slave_active(struct mlx4_dev *dev, int slave);
1358 int mlx4_gen_pkey_eqe(struct mlx4_dev *dev, int slave, u8 port);
1359 int mlx4_gen_guid_change_eqe(struct mlx4_dev *dev, int slave, u8 port);
1360 int mlx4_gen_slaves_port_mgt_ev(struct mlx4_dev *dev, u8 port, int attr);
1361 int mlx4_gen_port_state_change_eqe(struct mlx4_dev *dev, int slave, u8 port, u8 port_subtype_change);
1362 enum slave_port_state mlx4_get_slave_port_state(struct mlx4_dev *dev, int slave, u8 port);
1363 int set_and_calc_slave_port_state(struct mlx4_dev *dev, int slave, u8 port, int event, enum slave_port_gen_event *gen_event);
1364
1365 void mlx4_put_slave_node_guid(struct mlx4_dev *dev, int slave, __be64 guid);
1366 __be64 mlx4_get_slave_node_guid(struct mlx4_dev *dev, int slave);
1367
1368 int mlx4_get_slave_from_roce_gid(struct mlx4_dev *dev, int port, u8 *gid,
1369                                  int *slave_id);
1370 int mlx4_get_roce_gid_from_slave(struct mlx4_dev *dev, int port, int slave_id,
1371                                  u8 *gid);
1372
1373 int mlx4_FLOW_STEERING_IB_UC_QP_RANGE(struct mlx4_dev *dev, u32 min_range_qpn,
1374                                       u32 max_range_qpn);
1375
1376 cycle_t mlx4_read_clock(struct mlx4_dev *dev);
1377
1378 struct mlx4_active_ports {
1379         DECLARE_BITMAP(ports, MLX4_MAX_PORTS);
1380 };
1381 /* Returns a bitmap of the physical ports which are assigned to slave */
1382 struct mlx4_active_ports mlx4_get_active_ports(struct mlx4_dev *dev, int slave);
1383
1384 /* Returns the physical port that represents the virtual port of the slave, */
1385 /* or a value < 0 in case of an error. If a slave has 2 ports, the identity */
1386 /* mapping is returned.                                                     */
1387 int mlx4_slave_convert_port(struct mlx4_dev *dev, int slave, int port);
1388
1389 struct mlx4_slaves_pport {
1390         DECLARE_BITMAP(slaves, MLX4_MFUNC_MAX);
1391 };
1392 /* Returns a bitmap of all slaves that are assigned to port. */
1393 struct mlx4_slaves_pport mlx4_phys_to_slaves_pport(struct mlx4_dev *dev,
1394                                                    int port);
1395
1396 /* Returns a bitmap of all slaves that are assigned exactly to all the */
1397 /* the ports that are set in crit_ports.                               */
1398 struct mlx4_slaves_pport mlx4_phys_to_slaves_pport_actv(
1399                 struct mlx4_dev *dev,
1400                 const struct mlx4_active_ports *crit_ports);
1401
1402 /* Returns the slave's virtual port that represents the physical port. */
1403 int mlx4_phys_to_slave_port(struct mlx4_dev *dev, int slave, int port);
1404
1405 int mlx4_get_base_gid_ix(struct mlx4_dev *dev, int slave, int port);
1406
1407 int mlx4_config_vxlan_port(struct mlx4_dev *dev, __be16 udp_port);
1408 int mlx4_disable_rx_port_check(struct mlx4_dev *dev, bool dis);
1409 int mlx4_virt2phy_port_map(struct mlx4_dev *dev, u32 port1, u32 port2);
1410 int mlx4_vf_smi_enabled(struct mlx4_dev *dev, int slave, int port);
1411 int mlx4_vf_get_enable_smi_admin(struct mlx4_dev *dev, int slave, int port);
1412 int mlx4_vf_set_enable_smi_admin(struct mlx4_dev *dev, int slave, int port,
1413                                  int enable);
1414 int mlx4_mr_hw_get_mpt(struct mlx4_dev *dev, struct mlx4_mr *mmr,
1415                        struct mlx4_mpt_entry ***mpt_entry);
1416 int mlx4_mr_hw_write_mpt(struct mlx4_dev *dev, struct mlx4_mr *mmr,
1417                          struct mlx4_mpt_entry **mpt_entry);
1418 int mlx4_mr_hw_change_pd(struct mlx4_dev *dev, struct mlx4_mpt_entry *mpt_entry,
1419                          u32 pdn);
1420 int mlx4_mr_hw_change_access(struct mlx4_dev *dev,
1421                              struct mlx4_mpt_entry *mpt_entry,
1422                              u32 access);
1423 void mlx4_mr_hw_put_mpt(struct mlx4_dev *dev,
1424                         struct mlx4_mpt_entry **mpt_entry);
1425 void mlx4_mr_rereg_mem_cleanup(struct mlx4_dev *dev, struct mlx4_mr *mr);
1426 int mlx4_mr_rereg_mem_write(struct mlx4_dev *dev, struct mlx4_mr *mr,
1427                             u64 iova, u64 size, int npages,
1428                             int page_shift, struct mlx4_mpt_entry *mpt_entry);
1429
1430 int mlx4_get_module_info(struct mlx4_dev *dev, u8 port,
1431                          u16 offset, u16 size, u8 *data);
1432
1433 /* Returns true if running in low memory profile (kdump kernel) */
1434 static inline bool mlx4_low_memory_profile(void)
1435 {
1436         return is_kdump_kernel();
1437 }
1438
1439 /* ACCESS REG commands */
1440 enum mlx4_access_reg_method {
1441         MLX4_ACCESS_REG_QUERY = 0x1,
1442         MLX4_ACCESS_REG_WRITE = 0x2,
1443 };
1444
1445 /* ACCESS PTYS Reg command */
1446 enum mlx4_ptys_proto {
1447         MLX4_PTYS_IB = 1<<0,
1448         MLX4_PTYS_EN = 1<<2,
1449 };
1450
1451 struct mlx4_ptys_reg {
1452         u8 resrvd1;
1453         u8 local_port;
1454         u8 resrvd2;
1455         u8 proto_mask;
1456         __be32 resrvd3[2];
1457         __be32 eth_proto_cap;
1458         __be16 ib_width_cap;
1459         __be16 ib_speed_cap;
1460         __be32 resrvd4;
1461         __be32 eth_proto_admin;
1462         __be16 ib_width_admin;
1463         __be16 ib_speed_admin;
1464         __be32 resrvd5;
1465         __be32 eth_proto_oper;
1466         __be16 ib_width_oper;
1467         __be16 ib_speed_oper;
1468         __be32 resrvd6;
1469         __be32 eth_proto_lp_adv;
1470 } __packed;
1471
1472 int mlx4_ACCESS_PTYS_REG(struct mlx4_dev *dev,
1473                          enum mlx4_access_reg_method method,
1474                          struct mlx4_ptys_reg *ptys_reg);
1475
1476 #endif /* MLX4_DEVICE_H */