arch/arc/include/asm/arcregs.h

   1 /*
   2  * Copyright (C) 2004, 2007-2010, 2011-2012 Synopsys, Inc. (www.synopsys.com)
   3  *
   4  * This program is free software; you can redistribute it and/or modify
   5  * it under the terms of the GNU General Public License version 2 as
   6  * published by the Free Software Foundation.
   7  */
   8
   9 #ifndef _ASM_ARC_ARCREGS_H
  10 #define _ASM_ARC_ARCREGS_H
  11
  12 /* Build Configuration Registers */
  13 #define ARC_REG_DCCMBASE_BCR    0x61    /* DCCM Base Addr */
  14 #define ARC_REG_CRC_BCR         0x62
  15 #define ARC_REG_VECBASE_BCR     0x68
  16 #define ARC_REG_PERIBASE_BCR    0x69
  17 #define ARC_REG_FP_BCR          0x6B    /* ARCompact: Single-Precision FPU */
  18 #define ARC_REG_DPFP_BCR        0x6C    /* ARCompact: Dbl Precision FPU */
  19 #define ARC_REG_DCCM_BCR        0x74    /* DCCM Present + SZ */
  20 #define ARC_REG_TIMERS_BCR      0x75
  21 #define ARC_REG_AP_BCR          0x76
  22 #define ARC_REG_ICCM_BCR        0x78
  23 #define ARC_REG_XY_MEM_BCR      0x79
  24 #define ARC_REG_MAC_BCR         0x7a
  25 #define ARC_REG_MUL_BCR         0x7b
  26 #define ARC_REG_SWAP_BCR        0x7c
  27 #define ARC_REG_NORM_BCR        0x7d
  28 #define ARC_REG_MIXMAX_BCR      0x7e
  29 #define ARC_REG_BARREL_BCR      0x7f
  30 #define ARC_REG_D_UNCACH_BCR    0x6A
  31 #define ARC_REG_BPU_BCR         0xc0
  32 #define ARC_REG_ISA_CFG_BCR     0xc1
  33 #define ARC_REG_RTT_BCR         0xF2
  34 #define ARC_REG_SMART_BCR       0xFF
  35
  36 /* status32 Bits Positions */
  37 #define STATUS_AE_BIT           5       /* Exception active */
  38 #define STATUS_DE_BIT           6       /* PC is in delay slot */
  39 #define STATUS_U_BIT            7       /* User/Kernel mode */
  40 #define STATUS_L_BIT            12      /* Loop inhibit */
  41
  42 /* These masks correspond to the status word(STATUS_32) bits */
  43 #define STATUS_AE_MASK          (1<<STATUS_AE_BIT)
  44 #define STATUS_DE_MASK          (1<<STATUS_DE_BIT)
  45 #define STATUS_U_MASK           (1<<STATUS_U_BIT)
  46 #define STATUS_L_MASK           (1<<STATUS_L_BIT)
  47
  48 /*
  49  * ECR: Exception Cause Reg bits-n-pieces
  50  * [23:16] = Exception Vector
  51  * [15: 8] = Exception Cause Code
  52  * [ 7: 0] = Exception Parameters (for certain types only)
  53  */
  54 #define ECR_V_MEM_ERR                   0x01
  55 #define ECR_V_INSN_ERR                  0x02
  56 #define ECR_V_MACH_CHK                  0x20
  57 #define ECR_V_ITLB_MISS                 0x21
  58 #define ECR_V_DTLB_MISS                 0x22
  59 #define ECR_V_PROTV                     0x23
  60 #define ECR_V_TRAP                      0x25
  61
  62 /* DTLB Miss and Protection Violation Cause Codes */
  63
  64 #define ECR_C_PROTV_INST_FETCH          0x00
  65 #define ECR_C_PROTV_LOAD                0x01
  66 #define ECR_C_PROTV_STORE               0x02
  67 #define ECR_C_PROTV_XCHG                0x03
  68 #define ECR_C_PROTV_MISALIG_DATA        0x04
  69
  70 #define ECR_C_BIT_PROTV_MISALIG_DATA    10
  71
  72 /* Machine Check Cause Code Values */
  73 #define ECR_C_MCHK_DUP_TLB              0x01
  74
  75 /* DTLB Miss Exception Cause Code Values */
  76 #define ECR_C_BIT_DTLB_LD_MISS          8
  77 #define ECR_C_BIT_DTLB_ST_MISS          9
  78
  79
  80 /* Auxiliary registers */
  81 #define AUX_IDENTITY            4
  82 #define AUX_INTR_VEC_BASE       0x25
  83
  84
  85 /*
  86  * Floating Pt Registers
  87  * Status regs are read-only (build-time) so need not be saved/restored
  88  */
  89 #define ARC_AUX_FP_STAT         0x300
  90 #define ARC_AUX_DPFP_1L         0x301
  91 #define ARC_AUX_DPFP_1H         0x302
  92 #define ARC_AUX_DPFP_2L         0x303
  93 #define ARC_AUX_DPFP_2H         0x304
  94 #define ARC_AUX_DPFP_STAT       0x305
  95
  96 #ifndef __ASSEMBLY__
  97
  98 /*
  99  ******************************************************************
 100  *      Inline ASM macros to read/write AUX Regs
 101  *      Essentially invocation of lr/sr insns from "C"
 102  */
 103
 104 #if 1
 105
 106 #define read_aux_reg(reg)       __builtin_arc_lr(reg)
 107
 108 /* gcc builtin sr needs reg param to be long immediate */
 109 #define write_aux_reg(reg_immed, val)           \
 110                 __builtin_arc_sr((unsigned int)val, reg_immed)
 111
 112 #else
 113
 114 #define read_aux_reg(reg)               \
 115 ({                                      \
 116         unsigned int __ret;             \
 117         __asm__ __volatile__(           \
 118         "       lr    %0, [%1]"         \
 119         : "=r"(__ret)                   \
 120         : "i"(reg));                    \
 121         __ret;                          \
 122 })
 123
 124 /*
 125  * Aux Reg address is specified as long immediate by caller
 126  * e.g.
 127  *    write_aux_reg(0x69, some_val);
 128  * This generates tightest code.
 129  */
 130 #define write_aux_reg(reg_imm, val)     \
 131 ({                                      \
 132         __asm__ __volatile__(           \
 133         "       sr   %0, [%1]   \n"     \
 134         :                               \
 135         : "ir"(val), "i"(reg_imm));     \
 136 })
 137
 138 /*
 139  * Aux Reg address is specified in a variable
 140  *  * e.g.
 141  *      reg_num = 0x69
 142  *      write_aux_reg2(reg_num, some_val);
 143  * This has to generate glue code to load the reg num from
 144  *  memory to a reg hence not recommended.
 145  */
 146 #define write_aux_reg2(reg_in_var, val)         \
 147 ({                                              \
 148         unsigned int tmp;                       \
 149                                                 \
 150         __asm__ __volatile__(                   \
 151         "       ld   %0, [%2]   \n\t"           \
 152         "       sr   %1, [%0]   \n\t"           \
 153         : "=&r"(tmp)                            \
 154         : "r"(val), "memory"(&reg_in_var));     \
 155 })
 156
 157 #endif
 158
 159 #define READ_BCR(reg, into)                             \
 160 {                                                       \
 161         unsigned int tmp;                               \
 162         tmp = read_aux_reg(reg);                        \
 163         if (sizeof(tmp) == sizeof(into)) {              \
 164                 into = *((typeof(into) *)&tmp);         \
 165         } else {                                        \
 166                 extern void bogus_undefined(void);      \
 167                 bogus_undefined();                      \
 168         }                                               \
 169 }
 170
 171 #define WRITE_AUX(reg, into)                            \
 172 {                                                       \
 173         unsigned int tmp;                               \
 174         if (sizeof(tmp) == sizeof(into)) {              \
 175                 tmp = (*(unsigned int *)&(into));       \
 176                 write_aux_reg(reg, tmp);                \
 177         } else  {                                       \
 178                 extern void bogus_undefined(void);      \
 179                 bogus_undefined();                      \
 180         }                                               \
 181 }
 182
 183 /* Helpers */
 184 #define TO_KB(bytes)            ((bytes) >> 10)
 185 #define TO_MB(bytes)            (TO_KB(bytes) >> 10)
 186 #define PAGES_TO_KB(n_pages)    ((n_pages) << (PAGE_SHIFT - 10))
 187 #define PAGES_TO_MB(n_pages)    (PAGES_TO_KB(n_pages) >> 10)
 188
 189
 190 /*
 191  ***************************************************************
 192  * Build Configuration Registers, with encoded hardware config
 193  */
 194 struct bcr_identity {
 195 #ifdef CONFIG_CPU_BIG_ENDIAN
 196         unsigned int chip_id:16, cpu_id:8, family:8;
 197 #else
 198         unsigned int family:8, cpu_id:8, chip_id:16;
 199 #endif
 200 };
 201
 202 struct bcr_isa {
 203 #ifdef CONFIG_CPU_BIG_ENDIAN
 204         unsigned int pad1:23, atomic1:1, ver:8;
 205 #else
 206         unsigned int ver:8, atomic1:1, pad1:23;
 207 #endif
 208 };
 209
 210 struct bcr_mpy {
 211 #ifdef CONFIG_CPU_BIG_ENDIAN
 212         unsigned int pad:8, x1616:8, dsp:4, cycles:2, type:2, ver:8;
 213 #else
 214         unsigned int ver:8, type:2, cycles:2, dsp:4, x1616:8, pad:8;
 215 #endif
 216 };
 217
 218 struct bcr_extn_xymem {
 219 #ifdef CONFIG_CPU_BIG_ENDIAN
 220         unsigned int ram_org:2, num_banks:4, bank_sz:4, ver:8;
 221 #else
 222         unsigned int ver:8, bank_sz:4, num_banks:4, ram_org:2;
 223 #endif
 224 };
 225
 226 struct bcr_perip {
 227 #ifdef CONFIG_CPU_BIG_ENDIAN
 228         unsigned int start:8, pad2:8, sz:8, pad:8;
 229 #else
 230         unsigned int pad:8, sz:8, pad2:8, start:8;
 231 #endif
 232 };
 233
 234 struct bcr_iccm {
 235 #ifdef CONFIG_CPU_BIG_ENDIAN
 236         unsigned int base:16, pad:5, sz:3, ver:8;
 237 #else
 238         unsigned int ver:8, sz:3, pad:5, base:16;
 239 #endif
 240 };
 241
 242 /* DCCM Base Address Register: ARC_REG_DCCMBASE_BCR */
 243 struct bcr_dccm_base {
 244 #ifdef CONFIG_CPU_BIG_ENDIAN
 245         unsigned int addr:24, ver:8;
 246 #else
 247         unsigned int ver:8, addr:24;
 248 #endif
 249 };
 250
 251 /* DCCM RAM Configuration Register: ARC_REG_DCCM_BCR */
 252 struct bcr_dccm {
 253 #ifdef CONFIG_CPU_BIG_ENDIAN
 254         unsigned int res:21, sz:3, ver:8;
 255 #else
 256         unsigned int ver:8, sz:3, res:21;
 257 #endif
 258 };
 259
 260 /* ARCompact: Both SP and DP FPU BCRs have same format */
 261 struct bcr_fp_arcompact {
 262 #ifdef CONFIG_CPU_BIG_ENDIAN
 263         unsigned int fast:1, ver:8;
 264 #else
 265         unsigned int ver:8, fast:1;
 266 #endif
 267 };
 268
 269 struct bcr_timer {
 270 #ifdef CONFIG_CPU_BIG_ENDIAN
 271         unsigned int pad2:15, rtsc:1, pad1:6, t1:1, t0:1, ver:8;
 272 #else
 273         unsigned int ver:8, t0:1, t1:1, pad1:6, rtsc:1, pad2:15;
 274 #endif
 275 };
 276
 277 struct bcr_bpu_arcompact {
 278 #ifdef CONFIG_CPU_BIG_ENDIAN
 279         unsigned int pad2:19, fam:1, pad:2, ent:2, ver:8;
 280 #else
 281         unsigned int ver:8, ent:2, pad:2, fam:1, pad2:19;
 282 #endif
 283 };
 284
 285 struct bcr_generic {
 286 #ifdef CONFIG_CPU_BIG_ENDIAN
 287         unsigned int pad:24, ver:8;
 288 #else
 289         unsigned int ver:8, pad:24;
 290 #endif
 291 };
 292
 293 /*
 294  *******************************************************************
 295  * Generic structures to hold build configuration used at runtime
 296  */
 297
 298 struct cpuinfo_arc_mmu {
 299         unsigned int ver:4, pg_sz_k:8, pad:8, u_dtlb:6, u_itlb:6;
 300         unsigned int num_tlb:16, sets:12, ways:4;
 301 };
 302
 303 struct cpuinfo_arc_cache {
 304         unsigned int sz_k:8, line_len:8, assoc:4, ver:4, alias:1, vipt:1, pad:6;
 305 };
 306
 307 struct cpuinfo_arc_bpu {
 308         unsigned int ver, full, num_cache, num_pred;
 309 };
 310
 311 struct cpuinfo_arc_ccm {
 312         unsigned int base_addr, sz;
 313 };
 314
 315 struct cpuinfo_arc {
 316         struct cpuinfo_arc_cache icache, dcache;
 317         struct cpuinfo_arc_mmu mmu;
 318         struct cpuinfo_arc_bpu bpu;
 319         struct bcr_identity core;
 320         struct bcr_isa isa;
 321         struct bcr_timer timers;
 322         unsigned int vec_base;
 323         unsigned int uncached_base;
 324         struct cpuinfo_arc_ccm iccm, dccm;
 325         struct {
 326                 unsigned int swap:1, norm:1, minmax:1, barrel:1, crc:1, pad1:3,
 327                              fpu_sp:1, fpu_dp:1, pad2:6,
 328                              debug:1, ap:1, smart:1, rtt:1, pad3:4,
 329                              pad4:8;
 330         } extn;
 331         struct bcr_mpy extn_mpy;
 332         struct bcr_extn_xymem extn_xymem;
 333 };
 334
 335 extern struct cpuinfo_arc cpuinfo_arc700[];
 336
 337 #endif /* __ASEMBLY__ */
 338
 339 #endif /* _ASM_ARC_ARCREGS_H */