2 * Copyright (c) 2013 Xilinx Inc.
4 * SPDX-License-Identifier: GPL-2.0+
7 #ifndef _ASM_ARCH_HARDWARE_H
8 #define _ASM_ARCH_HARDWARE_H
10 #define ZYNQ_SYS_CTRL_BASEADDR 0xF8000000
11 #define ZYNQ_DEV_CFG_APB_BASEADDR 0xF8007000
12 #define ZYNQ_SCU_BASEADDR 0xF8F00000
13 #define ZYNQ_SCUTIMER_BASEADDR 0xF8F00600
14 #define ZYNQ_GEM_BASEADDR0 0xE000B000
15 #define ZYNQ_GEM_BASEADDR1 0xE000C000
16 #define ZYNQ_SDHCI_BASEADDR0 0xE0100000
17 #define ZYNQ_SDHCI_BASEADDR1 0xE0101000
18 #define ZYNQ_I2C_BASEADDR0 0xE0004000
19 #define ZYNQ_I2C_BASEADDR1 0xE0005000
20 #define ZYNQ_SPI_BASEADDR0 0xE0006000
21 #define ZYNQ_SPI_BASEADDR1 0xE0007000
22 #define ZYNQ_DDRC_BASEADDR 0xF8006000
24 /* Reflect slcr offsets */
27 u32 slcr_lock; /* 0x4 */
28 u32 slcr_unlock; /* 0x8 */
30 u32 gem0_rclk_ctrl; /* 0x138 */
31 u32 gem1_rclk_ctrl; /* 0x13c */
32 u32 gem0_clk_ctrl; /* 0x140 */
33 u32 gem1_clk_ctrl; /* 0x144 */
35 u32 pss_rst_ctrl; /* 0x200 */
37 u32 fpga_rst_ctrl; /* 0x240 */
39 u32 reboot_status; /* 0x258 */
40 u32 boot_mode; /* 0x25c */
42 u32 trust_zone; /* 0x430 */ /* FIXME */
44 u32 pss_idcode; /* 0x530 */
46 u32 ddr_urgent; /* 0x600 */
48 u32 ddr_urgent_sel; /* 0x61c */
50 u32 mio_pin[54]; /* 0x700 - 0x7D4 */
52 u32 lvl_shftr_en; /* 0x900 */
54 u32 ocm_cfg; /* 0x910 */
57 #define slcr_base ((struct slcr_regs *)ZYNQ_SYS_CTRL_BASEADDR)
63 u32 int_sts; /* 0xc */
64 u32 int_mask; /* 0x10 */
65 u32 status; /* 0x14 */
66 u32 dma_src_addr; /* 0x18 */
67 u32 dma_dst_addr; /* 0x1c */
68 u32 dma_src_len; /* 0x20 */
69 u32 dma_dst_len; /* 0x24 */
70 u32 rom_shadow; /* 0x28 */
72 u32 unlock; /* 0x34 */
76 u32 write_count; /* 0x88 */
77 u32 read_count; /* 0x8c */
80 #define devcfg_base ((struct devcfg_regs *)ZYNQ_DEV_CFG_APB_BASEADDR)
84 u32 filter_start; /* 0x40 */
85 u32 filter_end; /* 0x44 */
88 #define scu_base ((struct scu_regs *)ZYNQ_SCU_BASEADDR)
91 u32 ddrc_ctrl; /* 0x0 */
93 u32 ecc_scrub; /* 0xF4 */
95 #define ddrc_base ((struct ddrc_regs *)ZYNQ_DDRC_BASEADDR)
97 #endif /* _ASM_ARCH_HARDWARE_H */