arch/arm/kernel/entry-armv.S

   1 /*
   2  *  linux/arch/arm/kernel/entry-armv.S
   3  *
   4  *  Copyright (C) 1996,1997,1998 Russell King.
   5  *  ARM700 fix by Matthew Godbolt (linux-user@willothewisp.demon.co.uk)
   6  *  nommu support by Hyok S. Choi (hyok.choi@samsung.com)
   7  *
   8  * This program is free software; you can redistribute it and/or modify
   9  * it under the terms of the GNU General Public License version 2 as
  10  * published by the Free Software Foundation.
  11  *
  12  *  Low-level vector interface routines
  13  *
  14  *  Note:  there is a StrongARM bug in the STMIA rn, {regs}^ instruction
  15  *  that causes it to save wrong values...  Be aware!
  16  */
  17
  18 #include <asm/assembler.h>
  19 #include <asm/memory.h>
  20 #include <asm/glue-df.h>
  21 #include <asm/glue-pf.h>
  22 #include <asm/vfpmacros.h>
  23 #ifndef CONFIG_MULTI_IRQ_HANDLER
  24 #include <mach/entry-macro.S>
  25 #endif
  26 #include <asm/thread_notify.h>
  27 #include <asm/unwind.h>
  28 #include <asm/unistd.h>
  29 #include <asm/tls.h>
  30 #include <asm/system_info.h>
  31
  32 #include "entry-header.S"
  33 #include <asm/entry-macro-multi.S>
  34
  35 /*
  36  * Interrupt handling.
  37  */
  38         .macro  irq_handler
  39 #ifdef CONFIG_MULTI_IRQ_HANDLER
  40         ldr     r1, =handle_arch_irq
  41         mov     r0, sp
  42         adr     lr, BSYM(9997f)
  43         ldr     pc, [r1]
  44 #else
  45         arch_irq_handler_default
  46 #endif
  47 9997:
  48         .endm
  49
  50         .macro  pabt_helper
  51         @ PABORT handler takes pt_regs in r2, fault address in r4 and psr in r5
  52 #ifdef MULTI_PABORT
  53         ldr     ip, .LCprocfns
  54         mov     lr, pc
  55         ldr     pc, [ip, #PROCESSOR_PABT_FUNC]
  56 #else
  57         bl      CPU_PABORT_HANDLER
  58 #endif
  59         .endm
  60
  61         .macro  dabt_helper
  62
  63         @
  64         @ Call the processor-specific abort handler:
  65         @
  66         @  r2 - pt_regs
  67         @  r4 - aborted context pc
  68         @  r5 - aborted context psr
  69         @
  70         @ The abort handler must return the aborted address in r0, and
  71         @ the fault status register in r1.  r9 must be preserved.
  72         @
  73 #ifdef MULTI_DABORT
  74         ldr     ip, .LCprocfns
  75         mov     lr, pc
  76         ldr     pc, [ip, #PROCESSOR_DABT_FUNC]
  77 #else
  78         bl      CPU_DABORT_HANDLER
  79 #endif
  80         .endm
  81
  82 #ifdef CONFIG_KPROBES
  83         .section        .kprobes.text,"ax",%progbits
  84 #else
  85         .text
  86 #endif
  87
  88 /*
  89  * Invalid mode handlers
  90  */
  91         .macro  inv_entry, reason
  92         sub     sp, sp, #S_FRAME_SIZE
  93  ARM(   stmib   sp, {r1 - lr}           )
  94  THUMB( stmia   sp, {r0 - r12}          )
  95  THUMB( str     sp, [sp, #S_SP]         )
  96  THUMB( str     lr, [sp, #S_LR]         )
  97         mov     r1, #\reason
  98         .endm
  99
 100 __pabt_invalid:
 101         inv_entry BAD_PREFETCH
 102         b       common_invalid
 103 ENDPROC(__pabt_invalid)
 104
 105 __dabt_invalid:
 106         inv_entry BAD_DATA
 107         b       common_invalid
 108 ENDPROC(__dabt_invalid)
 109
 110 __irq_invalid:
 111         inv_entry BAD_IRQ
 112         b       common_invalid
 113 ENDPROC(__irq_invalid)
 114
 115 __und_invalid:
 116         inv_entry BAD_UNDEFINSTR
 117
 118         @
 119         @ XXX fall through to common_invalid
 120         @
 121
 122 @
 123 @ common_invalid - generic code for failed exception (re-entrant version of handlers)
 124 @
 125 common_invalid:
 126         zero_fp
 127
 128         ldmia   r0, {r4 - r6}
 129         add     r0, sp, #S_PC           @ here for interlock avoidance
 130         mov     r7, #-1                 @  ""   ""    ""        ""
 131         str     r4, [sp]                @ save preserved r0
 132         stmia   r0, {r5 - r7}           @ lr_<exception>,
 133                                         @ cpsr_<exception>, "old_r0"
 134
 135         mov     r0, sp
 136         b       bad_mode
 137 ENDPROC(__und_invalid)
 138
 139 /*
 140  * SVC mode handlers
 141  */
 142
 143 #if defined(CONFIG_AEABI) && (__LINUX_ARM_ARCH__ >= 5)
 144 #define SPFIX(code...) code
 145 #else
 146 #define SPFIX(code...)
 147 #endif
 148
 149         .macro  svc_entry, stack_hole=0
 150  UNWIND(.fnstart                )
 151  UNWIND(.save {r0 - pc}         )
 152         sub     sp, sp, #(S_FRAME_SIZE + \stack_hole - 4)
 153 #ifdef CONFIG_THUMB2_KERNEL
 154  SPFIX( str     r0, [sp]        )       @ temporarily saved
 155  SPFIX( mov     r0, sp          )
 156  SPFIX( tst     r0, #4          )       @ test original stack alignment
 157  SPFIX( ldr     r0, [sp]        )       @ restored
 158 #else
 159  SPFIX( tst     sp, #4          )
 160 #endif
 161  SPFIX( subeq   sp, sp, #4      )
 162         stmia   sp, {r1 - r12}
 163
 164         ldmia   r0, {r3 - r5}
 165         add     r7, sp, #S_SP - 4       @ here for interlock avoidance
 166         mov     r6, #-1                 @  ""  ""      ""       ""
 167         add     r2, sp, #(S_FRAME_SIZE + \stack_hole - 4)
 168  SPFIX( addeq   r2, r2, #4      )
 169         str     r3, [sp, #-4]!          @ save the "real" r0 copied
 170                                         @ from the exception stack
 171
 172         mov     r3, lr
 173
 174         @
 175         @ We are now ready to fill in the remaining blanks on the stack:
 176         @
 177         @  r2 - sp_svc
 178         @  r3 - lr_svc
 179         @  r4 - lr_<exception>, already fixed up for correct return/restart
 180         @  r5 - spsr_<exception>
 181         @  r6 - orig_r0 (see pt_regs definition in ptrace.h)
 182         @
 183         stmia   r7, {r2 - r6}
 184
 185 #ifdef CONFIG_TRACE_IRQFLAGS
 186         bl      trace_hardirqs_off
 187 #endif
 188         .endm
 189
 190         .align  5
 191 __dabt_svc:
 192         svc_entry
 193         mov     r2, sp
 194         dabt_helper
 195  THUMB( ldr     r5, [sp, #S_PSR]        )       @ potentially updated CPSR
 196         svc_exit r5                             @ return from exception
 197  UNWIND(.fnend          )
 198 ENDPROC(__dabt_svc)
 199
 200         .align  5
 201 __irq_svc:
 202         svc_entry
 203         irq_handler
 204
 205 #ifdef CONFIG_PREEMPT
 206         get_thread_info tsk
 207         ldr     r8, [tsk, #TI_PREEMPT]          @ get preempt count
 208         ldr     r0, [tsk, #TI_FLAGS]            @ get flags
 209         teq     r8, #0                          @ if preempt count != 0
 210         movne   r0, #0                          @ force flags to 0
 211         tst     r0, #_TIF_NEED_RESCHED
 212         blne    svc_preempt
 213 #endif
 214
 215         svc_exit r5, irq = 1                    @ return from exception
 216  UNWIND(.fnend          )
 217 ENDPROC(__irq_svc)
 218
 219         .ltorg
 220
 221 #ifdef CONFIG_PREEMPT
 222 svc_preempt:
 223         mov     r8, lr
 224 1:      bl      preempt_schedule_irq            @ irq en/disable is done inside
 225         ldr     r0, [tsk, #TI_FLAGS]            @ get new tasks TI_FLAGS
 226         tst     r0, #_TIF_NEED_RESCHED
 227         moveq   pc, r8                          @ go again
 228         b       1b
 229 #endif
 230
 231 __und_fault:
 232         @ Correct the PC such that it is pointing at the instruction
 233         @ which caused the fault.  If the faulting instruction was ARM
 234         @ the PC will be pointing at the next instruction, and have to
 235         @ subtract 4.  Otherwise, it is Thumb, and the PC will be
 236         @ pointing at the second half of the Thumb instruction.  We
 237         @ have to subtract 2.
 238         ldr     r2, [r0, #S_PC]
 239         sub     r2, r2, r1
 240         str     r2, [r0, #S_PC]
 241         b       do_undefinstr
 242 ENDPROC(__und_fault)
 243
 244         .align  5
 245 __und_svc:
 246 #ifdef CONFIG_KPROBES
 247         @ If a kprobe is about to simulate a "stmdb sp..." instruction,
 248         @ it obviously needs free stack space which then will belong to
 249         @ the saved context.
 250         svc_entry 64
 251 #else
 252         svc_entry
 253 #endif
 254         @
 255         @ call emulation code, which returns using r9 if it has emulated
 256         @ the instruction, or the more conventional lr if we are to treat
 257         @ this as a real undefined instruction
 258         @
 259         @  r0 - instruction
 260         @
 261 #ifndef CONFIG_THUMB2_KERNEL
 262         ldr     r0, [r4, #-4]
 263 #else
 264         mov     r1, #2
 265         ldrh    r0, [r4, #-2]                   @ Thumb instruction at LR - 2
 266         cmp     r0, #0xe800                     @ 32-bit instruction if xx >= 0
 267         blo     __und_svc_fault
 268         ldrh    r9, [r4]                        @ bottom 16 bits
 269         add     r4, r4, #2
 270         str     r4, [sp, #S_PC]
 271         orr     r0, r9, r0, lsl #16
 272 #endif
 273         adr     r9, BSYM(__und_svc_finish)
 274         mov     r2, r4
 275         bl      call_fpe
 276
 277         mov     r1, #4                          @ PC correction to apply
 278 __und_svc_fault:
 279         mov     r0, sp                          @ struct pt_regs *regs
 280         bl      __und_fault
 281
 282 __und_svc_finish:
 283         ldr     r5, [sp, #S_PSR]                @ Get SVC cpsr
 284         svc_exit r5                             @ return from exception
 285  UNWIND(.fnend          )
 286 ENDPROC(__und_svc)
 287
 288         .align  5
 289 __pabt_svc:
 290         svc_entry
 291         mov     r2, sp                          @ regs
 292         pabt_helper
 293         svc_exit r5                             @ return from exception
 294  UNWIND(.fnend          )
 295 ENDPROC(__pabt_svc)
 296
 297         .align  5
 298 .LCcralign:
 299         .word   cr_alignment
 300 #ifdef MULTI_DABORT
 301 .LCprocfns:
 302         .word   processor
 303 #endif
 304 .LCfp:
 305         .word   fp_enter
 306
 307 /*
 308  * User mode handlers
 309  *
 310  * EABI note: sp_svc is always 64-bit aligned here, so should S_FRAME_SIZE
 311  */
 312
 313 #if defined(CONFIG_AEABI) && (__LINUX_ARM_ARCH__ >= 5) && (S_FRAME_SIZE & 7)
 314 #error "sizeof(struct pt_regs) must be a multiple of 8"
 315 #endif
 316
 317         .macro  usr_entry
 318  UNWIND(.fnstart        )
 319  UNWIND(.cantunwind     )       @ don't unwind the user space
 320         sub     sp, sp, #S_FRAME_SIZE
 321  ARM(   stmib   sp, {r1 - r12}  )
 322  THUMB( stmia   sp, {r0 - r12}  )
 323
 324         ldmia   r0, {r3 - r5}
 325         add     r0, sp, #S_PC           @ here for interlock avoidance
 326         mov     r6, #-1                 @  ""  ""     ""        ""
 327
 328         str     r3, [sp]                @ save the "real" r0 copied
 329                                         @ from the exception stack
 330
 331         @
 332         @ We are now ready to fill in the remaining blanks on the stack:
 333         @
 334         @  r4 - lr_<exception>, already fixed up for correct return/restart
 335         @  r5 - spsr_<exception>
 336         @  r6 - orig_r0 (see pt_regs definition in ptrace.h)
 337         @
 338         @ Also, separately save sp_usr and lr_usr
 339         @
 340         stmia   r0, {r4 - r6}
 341  ARM(   stmdb   r0, {sp, lr}^                   )
 342  THUMB( store_user_sp_lr r0, r1, S_SP - S_PC    )
 343
 344         @
 345         @ Enable the alignment trap while in kernel mode
 346         @
 347         alignment_trap r0
 348
 349         @
 350         @ Clear FP to mark the first stack frame
 351         @
 352         zero_fp
 353
 354 #ifdef CONFIG_IRQSOFF_TRACER
 355         bl      trace_hardirqs_off
 356 #endif
 357         ct_user_exit save = 0
 358         .endm
 359
 360         .macro  kuser_cmpxchg_check
 361 #if !defined(CONFIG_CPU_32v6K) && defined(CONFIG_KUSER_HELPERS) && \
 362     !defined(CONFIG_NEEDS_SYSCALL_FOR_CMPXCHG)
 363 #ifndef CONFIG_MMU
 364 #warning "NPTL on non MMU needs fixing"
 365 #else
 366         @ Make sure our user space atomic helper is restarted
 367         @ if it was interrupted in a critical region.  Here we
 368         @ perform a quick test inline since it should be false
 369         @ 99.9999% of the time.  The rest is done out of line.
 370         cmp     r4, #TASK_SIZE
 371         blhs    kuser_cmpxchg64_fixup
 372 #endif
 373 #endif
 374         .endm
 375
 376         .align  5
 377 __dabt_usr:
 378         usr_entry
 379         kuser_cmpxchg_check
 380         mov     r2, sp
 381         dabt_helper
 382         b       ret_from_exception
 383  UNWIND(.fnend          )
 384 ENDPROC(__dabt_usr)
 385
 386         .align  5
 387 __irq_usr:
 388         usr_entry
 389         kuser_cmpxchg_check
 390         irq_handler
 391         get_thread_info tsk
 392         mov     why, #0
 393         b       ret_to_user_from_irq
 394  UNWIND(.fnend          )
 395 ENDPROC(__irq_usr)
 396
 397         .ltorg
 398
 399         .align  5
 400 __und_usr:
 401         usr_entry
 402
 403         mov     r2, r4
 404         mov     r3, r5
 405
 406         @ r2 = regs->ARM_pc, which is either 2 or 4 bytes ahead of the
 407         @      faulting instruction depending on Thumb mode.
 408         @ r3 = regs->ARM_cpsr
 409         @
 410         @ The emulation code returns using r9 if it has emulated the
 411         @ instruction, or the more conventional lr if we are to treat
 412         @ this as a real undefined instruction
 413         @
 414         adr     r9, BSYM(ret_from_exception)
 415
 416         @ IRQs must be enabled before attempting to read the instruction from
 417         @ user space since that could cause a page/translation fault if the
 418         @ page table was modified by another CPU.
 419         enable_irq
 420
 421         tst     r3, #PSR_T_BIT                  @ Thumb mode?
 422         bne     __und_usr_thumb
 423         sub     r4, r2, #4                      @ ARM instr at LR - 4
 424 1:      ldrt    r0, [r4]
 425  ARM_BE8(rev    r0, r0)                         @ little endian instruction
 426
 427         @ r0 = 32-bit ARM instruction which caused the exception
 428         @ r2 = PC value for the following instruction (:= regs->ARM_pc)
 429         @ r4 = PC value for the faulting instruction
 430         @ lr = 32-bit undefined instruction function
 431         adr     lr, BSYM(__und_usr_fault_32)
 432         b       call_fpe
 433
 434 __und_usr_thumb:
 435         @ Thumb instruction
 436         sub     r4, r2, #2                      @ First half of thumb instr at LR - 2
 437 #if CONFIG_ARM_THUMB && __LINUX_ARM_ARCH__ >= 6 && CONFIG_CPU_V7
 438 /*
 439  * Thumb-2 instruction handling.  Note that because pre-v6 and >= v6 platforms
 440  * can never be supported in a single kernel, this code is not applicable at
 441  * all when __LINUX_ARM_ARCH__ < 6.  This allows simplifying assumptions to be
 442  * made about .arch directives.
 443  */
 444 #if __LINUX_ARM_ARCH__ < 7
 445 /* If the target CPU may not be Thumb-2-capable, a run-time check is needed: */
 446 #define NEED_CPU_ARCHITECTURE
 447         ldr     r5, .LCcpu_architecture
 448         ldr     r5, [r5]
 449         cmp     r5, #CPU_ARCH_ARMv7
 450         blo     __und_usr_fault_16              @ 16bit undefined instruction
 451 /*
 452  * The following code won't get run unless the running CPU really is v7, so
 453  * coding round the lack of ldrht on older arches is pointless.  Temporarily
 454  * override the assembler target arch with the minimum required instead:
 455  */
 456         .arch   armv6t2
 457 #endif
 458 2:      ldrht   r5, [r4]
 459 ARM_BE8(rev16   r5, r5)                         @ little endian instruction
 460         cmp     r5, #0xe800                     @ 32bit instruction if xx != 0
 461         blo     __und_usr_fault_16              @ 16bit undefined instruction
 462 3:      ldrht   r0, [r2]
 463 ARM_BE8(rev16   r0, r0)                         @ little endian instruction
 464         add     r2, r2, #2                      @ r2 is PC + 2, make it PC + 4
 465         str     r2, [sp, #S_PC]                 @ it's a 2x16bit instr, update
 466         orr     r0, r0, r5, lsl #16
 467         adr     lr, BSYM(__und_usr_fault_32)
 468         @ r0 = the two 16-bit Thumb instructions which caused the exception
 469         @ r2 = PC value for the following Thumb instruction (:= regs->ARM_pc)
 470         @ r4 = PC value for the first 16-bit Thumb instruction
 471         @ lr = 32bit undefined instruction function
 472
 473 #if __LINUX_ARM_ARCH__ < 7
 474 /* If the target arch was overridden, change it back: */
 475 #ifdef CONFIG_CPU_32v6K
 476         .arch   armv6k
 477 #else
 478         .arch   armv6
 479 #endif
 480 #endif /* __LINUX_ARM_ARCH__ < 7 */
 481 #else /* !(CONFIG_ARM_THUMB && __LINUX_ARM_ARCH__ >= 6 && CONFIG_CPU_V7) */
 482         b       __und_usr_fault_16
 483 #endif
 484  UNWIND(.fnend)
 485 ENDPROC(__und_usr)
 486
 487 /*
 488  * The out of line fixup for the ldrt instructions above.
 489  */
 490         .pushsection .fixup, "ax"
 491         .align  2
 492 4:      mov     pc, r9
 493         .popsection
 494         .pushsection __ex_table,"a"
 495         .long   1b, 4b
 496 #if CONFIG_ARM_THUMB && __LINUX_ARM_ARCH__ >= 6 && CONFIG_CPU_V7
 497         .long   2b, 4b
 498         .long   3b, 4b
 499 #endif
 500         .popsection
 501
 502 /*
 503  * Check whether the instruction is a co-processor instruction.
 504  * If yes, we need to call the relevant co-processor handler.
 505  *
 506  * Note that we don't do a full check here for the co-processor
 507  * instructions; all instructions with bit 27 set are well
 508  * defined.  The only instructions that should fault are the
 509  * co-processor instructions.  However, we have to watch out
 510  * for the ARM6/ARM7 SWI bug.
 511  *
 512  * NEON is a special case that has to be handled here. Not all
 513  * NEON instructions are co-processor instructions, so we have
 514  * to make a special case of checking for them. Plus, there's
 515  * five groups of them, so we have a table of mask/opcode pairs
 516  * to check against, and if any match then we branch off into the
 517  * NEON handler code.
 518  *
 519  * Emulators may wish to make use of the following registers:
 520  *  r0  = instruction opcode (32-bit ARM or two 16-bit Thumb)
 521  *  r2  = PC value to resume execution after successful emulation
 522  *  r9  = normal "successful" return address
 523  *  r10 = this threads thread_info structure
 524  *  lr  = unrecognised instruction return address
 525  * IRQs enabled, FIQs enabled.
 526  */
 527         @
 528         @ Fall-through from Thumb-2 __und_usr
 529         @
 530 #ifdef CONFIG_NEON
 531         get_thread_info r10                     @ get current thread
 532         adr     r6, .LCneon_thumb_opcodes
 533         b       2f
 534 #endif
 535 call_fpe:
 536         get_thread_info r10                     @ get current thread
 537 #ifdef CONFIG_NEON
 538         adr     r6, .LCneon_arm_opcodes
 539 2:      ldr     r5, [r6], #4                    @ mask value
 540         ldr     r7, [r6], #4                    @ opcode bits matching in mask
 541         cmp     r5, #0                          @ end mask?
 542         beq     1f
 543         and     r8, r0, r5
 544         cmp     r8, r7                          @ NEON instruction?
 545         bne     2b
 546         mov     r7, #1
 547         strb    r7, [r10, #TI_USED_CP + 10]     @ mark CP#10 as used
 548         strb    r7, [r10, #TI_USED_CP + 11]     @ mark CP#11 as used
 549         b       do_vfp                          @ let VFP handler handle this
 550 1:
 551 #endif
 552         tst     r0, #0x08000000                 @ only CDP/CPRT/LDC/STC have bit 27
 553         tstne   r0, #0x04000000                 @ bit 26 set on both ARM and Thumb-2
 554         moveq   pc, lr
 555         and     r8, r0, #0x00000f00             @ mask out CP number
 556  THUMB( lsr     r8, r8, #8              )
 557         mov     r7, #1
 558         add     r6, r10, #TI_USED_CP
 559  ARM(   strb    r7, [r6, r8, lsr #8]    )       @ set appropriate used_cp[]
 560  THUMB( strb    r7, [r6, r8]            )       @ set appropriate used_cp[]
 561 #ifdef CONFIG_IWMMXT
 562         @ Test if we need to give access to iWMMXt coprocessors
 563         ldr     r5, [r10, #TI_FLAGS]
 564         rsbs    r7, r8, #(1 << 8)               @ CP 0 or 1 only
 565         movcss  r7, r5, lsr #(TIF_USING_IWMMXT + 1)
 566         bcs     iwmmxt_task_enable
 567 #endif
 568  ARM(   add     pc, pc, r8, lsr #6      )
 569  THUMB( lsl     r8, r8, #2              )
 570  THUMB( add     pc, r8                  )
 571         nop
 572
 573         movw_pc lr                              @ CP#0
 574         W(b)    do_fpe                          @ CP#1 (FPE)
 575         W(b)    do_fpe                          @ CP#2 (FPE)
 576         movw_pc lr                              @ CP#3
 577 #ifdef CONFIG_CRUNCH
 578         b       crunch_task_enable              @ CP#4 (MaverickCrunch)
 579         b       crunch_task_enable              @ CP#5 (MaverickCrunch)
 580         b       crunch_task_enable              @ CP#6 (MaverickCrunch)
 581 #else
 582         movw_pc lr                              @ CP#4
 583         movw_pc lr                              @ CP#5
 584         movw_pc lr                              @ CP#6
 585 #endif
 586         movw_pc lr                              @ CP#7
 587         movw_pc lr                              @ CP#8
 588         movw_pc lr                              @ CP#9
 589 #ifdef CONFIG_VFP
 590         W(b)    do_vfp                          @ CP#10 (VFP)
 591         W(b)    do_vfp                          @ CP#11 (VFP)
 592 #else
 593         movw_pc lr                              @ CP#10 (VFP)
 594         movw_pc lr                              @ CP#11 (VFP)
 595 #endif
 596         movw_pc lr                              @ CP#12
 597         movw_pc lr                              @ CP#13
 598         movw_pc lr                              @ CP#14 (Debug)
 599         movw_pc lr                              @ CP#15 (Control)
 600
 601 #ifdef NEED_CPU_ARCHITECTURE
 602         .align  2
 603 .LCcpu_architecture:
 604         .word   __cpu_architecture
 605 #endif
 606
 607 #ifdef CONFIG_NEON
 608         .align  6
 609
 610 .LCneon_arm_opcodes:
 611         .word   0xfe000000                      @ mask
 612         .word   0xf2000000                      @ opcode
 613
 614         .word   0xff100000                      @ mask
 615         .word   0xf4000000                      @ opcode
 616
 617         .word   0x00000000                      @ mask
 618         .word   0x00000000                      @ opcode
 619
 620 .LCneon_thumb_opcodes:
 621         .word   0xef000000                      @ mask
 622         .word   0xef000000                      @ opcode
 623
 624         .word   0xff100000                      @ mask
 625         .word   0xf9000000                      @ opcode
 626
 627         .word   0x00000000                      @ mask
 628         .word   0x00000000                      @ opcode
 629 #endif
 630
 631 do_fpe:
 632         ldr     r4, .LCfp
 633         add     r10, r10, #TI_FPSTATE           @ r10 = workspace
 634         ldr     pc, [r4]                        @ Call FP module USR entry point
 635
 636 /*
 637  * The FP module is called with these registers set:
 638  *  r0  = instruction
 639  *  r2  = PC+4
 640  *  r9  = normal "successful" return address
 641  *  r10 = FP workspace
 642  *  lr  = unrecognised FP instruction return address
 643  */
 644
 645         .pushsection .data
 646 ENTRY(fp_enter)
 647         .word   no_fp
 648         .popsection
 649
 650 ENTRY(no_fp)
 651         mov     pc, lr
 652 ENDPROC(no_fp)
 653
 654 __und_usr_fault_32:
 655         mov     r1, #4
 656         b       1f
 657 __und_usr_fault_16:
 658         mov     r1, #2
 659 1:      mov     r0, sp
 660         adr     lr, BSYM(ret_from_exception)
 661         b       __und_fault
 662 ENDPROC(__und_usr_fault_32)
 663 ENDPROC(__und_usr_fault_16)
 664
 665         .align  5
 666 __pabt_usr:
 667         usr_entry
 668         mov     r2, sp                          @ regs
 669         pabt_helper
 670  UNWIND(.fnend          )
 671         /* fall through */
 672 /*
 673  * This is the return code to user mode for abort handlers
 674  */
 675 ENTRY(ret_from_exception)
 676  UNWIND(.fnstart        )
 677  UNWIND(.cantunwind     )
 678         get_thread_info tsk
 679         mov     why, #0
 680         b       ret_to_user
 681  UNWIND(.fnend          )
 682 ENDPROC(__pabt_usr)
 683 ENDPROC(ret_from_exception)
 684
 685 /*
 686  * Register switch for ARMv3 and ARMv4 processors
 687  * r0 = previous task_struct, r1 = previous thread_info, r2 = next thread_info
 688  * previous and next are guaranteed not to be the same.
 689  */
 690 ENTRY(__switch_to)
 691  UNWIND(.fnstart        )
 692  UNWIND(.cantunwind     )
 693         add     ip, r1, #TI_CPU_SAVE
 694  ARM(   stmia   ip!, {r4 - sl, fp, sp, lr} )    @ Store most regs on stack
 695  THUMB( stmia   ip!, {r4 - sl, fp}         )    @ Store most regs on stack
 696  THUMB( str     sp, [ip], #4               )
 697  THUMB( str     lr, [ip], #4               )
 698         ldr     r4, [r2, #TI_TP_VALUE]
 699         ldr     r5, [r2, #TI_TP_VALUE + 4]
 700 #ifdef CONFIG_CPU_USE_DOMAINS
 701         ldr     r6, [r2, #TI_CPU_DOMAIN]
 702 #endif
 703         switch_tls r1, r4, r5, r3, r7
 704 #if defined(CONFIG_CC_STACKPROTECTOR) && !defined(CONFIG_SMP)
 705         ldr     r7, [r2, #TI_TASK]
 706         ldr     r8, =__stack_chk_guard
 707         ldr     r7, [r7, #TSK_STACK_CANARY]
 708 #endif
 709 #ifdef CONFIG_CPU_USE_DOMAINS
 710         mcr     p15, 0, r6, c3, c0, 0           @ Set domain register
 711 #endif
 712         mov     r5, r0
 713         add     r4, r2, #TI_CPU_SAVE
 714         ldr     r0, =thread_notify_head
 715         mov     r1, #THREAD_NOTIFY_SWITCH
 716         bl      atomic_notifier_call_chain
 717 #if defined(CONFIG_CC_STACKPROTECTOR) && !defined(CONFIG_SMP)
 718         str     r7, [r8]
 719 #endif
 720  THUMB( mov     ip, r4                     )
 721         mov     r0, r5
 722  ARM(   ldmia   r4, {r4 - sl, fp, sp, pc}  )    @ Load all regs saved previously
 723  THUMB( ldmia   ip!, {r4 - sl, fp}         )    @ Load all regs saved previously
 724  THUMB( ldr     sp, [ip], #4               )
 725  THUMB( ldr     pc, [ip]                   )
 726  UNWIND(.fnend          )
 727 ENDPROC(__switch_to)
 728
 729         __INIT
 730
 731 /*
 732  * User helpers.
 733  *
 734  * Each segment is 32-byte aligned and will be moved to the top of the high
 735  * vector page.  New segments (if ever needed) must be added in front of
 736  * existing ones.  This mechanism should be used only for things that are
 737  * really small and justified, and not be abused freely.
 738  *
 739  * See Documentation/arm/kernel_user_helpers.txt for formal definitions.
 740  */
 741  THUMB( .arm    )
 742
 743         .macro  usr_ret, reg
 744 #ifdef CONFIG_ARM_THUMB
 745         bx      \reg
 746 #else
 747         mov     pc, \reg
 748 #endif
 749         .endm
 750
 751         .macro  kuser_pad, sym, size
 752         .if     (. - \sym) & 3
 753         .rept   4 - (. - \sym) & 3
 754         .byte   0
 755         .endr
 756         .endif
 757         .rept   (\size - (. - \sym)) / 4
 758         .word   0xe7fddef1
 759         .endr
 760         .endm
 761
 762 #ifdef CONFIG_KUSER_HELPERS
 763         .align  5
 764         .globl  __kuser_helper_start
 765 __kuser_helper_start:
 766
 767 /*
 768  * Due to the length of some sequences, __kuser_cmpxchg64 spans 2 regular
 769  * kuser "slots", therefore 0xffff0f80 is not used as a valid entry point.
 770  */
 771
 772 __kuser_cmpxchg64:                              @ 0xffff0f60
 773
 774 #if defined(CONFIG_NEEDS_SYSCALL_FOR_CMPXCHG)
 775
 776         /*
 777          * Poor you.  No fast solution possible...
 778          * The kernel itself must perform the operation.
 779          * A special ghost syscall is used for that (see traps.c).
 780          */
 781         stmfd   sp!, {r7, lr}
 782         ldr     r7, 1f                  @ it's 20 bits
 783         swi     __ARM_NR_cmpxchg64
 784         ldmfd   sp!, {r7, pc}
 785 1:      .word   __ARM_NR_cmpxchg64
 786
 787 #elif defined(CONFIG_CPU_32v6K)
 788
 789         stmfd   sp!, {r4, r5, r6, r7}
 790         ldrd    r4, r5, [r0]                    @ load old val
 791         ldrd    r6, r7, [r1]                    @ load new val
 792         smp_dmb arm
 793 1:      ldrexd  r0, r1, [r2]                    @ load current val
 794         eors    r3, r0, r4                      @ compare with oldval (1)
 795         eoreqs  r3, r1, r5                      @ compare with oldval (2)
 796         strexdeq r3, r6, r7, [r2]               @ store newval if eq
 797         teqeq   r3, #1                          @ success?
 798         beq     1b                              @ if no then retry
 799         smp_dmb arm
 800         rsbs    r0, r3, #0                      @ set returned val and C flag
 801         ldmfd   sp!, {r4, r5, r6, r7}
 802         usr_ret lr
 803
 804 #elif !defined(CONFIG_SMP)
 805
 806 #ifdef CONFIG_MMU
 807
 808         /*
 809          * The only thing that can break atomicity in this cmpxchg64
 810          * implementation is either an IRQ or a data abort exception
 811          * causing another process/thread to be scheduled in the middle of
 812          * the critical sequence.  The same strategy as for cmpxchg is used.
 813          */
 814         stmfd   sp!, {r4, r5, r6, lr}
 815         ldmia   r0, {r4, r5}                    @ load old val
 816         ldmia   r1, {r6, lr}                    @ load new val
 817 1:      ldmia   r2, {r0, r1}                    @ load current val
 818         eors    r3, r0, r4                      @ compare with oldval (1)
 819         eoreqs  r3, r1, r5                      @ compare with oldval (2)
 820 2:      stmeqia r2, {r6, lr}                    @ store newval if eq
 821         rsbs    r0, r3, #0                      @ set return val and C flag
 822         ldmfd   sp!, {r4, r5, r6, pc}
 823
 824         .text
 825 kuser_cmpxchg64_fixup:
 826         @ Called from kuser_cmpxchg_fixup.
 827         @ r4 = address of interrupted insn (must be preserved).
 828         @ sp = saved regs. r7 and r8 are clobbered.
 829         @ 1b = first critical insn, 2b = last critical insn.
 830         @ If r4 >= 1b and r4 <= 2b then saved pc_usr is set to 1b.
 831         mov     r7, #0xffff0fff
 832         sub     r7, r7, #(0xffff0fff - (0xffff0f60 + (1b - __kuser_cmpxchg64)))
 833         subs    r8, r4, r7
 834         rsbcss  r8, r8, #(2b - 1b)
 835         strcs   r7, [sp, #S_PC]
 836 #if __LINUX_ARM_ARCH__ < 6
 837         bcc     kuser_cmpxchg32_fixup
 838 #endif
 839         mov     pc, lr
 840         .previous
 841
 842 #else
 843 #warning "NPTL on non MMU needs fixing"
 844         mov     r0, #-1
 845         adds    r0, r0, #0
 846         usr_ret lr
 847 #endif
 848
 849 #else
 850 #error "incoherent kernel configuration"
 851 #endif
 852
 853         kuser_pad __kuser_cmpxchg64, 64
 854
 855 __kuser_memory_barrier:                         @ 0xffff0fa0
 856         smp_dmb arm
 857         usr_ret lr
 858
 859         kuser_pad __kuser_memory_barrier, 32
 860
 861 __kuser_cmpxchg:                                @ 0xffff0fc0
 862
 863 #if defined(CONFIG_NEEDS_SYSCALL_FOR_CMPXCHG)
 864
 865         /*
 866          * Poor you.  No fast solution possible...
 867          * The kernel itself must perform the operation.
 868          * A special ghost syscall is used for that (see traps.c).
 869          */
 870         stmfd   sp!, {r7, lr}
 871         ldr     r7, 1f                  @ it's 20 bits
 872         swi     __ARM_NR_cmpxchg
 873         ldmfd   sp!, {r7, pc}
 874 1:      .word   __ARM_NR_cmpxchg
 875
 876 #elif __LINUX_ARM_ARCH__ < 6
 877
 878 #ifdef CONFIG_MMU
 879
 880         /*
 881          * The only thing that can break atomicity in this cmpxchg
 882          * implementation is either an IRQ or a data abort exception
 883          * causing another process/thread to be scheduled in the middle
 884          * of the critical sequence.  To prevent this, code is added to
 885          * the IRQ and data abort exception handlers to set the pc back
 886          * to the beginning of the critical section if it is found to be
 887          * within that critical section (see kuser_cmpxchg_fixup).
 888          */
 889 1:      ldr     r3, [r2]                        @ load current val
 890         subs    r3, r3, r0                      @ compare with oldval
 891 2:      streq   r1, [r2]                        @ store newval if eq
 892         rsbs    r0, r3, #0                      @ set return val and C flag
 893         usr_ret lr
 894
 895         .text
 896 kuser_cmpxchg32_fixup:
 897         @ Called from kuser_cmpxchg_check macro.
 898         @ r4 = address of interrupted insn (must be preserved).
 899         @ sp = saved regs. r7 and r8 are clobbered.
 900         @ 1b = first critical insn, 2b = last critical insn.
 901         @ If r4 >= 1b and r4 <= 2b then saved pc_usr is set to 1b.
 902         mov     r7, #0xffff0fff
 903         sub     r7, r7, #(0xffff0fff - (0xffff0fc0 + (1b - __kuser_cmpxchg)))
 904         subs    r8, r4, r7
 905         rsbcss  r8, r8, #(2b - 1b)
 906         strcs   r7, [sp, #S_PC]
 907         mov     pc, lr
 908         .previous
 909
 910 #else
 911 #warning "NPTL on non MMU needs fixing"
 912         mov     r0, #-1
 913         adds    r0, r0, #0
 914         usr_ret lr
 915 #endif
 916
 917 #else
 918
 919         smp_dmb arm
 920 1:      ldrex   r3, [r2]
 921         subs    r3, r3, r0
 922         strexeq r3, r1, [r2]
 923         teqeq   r3, #1
 924         beq     1b
 925         rsbs    r0, r3, #0
 926         /* beware -- each __kuser slot must be 8 instructions max */
 927         ALT_SMP(b       __kuser_memory_barrier)
 928         ALT_UP(usr_ret  lr)
 929
 930 #endif
 931
 932         kuser_pad __kuser_cmpxchg, 32
 933
 934 __kuser_get_tls:                                @ 0xffff0fe0
 935         ldr     r0, [pc, #(16 - 8)]     @ read TLS, set in kuser_get_tls_init
 936         usr_ret lr
 937         mrc     p15, 0, r0, c13, c0, 3  @ 0xffff0fe8 hardware TLS code
 938         kuser_pad __kuser_get_tls, 16
 939         .rep    3
 940         .word   0                       @ 0xffff0ff0 software TLS value, then
 941         .endr                           @ pad up to __kuser_helper_version
 942
 943 __kuser_helper_version:                         @ 0xffff0ffc
 944         .word   ((__kuser_helper_end - __kuser_helper_start) >> 5)
 945
 946         .globl  __kuser_helper_end
 947 __kuser_helper_end:
 948
 949 #endif
 950
 951  THUMB( .thumb  )
 952
 953 /*
 954  * Vector stubs.
 955  *
 956  * This code is copied to 0xffff1000 so we can use branches in the
 957  * vectors, rather than ldr's.  Note that this code must not exceed
 958  * a page size.
 959  *
 960  * Common stub entry macro:
 961  *   Enter in IRQ mode, spsr = SVC/USR CPSR, lr = SVC/USR PC
 962  *
 963  * SP points to a minimal amount of processor-private memory, the address
 964  * of which is copied into r0 for the mode specific abort handler.
 965  */
 966         .macro  vector_stub, name, mode, correction=0
 967         .align  5
 968
 969 vector_\name:
 970         .if \correction
 971         sub     lr, lr, #\correction
 972         .endif
 973
 974         @
 975         @ Save r0, lr_<exception> (parent PC) and spsr_<exception>
 976         @ (parent CPSR)
 977         @
 978         stmia   sp, {r0, lr}            @ save r0, lr
 979         mrs     lr, spsr
 980         str     lr, [sp, #8]            @ save spsr
 981
 982         @
 983         @ Prepare for SVC32 mode.  IRQs remain disabled.
 984         @
 985         mrs     r0, cpsr
 986         eor     r0, r0, #(\mode ^ SVC_MODE | PSR_ISETSTATE)
 987         msr     spsr_cxsf, r0
 988
 989         @
 990         @ the branch table must immediately follow this code
 991         @
 992         and     lr, lr, #0x0f
 993  THUMB( adr     r0, 1f                  )
 994  THUMB( ldr     lr, [r0, lr, lsl #2]    )
 995         mov     r0, sp
 996  ARM(   ldr     lr, [pc, lr, lsl #2]    )
 997         movs    pc, lr                  @ branch to handler in SVC mode
 998 ENDPROC(vector_\name)
 999
1000         .align  2
1001         @ handler addresses follow this label
1002 1:
1003         .endm
1004
1005         .section .stubs, "ax", %progbits
1006 __stubs_start:
1007         @ This must be the first word
1008         .word   vector_swi
1009
1010 vector_rst:
1011  ARM(   swi     SYS_ERROR0      )
1012  THUMB( svc     #0              )
1013  THUMB( nop                     )
1014         b       vector_und
1015
1016 /*
1017  * Interrupt dispatcher
1018  */
1019         vector_stub     irq, IRQ_MODE, 4
1020
1021         .long   __irq_usr                       @  0  (USR_26 / USR_32)
1022         .long   __irq_invalid                   @  1  (FIQ_26 / FIQ_32)
1023         .long   __irq_invalid                   @  2  (IRQ_26 / IRQ_32)
1024         .long   __irq_svc                       @  3  (SVC_26 / SVC_32)
1025         .long   __irq_invalid                   @  4
1026         .long   __irq_invalid                   @  5
1027         .long   __irq_invalid                   @  6
1028         .long   __irq_invalid                   @  7
1029         .long   __irq_invalid                   @  8
1030         .long   __irq_invalid                   @  9
1031         .long   __irq_invalid                   @  a
1032         .long   __irq_invalid                   @  b
1033         .long   __irq_invalid                   @  c
1034         .long   __irq_invalid                   @  d
1035         .long   __irq_invalid                   @  e
1036         .long   __irq_invalid                   @  f
1037
1038 /*
1039  * Data abort dispatcher
1040  * Enter in ABT mode, spsr = USR CPSR, lr = USR PC
1041  */
1042         vector_stub     dabt, ABT_MODE, 8
1043
1044         .long   __dabt_usr                      @  0  (USR_26 / USR_32)
1045         .long   __dabt_invalid                  @  1  (FIQ_26 / FIQ_32)
1046         .long   __dabt_invalid                  @  2  (IRQ_26 / IRQ_32)
1047         .long   __dabt_svc                      @  3  (SVC_26 / SVC_32)
1048         .long   __dabt_invalid                  @  4
1049         .long   __dabt_invalid                  @  5
1050         .long   __dabt_invalid                  @  6
1051         .long   __dabt_invalid                  @  7
1052         .long   __dabt_invalid                  @  8
1053         .long   __dabt_invalid                  @  9
1054         .long   __dabt_invalid                  @  a
1055         .long   __dabt_invalid                  @  b
1056         .long   __dabt_invalid                  @  c
1057         .long   __dabt_invalid                  @  d
1058         .long   __dabt_invalid                  @  e
1059         .long   __dabt_invalid                  @  f
1060
1061 /*
1062  * Prefetch abort dispatcher
1063  * Enter in ABT mode, spsr = USR CPSR, lr = USR PC
1064  */
1065         vector_stub     pabt, ABT_MODE, 4
1066
1067         .long   __pabt_usr                      @  0 (USR_26 / USR_32)
1068         .long   __pabt_invalid                  @  1 (FIQ_26 / FIQ_32)
1069         .long   __pabt_invalid                  @  2 (IRQ_26 / IRQ_32)
1070         .long   __pabt_svc                      @  3 (SVC_26 / SVC_32)
1071         .long   __pabt_invalid                  @  4
1072         .long   __pabt_invalid                  @  5
1073         .long   __pabt_invalid                  @  6
1074         .long   __pabt_invalid                  @  7
1075         .long   __pabt_invalid                  @  8
1076         .long   __pabt_invalid                  @  9
1077         .long   __pabt_invalid                  @  a
1078         .long   __pabt_invalid                  @  b
1079         .long   __pabt_invalid                  @  c
1080         .long   __pabt_invalid                  @  d
1081         .long   __pabt_invalid                  @  e
1082         .long   __pabt_invalid                  @  f
1083
1084 /*
1085  * Undef instr entry dispatcher
1086  * Enter in UND mode, spsr = SVC/USR CPSR, lr = SVC/USR PC
1087  */
1088         vector_stub     und, UND_MODE
1089
1090         .long   __und_usr                       @  0 (USR_26 / USR_32)
1091         .long   __und_invalid                   @  1 (FIQ_26 / FIQ_32)
1092         .long   __und_invalid                   @  2 (IRQ_26 / IRQ_32)
1093         .long   __und_svc                       @  3 (SVC_26 / SVC_32)
1094         .long   __und_invalid                   @  4
1095         .long   __und_invalid                   @  5
1096         .long   __und_invalid                   @  6
1097         .long   __und_invalid                   @  7
1098         .long   __und_invalid                   @  8
1099         .long   __und_invalid                   @  9
1100         .long   __und_invalid                   @  a
1101         .long   __und_invalid                   @  b
1102         .long   __und_invalid                   @  c
1103         .long   __und_invalid                   @  d
1104         .long   __und_invalid                   @  e
1105         .long   __und_invalid                   @  f
1106
1107         .align  5
1108
1109 /*=============================================================================
1110  * Address exception handler
1111  *-----------------------------------------------------------------------------
1112  * These aren't too critical.
1113  * (they're not supposed to happen, and won't happen in 32-bit data mode).
1114  */
1115
1116 vector_addrexcptn:
1117         b       vector_addrexcptn
1118
1119 /*=============================================================================
1120  * Undefined FIQs
1121  *-----------------------------------------------------------------------------
1122  * Enter in FIQ mode, spsr = ANY CPSR, lr = ANY PC
1123  * MUST PRESERVE SVC SPSR, but need to switch to SVC mode to show our msg.
1124  * Basically to switch modes, we *HAVE* to clobber one register...  brain
1125  * damage alert!  I don't think that we can execute any code in here in any
1126  * other mode than FIQ...  Ok you can switch to another mode, but you can't
1127  * get out of that mode without clobbering one register.
1128  */
1129 vector_fiq:
1130         subs    pc, lr, #4
1131
1132         .globl  vector_fiq_offset
1133         .equ    vector_fiq_offset, vector_fiq
1134
1135         .section .vectors, "ax", %progbits
1136 __vectors_start:
1137         W(b)    vector_rst
1138         W(b)    vector_und
1139         W(ldr)  pc, __vectors_start + 0x1000
1140         W(b)    vector_pabt
1141         W(b)    vector_dabt
1142         W(b)    vector_addrexcptn
1143         W(b)    vector_irq
1144         W(b)    vector_fiq
1145
1146         .data
1147
1148         .globl  cr_alignment
1149         .globl  cr_no_alignment
1150 cr_alignment:
1151         .space  4
1152 cr_no_alignment:
1153         .space  4
1154
1155 #ifdef CONFIG_MULTI_IRQ_HANDLER
1156         .globl  handle_arch_irq
1157 handle_arch_irq:
1158         .space  4
1159 #endif