arch/mips/kernel/traps.c

   1 /*
   2  * This file is subject to the terms and conditions of the GNU General Public
   3  * License.  See the file "COPYING" in the main directory of this archive
   4  * for more details.
   5  *
   6  * Copyright (C) 1994 - 1999, 2000, 01, 06 Ralf Baechle
   7  * Copyright (C) 1995, 1996 Paul M. Antoine
   8  * Copyright (C) 1998 Ulf Carlsson
   9  * Copyright (C) 1999 Silicon Graphics, Inc.
  10  * Kevin D. Kissell, kevink@mips.com and Carsten Langgaard, carstenl@mips.com
  11  * Copyright (C) 2002, 2003, 2004, 2005, 2007  Maciej W. Rozycki
  12  * Copyright (C) 2000, 2001, 2012 MIPS Technologies, Inc.  All rights reserved.
  13  * Copyright (C) 2014, Imagination Technologies Ltd.
  14  */
  15 #include <linux/bug.h>
  16 #include <linux/compiler.h>
  17 #include <linux/context_tracking.h>
  18 #include <linux/cpu_pm.h>
  19 #include <linux/kexec.h>
  20 #include <linux/init.h>
  21 #include <linux/kernel.h>
  22 #include <linux/module.h>
  23 #include <linux/mm.h>
  24 #include <linux/sched.h>
  25 #include <linux/smp.h>
  26 #include <linux/spinlock.h>
  27 #include <linux/kallsyms.h>
  28 #include <linux/bootmem.h>
  29 #include <linux/interrupt.h>
  30 #include <linux/ptrace.h>
  31 #include <linux/kgdb.h>
  32 #include <linux/kdebug.h>
  33 #include <linux/kprobes.h>
  34 #include <linux/notifier.h>
  35 #include <linux/kdb.h>
  36 #include <linux/irq.h>
  37 #include <linux/perf_event.h>
  38
  39 #include <asm/bootinfo.h>
  40 #include <asm/branch.h>
  41 #include <asm/break.h>
  42 #include <asm/cop2.h>
  43 #include <asm/cpu.h>
  44 #include <asm/cpu-type.h>
  45 #include <asm/dsp.h>
  46 #include <asm/fpu.h>
  47 #include <asm/fpu_emulator.h>
  48 #include <asm/idle.h>
  49 #include <asm/mipsregs.h>
  50 #include <asm/mipsmtregs.h>
  51 #include <asm/module.h>
  52 #include <asm/msa.h>
  53 #include <asm/pgtable.h>
  54 #include <asm/ptrace.h>
  55 #include <asm/sections.h>
  56 #include <asm/tlbdebug.h>
  57 #include <asm/traps.h>
  58 #include <asm/uaccess.h>
  59 #include <asm/watch.h>
  60 #include <asm/mmu_context.h>
  61 #include <asm/types.h>
  62 #include <asm/stacktrace.h>
  63 #include <asm/uasm.h>
  64
  65 extern void check_wait(void);
  66 extern asmlinkage void rollback_handle_int(void);
  67 extern asmlinkage void handle_int(void);
  68 extern u32 handle_tlbl[];
  69 extern u32 handle_tlbs[];
  70 extern u32 handle_tlbm[];
  71 extern asmlinkage void handle_adel(void);
  72 extern asmlinkage void handle_ades(void);
  73 extern asmlinkage void handle_ibe(void);
  74 extern asmlinkage void handle_dbe(void);
  75 extern asmlinkage void handle_sys(void);
  76 extern asmlinkage void handle_bp(void);
  77 extern asmlinkage void handle_ri(void);
  78 extern asmlinkage void handle_ri_rdhwr_vivt(void);
  79 extern asmlinkage void handle_ri_rdhwr(void);
  80 extern asmlinkage void handle_cpu(void);
  81 extern asmlinkage void handle_ov(void);
  82 extern asmlinkage void handle_tr(void);
  83 extern asmlinkage void handle_msa_fpe(void);
  84 extern asmlinkage void handle_fpe(void);
  85 extern asmlinkage void handle_ftlb(void);
  86 extern asmlinkage void handle_msa(void);
  87 extern asmlinkage void handle_mdmx(void);
  88 extern asmlinkage void handle_watch(void);
  89 extern asmlinkage void handle_mt(void);
  90 extern asmlinkage void handle_dsp(void);
  91 extern asmlinkage void handle_mcheck(void);
  92 extern asmlinkage void handle_reserved(void);
  93 extern void tlb_do_page_fault_0(void);
  94
  95 void (*board_be_init)(void);
  96 int (*board_be_handler)(struct pt_regs *regs, int is_fixup);
  97 void (*board_nmi_handler_setup)(void);
  98 void (*board_ejtag_handler_setup)(void);
  99 void (*board_bind_eic_interrupt)(int irq, int regset);
 100 void (*board_ebase_setup)(void);
 101 void(*board_cache_error_setup)(void);
 102
 103 static void show_raw_backtrace(unsigned long reg29)
 104 {
 105         unsigned long *sp = (unsigned long *)(reg29 & ~3);
 106         unsigned long addr;
 107
 108         printk("Call Trace:");
 109 #ifdef CONFIG_KALLSYMS
 110         printk("\n");
 111 #endif
 112         while (!kstack_end(sp)) {
 113                 unsigned long __user *p =
 114                         (unsigned long __user *)(unsigned long)sp++;
 115                 if (__get_user(addr, p)) {
 116                         printk(" (Bad stack address)");
 117                         break;
 118                 }
 119                 if (__kernel_text_address(addr))
 120                         print_ip_sym(addr);
 121         }
 122         printk("\n");
 123 }
 124
 125 #ifdef CONFIG_KALLSYMS
 126 int raw_show_trace;
 127 static int __init set_raw_show_trace(char *str)
 128 {
 129         raw_show_trace = 1;
 130         return 1;
 131 }
 132 __setup("raw_show_trace", set_raw_show_trace);
 133 #endif
 134
 135 static void show_backtrace(struct task_struct *task, const struct pt_regs *regs)
 136 {
 137         unsigned long sp = regs->regs[29];
 138         unsigned long ra = regs->regs[31];
 139         unsigned long pc = regs->cp0_epc;
 140
 141         if (!task)
 142                 task = current;
 143
 144         if (raw_show_trace || !__kernel_text_address(pc)) {
 145                 show_raw_backtrace(sp);
 146                 return;
 147         }
 148         printk("Call Trace:\n");
 149         do {
 150                 print_ip_sym(pc);
 151                 pc = unwind_stack(task, &sp, pc, &ra);
 152         } while (pc);
 153         printk("\n");
 154 }
 155
 156 /*
 157  * This routine abuses get_user()/put_user() to reference pointers
 158  * with at least a bit of error checking ...
 159  */
 160 static void show_stacktrace(struct task_struct *task,
 161         const struct pt_regs *regs)
 162 {
 163         const int field = 2 * sizeof(unsigned long);
 164         long stackdata;
 165         int i;
 166         unsigned long __user *sp = (unsigned long __user *)regs->regs[29];
 167
 168         printk("Stack :");
 169         i = 0;
 170         while ((unsigned long) sp & (PAGE_SIZE - 1)) {
 171                 if (i && ((i % (64 / field)) == 0))
 172                         printk("\n       ");
 173                 if (i > 39) {
 174                         printk(" ...");
 175                         break;
 176                 }
 177
 178                 if (__get_user(stackdata, sp++)) {
 179                         printk(" (Bad stack address)");
 180                         break;
 181                 }
 182
 183                 printk(" %0*lx", field, stackdata);
 184                 i++;
 185         }
 186         printk("\n");
 187         show_backtrace(task, regs);
 188 }
 189
 190 void show_stack(struct task_struct *task, unsigned long *sp)
 191 {
 192         struct pt_regs regs;
 193         if (sp) {
 194                 regs.regs[29] = (unsigned long)sp;
 195                 regs.regs[31] = 0;
 196                 regs.cp0_epc = 0;
 197         } else {
 198                 if (task && task != current) {
 199                         regs.regs[29] = task->thread.reg29;
 200                         regs.regs[31] = 0;
 201                         regs.cp0_epc = task->thread.reg31;
 202 #ifdef CONFIG_KGDB_KDB
 203                 } else if (atomic_read(&kgdb_active) != -1 &&
 204                            kdb_current_regs) {
 205                         memcpy(&regs, kdb_current_regs, sizeof(regs));
 206 #endif /* CONFIG_KGDB_KDB */
 207                 } else {
 208                         prepare_frametrace(&regs);
 209                 }
 210         }
 211         show_stacktrace(task, &regs);
 212 }
 213
 214 static void show_code(unsigned int __user *pc)
 215 {
 216         long i;
 217         unsigned short __user *pc16 = NULL;
 218
 219         printk("\nCode:");
 220
 221         if ((unsigned long)pc & 1)
 222                 pc16 = (unsigned short __user *)((unsigned long)pc & ~1);
 223         for(i = -3 ; i < 6 ; i++) {
 224                 unsigned int insn;
 225                 if (pc16 ? __get_user(insn, pc16 + i) : __get_user(insn, pc + i)) {
 226                         printk(" (Bad address in epc)\n");
 227                         break;
 228                 }
 229                 printk("%c%0*x%c", (i?' ':'<'), pc16 ? 4 : 8, insn, (i?' ':'>'));
 230         }
 231 }
 232
 233 static void __show_regs(const struct pt_regs *regs)
 234 {
 235         const int field = 2 * sizeof(unsigned long);
 236         unsigned int cause = regs->cp0_cause;
 237         int i;
 238
 239         show_regs_print_info(KERN_DEFAULT);
 240
 241         /*
 242          * Saved main processor registers
 243          */
 244         for (i = 0; i < 32; ) {
 245                 if ((i % 4) == 0)
 246                         printk("$%2d   :", i);
 247                 if (i == 0)
 248                         printk(" %0*lx", field, 0UL);
 249                 else if (i == 26 || i == 27)
 250                         printk(" %*s", field, "");
 251                 else
 252                         printk(" %0*lx", field, regs->regs[i]);
 253
 254                 i++;
 255                 if ((i % 4) == 0)
 256                         printk("\n");
 257         }
 258
 259 #ifdef CONFIG_CPU_HAS_SMARTMIPS
 260         printk("Acx    : %0*lx\n", field, regs->acx);
 261 #endif
 262         printk("Hi    : %0*lx\n", field, regs->hi);
 263         printk("Lo    : %0*lx\n", field, regs->lo);
 264
 265         /*
 266          * Saved cp0 registers
 267          */
 268         printk("epc   : %0*lx %pS\n", field, regs->cp0_epc,
 269                (void *) regs->cp0_epc);
 270         printk("    %s\n", print_tainted());
 271         printk("ra    : %0*lx %pS\n", field, regs->regs[31],
 272                (void *) regs->regs[31]);
 273
 274         printk("Status: %08x    ", (uint32_t) regs->cp0_status);
 275
 276         if (cpu_has_3kex) {
 277                 if (regs->cp0_status & ST0_KUO)
 278                         printk("KUo ");
 279                 if (regs->cp0_status & ST0_IEO)
 280                         printk("IEo ");
 281                 if (regs->cp0_status & ST0_KUP)
 282                         printk("KUp ");
 283                 if (regs->cp0_status & ST0_IEP)
 284                         printk("IEp ");
 285                 if (regs->cp0_status & ST0_KUC)
 286                         printk("KUc ");
 287                 if (regs->cp0_status & ST0_IEC)
 288                         printk("IEc ");
 289         } else if (cpu_has_4kex) {
 290                 if (regs->cp0_status & ST0_KX)
 291                         printk("KX ");
 292                 if (regs->cp0_status & ST0_SX)
 293                         printk("SX ");
 294                 if (regs->cp0_status & ST0_UX)
 295                         printk("UX ");
 296                 switch (regs->cp0_status & ST0_KSU) {
 297                 case KSU_USER:
 298                         printk("USER ");
 299                         break;
 300                 case KSU_SUPERVISOR:
 301                         printk("SUPERVISOR ");
 302                         break;
 303                 case KSU_KERNEL:
 304                         printk("KERNEL ");
 305                         break;
 306                 default:
 307                         printk("BAD_MODE ");
 308                         break;
 309                 }
 310                 if (regs->cp0_status & ST0_ERL)
 311                         printk("ERL ");
 312                 if (regs->cp0_status & ST0_EXL)
 313                         printk("EXL ");
 314                 if (regs->cp0_status & ST0_IE)
 315                         printk("IE ");
 316         }
 317         printk("\n");
 318
 319         printk("Cause : %08x\n", cause);
 320
 321         cause = (cause & CAUSEF_EXCCODE) >> CAUSEB_EXCCODE;
 322         if (1 <= cause && cause <= 5)
 323                 printk("BadVA : %0*lx\n", field, regs->cp0_badvaddr);
 324
 325         printk("PrId  : %08x (%s)\n", read_c0_prid(),
 326                cpu_name_string());
 327 }
 328
 329 /*
 330  * FIXME: really the generic show_regs should take a const pointer argument.
 331  */
 332 void show_regs(struct pt_regs *regs)
 333 {
 334         __show_regs((struct pt_regs *)regs);
 335 }
 336
 337 void show_registers(struct pt_regs *regs)
 338 {
 339         const int field = 2 * sizeof(unsigned long);
 340         mm_segment_t old_fs = get_fs();
 341
 342         __show_regs(regs);
 343         print_modules();
 344         printk("Process %s (pid: %d, threadinfo=%p, task=%p, tls=%0*lx)\n",
 345                current->comm, current->pid, current_thread_info(), current,
 346               field, current_thread_info()->tp_value);
 347         if (cpu_has_userlocal) {
 348                 unsigned long tls;
 349
 350                 tls = read_c0_userlocal();
 351                 if (tls != current_thread_info()->tp_value)
 352                         printk("*HwTLS: %0*lx\n", field, tls);
 353         }
 354
 355         if (!user_mode(regs))
 356                 /* Necessary for getting the correct stack content */
 357                 set_fs(KERNEL_DS);
 358         show_stacktrace(current, regs);
 359         show_code((unsigned int __user *) regs->cp0_epc);
 360         printk("\n");
 361         set_fs(old_fs);
 362 }
 363
 364 static int regs_to_trapnr(struct pt_regs *regs)
 365 {
 366         return (regs->cp0_cause >> 2) & 0x1f;
 367 }
 368
 369 static DEFINE_RAW_SPINLOCK(die_lock);
 370
 371 void __noreturn die(const char *str, struct pt_regs *regs)
 372 {
 373         static int die_counter;
 374         int sig = SIGSEGV;
 375
 376         oops_enter();
 377
 378         if (notify_die(DIE_OOPS, str, regs, 0, regs_to_trapnr(regs),
 379                        SIGSEGV) == NOTIFY_STOP)
 380                 sig = 0;
 381
 382         console_verbose();
 383         raw_spin_lock_irq(&die_lock);
 384         bust_spinlocks(1);
 385
 386         printk("%s[#%d]:\n", str, ++die_counter);
 387         show_registers(regs);
 388         add_taint(TAINT_DIE, LOCKDEP_NOW_UNRELIABLE);
 389         raw_spin_unlock_irq(&die_lock);
 390
 391         oops_exit();
 392
 393         if (in_interrupt())
 394                 panic("Fatal exception in interrupt");
 395
 396         if (panic_on_oops) {
 397                 printk(KERN_EMERG "Fatal exception: panic in 5 seconds");
 398                 ssleep(5);
 399                 panic("Fatal exception");
 400         }
 401
 402         if (regs && kexec_should_crash(current))
 403                 crash_kexec(regs);
 404
 405         do_exit(sig);
 406 }
 407
 408 extern struct exception_table_entry __start___dbe_table[];
 409 extern struct exception_table_entry __stop___dbe_table[];
 410
 411 __asm__(
 412 "       .section        __dbe_table, \"a\"\n"
 413 "       .previous                       \n");
 414
 415 /* Given an address, look for it in the exception tables. */
 416 static const struct exception_table_entry *search_dbe_tables(unsigned long addr)
 417 {
 418         const struct exception_table_entry *e;
 419
 420         e = search_extable(__start___dbe_table, __stop___dbe_table - 1, addr);
 421         if (!e)
 422                 e = search_module_dbetables(addr);
 423         return e;
 424 }
 425
 426 asmlinkage void do_be(struct pt_regs *regs)
 427 {
 428         const int field = 2 * sizeof(unsigned long);
 429         const struct exception_table_entry *fixup = NULL;
 430         int data = regs->cp0_cause & 4;
 431         int action = MIPS_BE_FATAL;
 432         enum ctx_state prev_state;
 433
 434         prev_state = exception_enter();
 435         /* XXX For now.  Fixme, this searches the wrong table ...  */
 436         if (data && !user_mode(regs))
 437                 fixup = search_dbe_tables(exception_epc(regs));
 438
 439         if (fixup)
 440                 action = MIPS_BE_FIXUP;
 441
 442         if (board_be_handler)
 443                 action = board_be_handler(regs, fixup != NULL);
 444
 445         switch (action) {
 446         case MIPS_BE_DISCARD:
 447                 goto out;
 448         case MIPS_BE_FIXUP:
 449                 if (fixup) {
 450                         regs->cp0_epc = fixup->nextinsn;
 451                         goto out;
 452                 }
 453                 break;
 454         default:
 455                 break;
 456         }
 457
 458         /*
 459          * Assume it would be too dangerous to continue ...
 460          */
 461         printk(KERN_ALERT "%s bus error, epc == %0*lx, ra == %0*lx\n",
 462                data ? "Data" : "Instruction",
 463                field, regs->cp0_epc, field, regs->regs[31]);
 464         if (notify_die(DIE_OOPS, "bus error", regs, 0, regs_to_trapnr(regs),
 465                        SIGBUS) == NOTIFY_STOP)
 466                 goto out;
 467
 468         die_if_kernel("Oops", regs);
 469         force_sig(SIGBUS, current);
 470
 471 out:
 472         exception_exit(prev_state);
 473 }
 474
 475 /*
 476  * ll/sc, rdhwr, sync emulation
 477  */
 478
 479 #define OPCODE 0xfc000000
 480 #define BASE   0x03e00000
 481 #define RT     0x001f0000
 482 #define OFFSET 0x0000ffff
 483 #define LL     0xc0000000
 484 #define SC     0xe0000000
 485 #define SPEC0  0x00000000
 486 #define SPEC3  0x7c000000
 487 #define RD     0x0000f800
 488 #define FUNC   0x0000003f
 489 #define SYNC   0x0000000f
 490 #define RDHWR  0x0000003b
 491
 492 /*  microMIPS definitions   */
 493 #define MM_POOL32A_FUNC 0xfc00ffff
 494 #define MM_RDHWR        0x00006b3c
 495 #define MM_RS           0x001f0000
 496 #define MM_RT           0x03e00000
 497
 498 /*
 499  * The ll_bit is cleared by r*_switch.S
 500  */
 501
 502 unsigned int ll_bit;
 503 struct task_struct *ll_task;
 504
 505 static inline int simulate_ll(struct pt_regs *regs, unsigned int opcode)
 506 {
 507         unsigned long value, __user *vaddr;
 508         long offset;
 509
 510         /*
 511          * analyse the ll instruction that just caused a ri exception
 512          * and put the referenced address to addr.
 513          */
 514
 515         /* sign extend offset */
 516         offset = opcode & OFFSET;
 517         offset <<= 16;
 518         offset >>= 16;
 519
 520         vaddr = (unsigned long __user *)
 521                 ((unsigned long)(regs->regs[(opcode & BASE) >> 21]) + offset);
 522
 523         if ((unsigned long)vaddr & 3)
 524                 return SIGBUS;
 525         if (get_user(value, vaddr))
 526                 return SIGSEGV;
 527
 528         preempt_disable();
 529
 530         if (ll_task == NULL || ll_task == current) {
 531                 ll_bit = 1;
 532         } else {
 533                 ll_bit = 0;
 534         }
 535         ll_task = current;
 536
 537         preempt_enable();
 538
 539         regs->regs[(opcode & RT) >> 16] = value;
 540
 541         return 0;
 542 }
 543
 544 static inline int simulate_sc(struct pt_regs *regs, unsigned int opcode)
 545 {
 546         unsigned long __user *vaddr;
 547         unsigned long reg;
 548         long offset;
 549
 550         /*
 551          * analyse the sc instruction that just caused a ri exception
 552          * and put the referenced address to addr.
 553          */
 554
 555         /* sign extend offset */
 556         offset = opcode & OFFSET;
 557         offset <<= 16;
 558         offset >>= 16;
 559
 560         vaddr = (unsigned long __user *)
 561                 ((unsigned long)(regs->regs[(opcode & BASE) >> 21]) + offset);
 562         reg = (opcode & RT) >> 16;
 563
 564         if ((unsigned long)vaddr & 3)
 565                 return SIGBUS;
 566
 567         preempt_disable();
 568
 569         if (ll_bit == 0 || ll_task != current) {
 570                 regs->regs[reg] = 0;
 571                 preempt_enable();
 572                 return 0;
 573         }
 574
 575         preempt_enable();
 576
 577         if (put_user(regs->regs[reg], vaddr))
 578                 return SIGSEGV;
 579
 580         regs->regs[reg] = 1;
 581
 582         return 0;
 583 }
 584
 585 /*
 586  * ll uses the opcode of lwc0 and sc uses the opcode of swc0.  That is both
 587  * opcodes are supposed to result in coprocessor unusable exceptions if
 588  * executed on ll/sc-less processors.  That's the theory.  In practice a
 589  * few processors such as NEC's VR4100 throw reserved instruction exceptions
 590  * instead, so we're doing the emulation thing in both exception handlers.
 591  */
 592 static int simulate_llsc(struct pt_regs *regs, unsigned int opcode)
 593 {
 594         if ((opcode & OPCODE) == LL) {
 595                 perf_sw_event(PERF_COUNT_SW_EMULATION_FAULTS,
 596                                 1, regs, 0);
 597                 return simulate_ll(regs, opcode);
 598         }
 599         if ((opcode & OPCODE) == SC) {
 600                 perf_sw_event(PERF_COUNT_SW_EMULATION_FAULTS,
 601                                 1, regs, 0);
 602                 return simulate_sc(regs, opcode);
 603         }
 604
 605         return -1;                      /* Must be something else ... */
 606 }
 607
 608 /*
 609  * Simulate trapping 'rdhwr' instructions to provide user accessible
 610  * registers not implemented in hardware.
 611  */
 612 static int simulate_rdhwr(struct pt_regs *regs, int rd, int rt)
 613 {
 614         struct thread_info *ti = task_thread_info(current);
 615
 616         perf_sw_event(PERF_COUNT_SW_EMULATION_FAULTS,
 617                         1, regs, 0);
 618         switch (rd) {
 619         case 0:         /* CPU number */
 620                 regs->regs[rt] = smp_processor_id();
 621                 return 0;
 622         case 1:         /* SYNCI length */
 623                 regs->regs[rt] = min(current_cpu_data.dcache.linesz,
 624                                      current_cpu_data.icache.linesz);
 625                 return 0;
 626         case 2:         /* Read count register */
 627                 regs->regs[rt] = read_c0_count();
 628                 return 0;
 629         case 3:         /* Count register resolution */
 630                 switch (current_cpu_type()) {
 631                 case CPU_20KC:
 632                 case CPU_25KF:
 633                         regs->regs[rt] = 1;
 634                         break;
 635                 default:
 636                         regs->regs[rt] = 2;
 637                 }
 638                 return 0;
 639         case 29:
 640                 regs->regs[rt] = ti->tp_value;
 641                 return 0;
 642         default:
 643                 return -1;
 644         }
 645 }
 646
 647 static int simulate_rdhwr_normal(struct pt_regs *regs, unsigned int opcode)
 648 {
 649         if ((opcode & OPCODE) == SPEC3 && (opcode & FUNC) == RDHWR) {
 650                 int rd = (opcode & RD) >> 11;
 651                 int rt = (opcode & RT) >> 16;
 652
 653                 simulate_rdhwr(regs, rd, rt);
 654                 return 0;
 655         }
 656
 657         /* Not ours.  */
 658         return -1;
 659 }
 660
 661 static int simulate_rdhwr_mm(struct pt_regs *regs, unsigned short opcode)
 662 {
 663         if ((opcode & MM_POOL32A_FUNC) == MM_RDHWR) {
 664                 int rd = (opcode & MM_RS) >> 16;
 665                 int rt = (opcode & MM_RT) >> 21;
 666                 simulate_rdhwr(regs, rd, rt);
 667                 return 0;
 668         }
 669
 670         /* Not ours.  */
 671         return -1;
 672 }
 673
 674 static int simulate_sync(struct pt_regs *regs, unsigned int opcode)
 675 {
 676         if ((opcode & OPCODE) == SPEC0 && (opcode & FUNC) == SYNC) {
 677                 perf_sw_event(PERF_COUNT_SW_EMULATION_FAULTS,
 678                                 1, regs, 0);
 679                 return 0;
 680         }
 681
 682         return -1;                      /* Must be something else ... */
 683 }
 684
 685 asmlinkage void do_ov(struct pt_regs *regs)
 686 {
 687         enum ctx_state prev_state;
 688         siginfo_t info;
 689
 690         prev_state = exception_enter();
 691         die_if_kernel("Integer overflow", regs);
 692
 693         info.si_code = FPE_INTOVF;
 694         info.si_signo = SIGFPE;
 695         info.si_errno = 0;
 696         info.si_addr = (void __user *) regs->cp0_epc;
 697         force_sig_info(SIGFPE, &info, current);
 698         exception_exit(prev_state);
 699 }
 700
 701 int process_fpemu_return(int sig, void __user *fault_addr)
 702 {
 703         if (sig == SIGSEGV || sig == SIGBUS) {
 704                 struct siginfo si = {0};
 705                 si.si_addr = fault_addr;
 706                 si.si_signo = sig;
 707                 if (sig == SIGSEGV) {
 708                         down_read(&current->mm->mmap_sem);
 709                         if (find_vma(current->mm, (unsigned long)fault_addr))
 710                                 si.si_code = SEGV_ACCERR;
 711                         else
 712                                 si.si_code = SEGV_MAPERR;
 713                         up_read(&current->mm->mmap_sem);
 714                 } else {
 715                         si.si_code = BUS_ADRERR;
 716                 }
 717                 force_sig_info(sig, &si, current);
 718                 return 1;
 719         } else if (sig) {
 720                 force_sig(sig, current);
 721                 return 1;
 722         } else {
 723                 return 0;
 724         }
 725 }
 726
 727 static int simulate_fp(struct pt_regs *regs, unsigned int opcode,
 728                        unsigned long old_epc, unsigned long old_ra)
 729 {
 730         union mips_instruction inst = { .word = opcode };
 731         void __user *fault_addr = NULL;
 732         int sig;
 733
 734         /* If it's obviously not an FP instruction, skip it */
 735         switch (inst.i_format.opcode) {
 736         case cop1_op:
 737         case cop1x_op:
 738         case lwc1_op:
 739         case ldc1_op:
 740         case swc1_op:
 741         case sdc1_op:
 742                 break;
 743
 744         default:
 745                 return -1;
 746         }
 747
 748         /*
 749          * do_ri skipped over the instruction via compute_return_epc, undo
 750          * that for the FPU emulator.
 751          */
 752         regs->cp0_epc = old_epc;
 753         regs->regs[31] = old_ra;
 754
 755         /* Save the FP context to struct thread_struct */
 756         lose_fpu(1);
 757
 758         /* Run the emulator */
 759         sig = fpu_emulator_cop1Handler(regs, &current->thread.fpu, 1,
 760                                        &fault_addr);
 761
 762         /* If something went wrong, signal */
 763         process_fpemu_return(sig, fault_addr);
 764
 765         /* Restore the hardware register state */
 766         own_fpu(1);
 767
 768         return 0;
 769 }
 770
 771 /*
 772  * XXX Delayed fp exceptions when doing a lazy ctx switch XXX
 773  */
 774 asmlinkage void do_fpe(struct pt_regs *regs, unsigned long fcr31)
 775 {
 776         enum ctx_state prev_state;
 777         siginfo_t info = {0};
 778
 779         prev_state = exception_enter();
 780         if (notify_die(DIE_FP, "FP exception", regs, 0, regs_to_trapnr(regs),
 781                        SIGFPE) == NOTIFY_STOP)
 782                 goto out;
 783         die_if_kernel("FP exception in kernel code", regs);
 784
 785         if (fcr31 & FPU_CSR_UNI_X) {
 786                 int sig;
 787                 void __user *fault_addr = NULL;
 788
 789                 /*
 790                  * Unimplemented operation exception.  If we've got the full
 791                  * software emulator on-board, let's use it...
 792                  *
 793                  * Force FPU to dump state into task/thread context.  We're
 794                  * moving a lot of data here for what is probably a single
 795                  * instruction, but the alternative is to pre-decode the FP
 796                  * register operands before invoking the emulator, which seems
 797                  * a bit extreme for what should be an infrequent event.
 798                  */
 799                 /* Ensure 'resume' not overwrite saved fp context again. */
 800                 lose_fpu(1);
 801
 802                 /* Run the emulator */
 803                 sig = fpu_emulator_cop1Handler(regs, &current->thread.fpu, 1,
 804                                                &fault_addr);
 805
 806                 /*
 807                  * We can't allow the emulated instruction to leave any of
 808                  * the cause bit set in $fcr31.
 809                  */
 810                 current->thread.fpu.fcr31 &= ~FPU_CSR_ALL_X;
 811
 812                 /* Restore the hardware register state */
 813                 own_fpu(1);     /* Using the FPU again.  */
 814
 815                 /* If something went wrong, signal */
 816                 process_fpemu_return(sig, fault_addr);
 817
 818                 goto out;
 819         } else if (fcr31 & FPU_CSR_INV_X)
 820                 info.si_code = FPE_FLTINV;
 821         else if (fcr31 & FPU_CSR_DIV_X)
 822                 info.si_code = FPE_FLTDIV;
 823         else if (fcr31 & FPU_CSR_OVF_X)
 824                 info.si_code = FPE_FLTOVF;
 825         else if (fcr31 & FPU_CSR_UDF_X)
 826                 info.si_code = FPE_FLTUND;
 827         else if (fcr31 & FPU_CSR_INE_X)
 828                 info.si_code = FPE_FLTRES;
 829         else
 830                 info.si_code = __SI_FAULT;
 831         info.si_signo = SIGFPE;
 832         info.si_errno = 0;
 833         info.si_addr = (void __user *) regs->cp0_epc;
 834         force_sig_info(SIGFPE, &info, current);
 835
 836 out:
 837         exception_exit(prev_state);
 838 }
 839
 840 static void do_trap_or_bp(struct pt_regs *regs, unsigned int code,
 841         const char *str)
 842 {
 843         siginfo_t info;
 844         char b[40];
 845
 846 #ifdef CONFIG_KGDB_LOW_LEVEL_TRAP
 847         if (kgdb_ll_trap(DIE_TRAP, str, regs, code, regs_to_trapnr(regs), SIGTRAP) == NOTIFY_STOP)
 848                 return;
 849 #endif /* CONFIG_KGDB_LOW_LEVEL_TRAP */
 850
 851         if (notify_die(DIE_TRAP, str, regs, code, regs_to_trapnr(regs),
 852                        SIGTRAP) == NOTIFY_STOP)
 853                 return;
 854
 855         /*
 856          * A short test says that IRIX 5.3 sends SIGTRAP for all trap
 857          * insns, even for trap and break codes that indicate arithmetic
 858          * failures.  Weird ...
 859          * But should we continue the brokenness???  --macro
 860          */
 861         switch (code) {
 862         case BRK_OVERFLOW:
 863         case BRK_DIVZERO:
 864                 scnprintf(b, sizeof(b), "%s instruction in kernel code", str);
 865                 die_if_kernel(b, regs);
 866                 if (code == BRK_DIVZERO)
 867                         info.si_code = FPE_INTDIV;
 868                 else
 869                         info.si_code = FPE_INTOVF;
 870                 info.si_signo = SIGFPE;
 871                 info.si_errno = 0;
 872                 info.si_addr = (void __user *) regs->cp0_epc;
 873                 force_sig_info(SIGFPE, &info, current);
 874                 break;
 875         case BRK_BUG:
 876                 die_if_kernel("Kernel bug detected", regs);
 877                 force_sig(SIGTRAP, current);
 878                 break;
 879         case BRK_MEMU:
 880                 /*
 881                  * Address errors may be deliberately induced by the FPU
 882                  * emulator to retake control of the CPU after executing the
 883                  * instruction in the delay slot of an emulated branch.
 884                  *
 885                  * Terminate if exception was recognized as a delay slot return
 886                  * otherwise handle as normal.
 887                  */
 888                 if (do_dsemulret(regs))
 889                         return;
 890
 891                 die_if_kernel("Math emu break/trap", regs);
 892                 force_sig(SIGTRAP, current);
 893                 break;
 894         default:
 895                 scnprintf(b, sizeof(b), "%s instruction in kernel code", str);
 896                 die_if_kernel(b, regs);
 897                 force_sig(SIGTRAP, current);
 898         }
 899 }
 900
 901 asmlinkage void do_bp(struct pt_regs *regs)
 902 {
 903         unsigned int opcode, bcode;
 904         enum ctx_state prev_state;
 905         unsigned long epc;
 906         u16 instr[2];
 907         mm_segment_t seg;
 908
 909         seg = get_fs();
 910         if (!user_mode(regs))
 911                 set_fs(KERNEL_DS);
 912
 913         prev_state = exception_enter();
 914         if (get_isa16_mode(regs->cp0_epc)) {
 915                 /* Calculate EPC. */
 916                 epc = exception_epc(regs);
 917                 if (cpu_has_mmips) {
 918                         if ((__get_user(instr[0], (u16 __user *)msk_isa16_mode(epc)) ||
 919                             (__get_user(instr[1], (u16 __user *)msk_isa16_mode(epc + 2)))))
 920                                 goto out_sigsegv;
 921                         opcode = (instr[0] << 16) | instr[1];
 922                 } else {
 923                         /* MIPS16e mode */
 924                         if (__get_user(instr[0],
 925                                        (u16 __user *)msk_isa16_mode(epc)))
 926                                 goto out_sigsegv;
 927                         bcode = (instr[0] >> 6) & 0x3f;
 928                         do_trap_or_bp(regs, bcode, "Break");
 929                         goto out;
 930                 }
 931         } else {
 932                 if (__get_user(opcode,
 933                                (unsigned int __user *) exception_epc(regs)))
 934                         goto out_sigsegv;
 935         }
 936
 937         /*
 938          * There is the ancient bug in the MIPS assemblers that the break
 939          * code starts left to bit 16 instead to bit 6 in the opcode.
 940          * Gas is bug-compatible, but not always, grrr...
 941          * We handle both cases with a simple heuristics.  --macro
 942          */
 943         bcode = ((opcode >> 6) & ((1 << 20) - 1));
 944         if (bcode >= (1 << 10))
 945                 bcode >>= 10;
 946
 947         /*
 948          * notify the kprobe handlers, if instruction is likely to
 949          * pertain to them.
 950          */
 951         switch (bcode) {
 952         case BRK_KPROBE_BP:
 953                 if (notify_die(DIE_BREAK, "debug", regs, bcode,
 954                                regs_to_trapnr(regs), SIGTRAP) == NOTIFY_STOP)
 955                         goto out;
 956                 else
 957                         break;
 958         case BRK_KPROBE_SSTEPBP:
 959                 if (notify_die(DIE_SSTEPBP, "single_step", regs, bcode,
 960                                regs_to_trapnr(regs), SIGTRAP) == NOTIFY_STOP)
 961                         goto out;
 962                 else
 963                         break;
 964         default:
 965                 break;
 966         }
 967
 968         do_trap_or_bp(regs, bcode, "Break");
 969
 970 out:
 971         set_fs(seg);
 972         exception_exit(prev_state);
 973         return;
 974
 975 out_sigsegv:
 976         force_sig(SIGSEGV, current);
 977         goto out;
 978 }
 979
 980 asmlinkage void do_tr(struct pt_regs *regs)
 981 {
 982         u32 opcode, tcode = 0;
 983         enum ctx_state prev_state;
 984         u16 instr[2];
 985         mm_segment_t seg;
 986         unsigned long epc = msk_isa16_mode(exception_epc(regs));
 987
 988         seg = get_fs();
 989         if (!user_mode(regs))
 990                 set_fs(get_ds());
 991
 992         prev_state = exception_enter();
 993         if (get_isa16_mode(regs->cp0_epc)) {
 994                 if (__get_user(instr[0], (u16 __user *)(epc + 0)) ||
 995                     __get_user(instr[1], (u16 __user *)(epc + 2)))
 996                         goto out_sigsegv;
 997                 opcode = (instr[0] << 16) | instr[1];
 998                 /* Immediate versions don't provide a code.  */
 999                 if (!(opcode & OPCODE))
1000                         tcode = (opcode >> 12) & ((1 << 4) - 1);
1001         } else {
1002                 if (__get_user(opcode, (u32 __user *)epc))
1003                         goto out_sigsegv;
1004                 /* Immediate versions don't provide a code.  */
1005                 if (!(opcode & OPCODE))
1006                         tcode = (opcode >> 6) & ((1 << 10) - 1);
1007         }
1008
1009         do_trap_or_bp(regs, tcode, "Trap");
1010
1011 out:
1012         set_fs(seg);
1013         exception_exit(prev_state);
1014         return;
1015
1016 out_sigsegv:
1017         force_sig(SIGSEGV, current);
1018         goto out;
1019 }
1020
1021 asmlinkage void do_ri(struct pt_regs *regs)
1022 {
1023         unsigned int __user *epc = (unsigned int __user *)exception_epc(regs);
1024         unsigned long old_epc = regs->cp0_epc;
1025         unsigned long old31 = regs->regs[31];
1026         enum ctx_state prev_state;
1027         unsigned int opcode = 0;
1028         int status = -1;
1029
1030         prev_state = exception_enter();
1031         if (notify_die(DIE_RI, "RI Fault", regs, 0, regs_to_trapnr(regs),
1032                        SIGILL) == NOTIFY_STOP)
1033                 goto out;
1034
1035         die_if_kernel("Reserved instruction in kernel code", regs);
1036
1037         if (unlikely(compute_return_epc(regs) < 0))
1038                 goto out;
1039
1040         if (get_isa16_mode(regs->cp0_epc)) {
1041                 unsigned short mmop[2] = { 0 };
1042
1043                 if (unlikely(get_user(mmop[0], epc) < 0))
1044                         status = SIGSEGV;
1045                 if (unlikely(get_user(mmop[1], epc) < 0))
1046                         status = SIGSEGV;
1047                 opcode = (mmop[0] << 16) | mmop[1];
1048
1049                 if (status < 0)
1050                         status = simulate_rdhwr_mm(regs, opcode);
1051         } else {
1052                 if (unlikely(get_user(opcode, epc) < 0))
1053                         status = SIGSEGV;
1054
1055                 if (!cpu_has_llsc && status < 0)
1056                         status = simulate_llsc(regs, opcode);
1057
1058                 if (status < 0)
1059                         status = simulate_rdhwr_normal(regs, opcode);
1060
1061                 if (status < 0)
1062                         status = simulate_sync(regs, opcode);
1063
1064                 if (status < 0)
1065                         status = simulate_fp(regs, opcode, old_epc, old31);
1066         }
1067
1068         if (status < 0)
1069                 status = SIGILL;
1070
1071         if (unlikely(status > 0)) {
1072                 regs->cp0_epc = old_epc;                /* Undo skip-over.  */
1073                 regs->regs[31] = old31;
1074                 force_sig(status, current);
1075         }
1076
1077 out:
1078         exception_exit(prev_state);
1079 }
1080
1081 /*
1082  * MIPS MT processors may have fewer FPU contexts than CPU threads. If we've
1083  * emulated more than some threshold number of instructions, force migration to
1084  * a "CPU" that has FP support.
1085  */
1086 static void mt_ase_fp_affinity(void)
1087 {
1088 #ifdef CONFIG_MIPS_MT_FPAFF
1089         if (mt_fpemul_threshold > 0 &&
1090              ((current->thread.emulated_fp++ > mt_fpemul_threshold))) {
1091                 /*
1092                  * If there's no FPU present, or if the application has already
1093                  * restricted the allowed set to exclude any CPUs with FPUs,
1094                  * we'll skip the procedure.
1095                  */
1096                 if (cpus_intersects(current->cpus_allowed, mt_fpu_cpumask)) {
1097                         cpumask_t tmask;
1098
1099                         current->thread.user_cpus_allowed
1100                                 = current->cpus_allowed;
1101                         cpus_and(tmask, current->cpus_allowed,
1102                                 mt_fpu_cpumask);
1103                         set_cpus_allowed_ptr(current, &tmask);
1104                         set_thread_flag(TIF_FPUBOUND);
1105                 }
1106         }
1107 #endif /* CONFIG_MIPS_MT_FPAFF */
1108 }
1109
1110 /*
1111  * No lock; only written during early bootup by CPU 0.
1112  */
1113 static RAW_NOTIFIER_HEAD(cu2_chain);
1114
1115 int __ref register_cu2_notifier(struct notifier_block *nb)
1116 {
1117         return raw_notifier_chain_register(&cu2_chain, nb);
1118 }
1119
1120 int cu2_notifier_call_chain(unsigned long val, void *v)
1121 {
1122         return raw_notifier_call_chain(&cu2_chain, val, v);
1123 }
1124
1125 static int default_cu2_call(struct notifier_block *nfb, unsigned long action,
1126         void *data)
1127 {
1128         struct pt_regs *regs = data;
1129
1130         die_if_kernel("COP2: Unhandled kernel unaligned access or invalid "
1131                               "instruction", regs);
1132         force_sig(SIGILL, current);
1133
1134         return NOTIFY_OK;
1135 }
1136
1137 static int wait_on_fp_mode_switch(atomic_t *p)
1138 {
1139         /*
1140          * The FP mode for this task is currently being switched. That may
1141          * involve modifications to the format of this tasks FP context which
1142          * make it unsafe to proceed with execution for the moment. Instead,
1143          * schedule some other task.
1144          */
1145         schedule();
1146         return 0;
1147 }
1148
1149 static int enable_restore_fp_context(int msa)
1150 {
1151         int err, was_fpu_owner, prior_msa;
1152
1153         /*
1154          * If an FP mode switch is currently underway, wait for it to
1155          * complete before proceeding.
1156          */
1157         wait_on_atomic_t(&current->mm->context.fp_mode_switching,
1158                          wait_on_fp_mode_switch, TASK_KILLABLE);
1159
1160         if (!used_math()) {
1161                 /* First time FP context user. */
1162                 preempt_disable();
1163                 err = init_fpu();
1164                 if (msa && !err) {
1165                         enable_msa();
1166                         _init_msa_upper();
1167                         set_thread_flag(TIF_USEDMSA);
1168                         set_thread_flag(TIF_MSA_CTX_LIVE);
1169                 }
1170                 preempt_enable();
1171                 if (!err)
1172                         set_used_math();
1173                 return err;
1174         }
1175
1176         /*
1177          * This task has formerly used the FP context.
1178          *
1179          * If this thread has no live MSA vector context then we can simply
1180          * restore the scalar FP context. If it has live MSA vector context
1181          * (that is, it has or may have used MSA since last performing a
1182          * function call) then we'll need to restore the vector context. This
1183          * applies even if we're currently only executing a scalar FP
1184          * instruction. This is because if we were to later execute an MSA
1185          * instruction then we'd either have to:
1186          *
1187          *  - Restore the vector context & clobber any registers modified by
1188          *    scalar FP instructions between now & then.
1189          *
1190          * or
1191          *
1192          *  - Not restore the vector context & lose the most significant bits
1193          *    of all vector registers.
1194          *
1195          * Neither of those options is acceptable. We cannot restore the least
1196          * significant bits of the registers now & only restore the most
1197          * significant bits later because the most significant bits of any
1198          * vector registers whose aliased FP register is modified now will have
1199          * been zeroed. We'd have no way to know that when restoring the vector
1200          * context & thus may load an outdated value for the most significant
1201          * bits of a vector register.
1202          */
1203         if (!msa && !thread_msa_context_live())
1204                 return own_fpu(1);
1205
1206         /*
1207          * This task is using or has previously used MSA. Thus we require
1208          * that Status.FR == 1.
1209          */
1210         preempt_disable();
1211         was_fpu_owner = is_fpu_owner();
1212         err = own_fpu_inatomic(0);
1213         if (err)
1214                 goto out;
1215
1216         enable_msa();
1217         write_msa_csr(current->thread.fpu.msacsr);
1218         set_thread_flag(TIF_USEDMSA);
1219
1220         /*
1221          * If this is the first time that the task is using MSA and it has
1222          * previously used scalar FP in this time slice then we already nave
1223          * FP context which we shouldn't clobber. We do however need to clear
1224          * the upper 64b of each vector register so that this task has no
1225          * opportunity to see data left behind by another.
1226          */
1227         prior_msa = test_and_set_thread_flag(TIF_MSA_CTX_LIVE);
1228         if (!prior_msa && was_fpu_owner) {
1229                 _init_msa_upper();
1230
1231                 goto out;
1232         }
1233
1234         if (!prior_msa) {
1235                 /*
1236                  * Restore the least significant 64b of each vector register
1237                  * from the existing scalar FP context.
1238                  */
1239                 _restore_fp(current);
1240
1241                 /*
1242                  * The task has not formerly used MSA, so clear the upper 64b
1243                  * of each vector register such that it cannot see data left
1244                  * behind by another task.
1245                  */
1246                 _init_msa_upper();
1247         } else {
1248                 /* We need to restore the vector context. */
1249                 restore_msa(current);
1250
1251                 /* Restore the scalar FP control & status register */
1252                 if (!was_fpu_owner)
1253                         asm volatile("ctc1 %0, $31" : : "r"(current->thread.fpu.fcr31));
1254         }
1255
1256 out:
1257         preempt_enable();
1258
1259         return 0;
1260 }
1261
1262 asmlinkage void do_cpu(struct pt_regs *regs)
1263 {
1264         enum ctx_state prev_state;
1265         unsigned int __user *epc;
1266         unsigned long old_epc, old31;
1267         unsigned int opcode;
1268         unsigned int cpid;
1269         int status, err;
1270         unsigned long __maybe_unused flags;
1271
1272         prev_state = exception_enter();
1273         cpid = (regs->cp0_cause >> CAUSEB_CE) & 3;
1274
1275         if (cpid != 2)
1276                 die_if_kernel("do_cpu invoked from kernel context!", regs);
1277
1278         switch (cpid) {
1279         case 0:
1280                 epc = (unsigned int __user *)exception_epc(regs);
1281                 old_epc = regs->cp0_epc;
1282                 old31 = regs->regs[31];
1283                 opcode = 0;
1284                 status = -1;
1285
1286                 if (unlikely(compute_return_epc(regs) < 0))
1287                         goto out;
1288
1289                 if (get_isa16_mode(regs->cp0_epc)) {
1290                         unsigned short mmop[2] = { 0 };
1291
1292                         if (unlikely(get_user(mmop[0], epc) < 0))
1293                                 status = SIGSEGV;
1294                         if (unlikely(get_user(mmop[1], epc) < 0))
1295                                 status = SIGSEGV;
1296                         opcode = (mmop[0] << 16) | mmop[1];
1297
1298                         if (status < 0)
1299                                 status = simulate_rdhwr_mm(regs, opcode);
1300                 } else {
1301                         if (unlikely(get_user(opcode, epc) < 0))
1302                                 status = SIGSEGV;
1303
1304                         if (!cpu_has_llsc && status < 0)
1305                                 status = simulate_llsc(regs, opcode);
1306
1307                         if (status < 0)
1308                                 status = simulate_rdhwr_normal(regs, opcode);
1309                 }
1310
1311                 if (status < 0)
1312                         status = SIGILL;
1313
1314                 if (unlikely(status > 0)) {
1315                         regs->cp0_epc = old_epc;        /* Undo skip-over.  */
1316                         regs->regs[31] = old31;
1317                         force_sig(status, current);
1318                 }
1319
1320                 goto out;
1321
1322         case 3:
1323                 /*
1324                  * Old (MIPS I and MIPS II) processors will set this code
1325                  * for COP1X opcode instructions that replaced the original
1326                  * COP3 space.  We don't limit COP1 space instructions in
1327                  * the emulator according to the CPU ISA, so we want to
1328                  * treat COP1X instructions consistently regardless of which
1329                  * code the CPU chose.  Therefore we redirect this trap to
1330                  * the FP emulator too.
1331                  *
1332                  * Then some newer FPU-less processors use this code
1333                  * erroneously too, so they are covered by this choice
1334                  * as well.
1335                  */
1336                 if (raw_cpu_has_fpu)
1337                         break;
1338                 /* Fall through.  */
1339
1340         case 1:
1341                 err = enable_restore_fp_context(0);
1342
1343                 if (!raw_cpu_has_fpu || err) {
1344                         int sig;
1345                         void __user *fault_addr = NULL;
1346                         sig = fpu_emulator_cop1Handler(regs,
1347                                                        &current->thread.fpu,
1348                                                        0, &fault_addr);
1349                         if (!process_fpemu_return(sig, fault_addr) && !err)
1350                                 mt_ase_fp_affinity();
1351                 }
1352
1353                 goto out;
1354
1355         case 2:
1356                 raw_notifier_call_chain(&cu2_chain, CU2_EXCEPTION, regs);
1357                 goto out;
1358         }
1359
1360         force_sig(SIGILL, current);
1361
1362 out:
1363         exception_exit(prev_state);
1364 }
1365
1366 asmlinkage void do_msa_fpe(struct pt_regs *regs)
1367 {
1368         enum ctx_state prev_state;
1369
1370         prev_state = exception_enter();
1371         die_if_kernel("do_msa_fpe invoked from kernel context!", regs);
1372         force_sig(SIGFPE, current);
1373         exception_exit(prev_state);
1374 }
1375
1376 asmlinkage void do_msa(struct pt_regs *regs)
1377 {
1378         enum ctx_state prev_state;
1379         int err;
1380
1381         prev_state = exception_enter();
1382
1383         if (!cpu_has_msa || test_thread_flag(TIF_32BIT_FPREGS)) {
1384                 force_sig(SIGILL, current);
1385                 goto out;
1386         }
1387
1388         die_if_kernel("do_msa invoked from kernel context!", regs);
1389
1390         err = enable_restore_fp_context(1);
1391         if (err)
1392                 force_sig(SIGILL, current);
1393 out:
1394         exception_exit(prev_state);
1395 }
1396
1397 asmlinkage void do_mdmx(struct pt_regs *regs)
1398 {
1399         enum ctx_state prev_state;
1400
1401         prev_state = exception_enter();
1402         force_sig(SIGILL, current);
1403         exception_exit(prev_state);
1404 }
1405
1406 /*
1407  * Called with interrupts disabled.
1408  */
1409 asmlinkage void do_watch(struct pt_regs *regs)
1410 {
1411         enum ctx_state prev_state;
1412         u32 cause;
1413
1414         prev_state = exception_enter();
1415         /*
1416          * Clear WP (bit 22) bit of cause register so we don't loop
1417          * forever.
1418          */
1419         cause = read_c0_cause();
1420         cause &= ~(1 << 22);
1421         write_c0_cause(cause);
1422
1423         /*
1424          * If the current thread has the watch registers loaded, save
1425          * their values and send SIGTRAP.  Otherwise another thread
1426          * left the registers set, clear them and continue.
1427          */
1428         if (test_tsk_thread_flag(current, TIF_LOAD_WATCH)) {
1429                 mips_read_watch_registers();
1430                 local_irq_enable();
1431                 force_sig(SIGTRAP, current);
1432         } else {
1433                 mips_clear_watch_registers();
1434                 local_irq_enable();
1435         }
1436         exception_exit(prev_state);
1437 }
1438
1439 asmlinkage void do_mcheck(struct pt_regs *regs)
1440 {
1441         const int field = 2 * sizeof(unsigned long);
1442         int multi_match = regs->cp0_status & ST0_TS;
1443         enum ctx_state prev_state;
1444
1445         prev_state = exception_enter();
1446         show_regs(regs);
1447
1448         if (multi_match) {
1449                 pr_err("Index   : %0x\n", read_c0_index());
1450                 pr_err("Pagemask: %0x\n", read_c0_pagemask());
1451                 pr_err("EntryHi : %0*lx\n", field, read_c0_entryhi());
1452                 pr_err("EntryLo0: %0*lx\n", field, read_c0_entrylo0());
1453                 pr_err("EntryLo1: %0*lx\n", field, read_c0_entrylo1());
1454                 pr_err("Wired   : %0x\n", read_c0_wired());
1455                 pr_err("Pagegrain: %0x\n", read_c0_pagegrain());
1456                 if (cpu_has_htw) {
1457                         pr_err("PWField : %0*lx\n", field, read_c0_pwfield());
1458                         pr_err("PWSize  : %0*lx\n", field, read_c0_pwsize());
1459                         pr_err("PWCtl   : %0x\n", read_c0_pwctl());
1460                 }
1461                 pr_err("\n");
1462                 dump_tlb_all();
1463         }
1464
1465         show_code((unsigned int __user *) regs->cp0_epc);
1466
1467         /*
1468          * Some chips may have other causes of machine check (e.g. SB1
1469          * graduation timer)
1470          */
1471         panic("Caught Machine Check exception - %scaused by multiple "
1472               "matching entries in the TLB.",
1473               (multi_match) ? "" : "not ");
1474 }
1475
1476 asmlinkage void do_mt(struct pt_regs *regs)
1477 {
1478         int subcode;
1479
1480         subcode = (read_vpe_c0_vpecontrol() & VPECONTROL_EXCPT)
1481                         >> VPECONTROL_EXCPT_SHIFT;
1482         switch (subcode) {
1483         case 0:
1484                 printk(KERN_DEBUG "Thread Underflow\n");
1485                 break;
1486         case 1:
1487                 printk(KERN_DEBUG "Thread Overflow\n");
1488                 break;
1489         case 2:
1490                 printk(KERN_DEBUG "Invalid YIELD Qualifier\n");
1491                 break;
1492         case 3:
1493                 printk(KERN_DEBUG "Gating Storage Exception\n");
1494                 break;
1495         case 4:
1496                 printk(KERN_DEBUG "YIELD Scheduler Exception\n");
1497                 break;
1498         case 5:
1499                 printk(KERN_DEBUG "Gating Storage Scheduler Exception\n");
1500                 break;
1501         default:
1502                 printk(KERN_DEBUG "*** UNKNOWN THREAD EXCEPTION %d ***\n",
1503                         subcode);
1504                 break;
1505         }
1506         die_if_kernel("MIPS MT Thread exception in kernel", regs);
1507
1508         force_sig(SIGILL, current);
1509 }
1510
1511
1512 asmlinkage void do_dsp(struct pt_regs *regs)
1513 {
1514         if (cpu_has_dsp)
1515                 panic("Unexpected DSP exception");
1516
1517         force_sig(SIGILL, current);
1518 }
1519
1520 asmlinkage void do_reserved(struct pt_regs *regs)
1521 {
1522         /*
1523          * Game over - no way to handle this if it ever occurs.  Most probably
1524          * caused by a new unknown cpu type or after another deadly
1525          * hard/software error.
1526          */
1527         show_regs(regs);
1528         panic("Caught reserved exception %ld - should not happen.",
1529               (regs->cp0_cause & 0x7f) >> 2);
1530 }
1531
1532 static int __initdata l1parity = 1;
1533 static int __init nol1parity(char *s)
1534 {
1535         l1parity = 0;
1536         return 1;
1537 }
1538 __setup("nol1par", nol1parity);
1539 static int __initdata l2parity = 1;
1540 static int __init nol2parity(char *s)
1541 {
1542         l2parity = 0;
1543         return 1;
1544 }
1545 __setup("nol2par", nol2parity);
1546
1547 /*
1548  * Some MIPS CPUs can enable/disable for cache parity detection, but do
1549  * it different ways.
1550  */
1551 static inline void parity_protection_init(void)
1552 {
1553         switch (current_cpu_type()) {
1554         case CPU_24K:
1555         case CPU_34K:
1556         case CPU_74K:
1557         case CPU_1004K:
1558         case CPU_1074K:
1559         case CPU_INTERAPTIV:
1560         case CPU_PROAPTIV:
1561         case CPU_P5600:
1562                 {
1563 #define ERRCTL_PE       0x80000000
1564 #define ERRCTL_L2P      0x00800000
1565                         unsigned long errctl;
1566                         unsigned int l1parity_present, l2parity_present;
1567
1568                         errctl = read_c0_ecc();
1569                         errctl &= ~(ERRCTL_PE|ERRCTL_L2P);
1570
1571                         /* probe L1 parity support */
1572                         write_c0_ecc(errctl | ERRCTL_PE);
1573                         back_to_back_c0_hazard();
1574                         l1parity_present = (read_c0_ecc() & ERRCTL_PE);
1575
1576                         /* probe L2 parity support */
1577                         write_c0_ecc(errctl|ERRCTL_L2P);
1578                         back_to_back_c0_hazard();
1579                         l2parity_present = (read_c0_ecc() & ERRCTL_L2P);
1580
1581                         if (l1parity_present && l2parity_present) {
1582                                 if (l1parity)
1583                                         errctl |= ERRCTL_PE;
1584                                 if (l1parity ^ l2parity)
1585                                         errctl |= ERRCTL_L2P;
1586                         } else if (l1parity_present) {
1587                                 if (l1parity)
1588                                         errctl |= ERRCTL_PE;
1589                         } else if (l2parity_present) {
1590                                 if (l2parity)
1591                                         errctl |= ERRCTL_L2P;
1592                         } else {
1593                                 /* No parity available */
1594                         }
1595
1596                         printk(KERN_INFO "Writing ErrCtl register=%08lx\n", errctl);
1597
1598                         write_c0_ecc(errctl);
1599                         back_to_back_c0_hazard();
1600                         errctl = read_c0_ecc();
1601                         printk(KERN_INFO "Readback ErrCtl register=%08lx\n", errctl);
1602
1603                         if (l1parity_present)
1604                                 printk(KERN_INFO "Cache parity protection %sabled\n",
1605                                        (errctl & ERRCTL_PE) ? "en" : "dis");
1606
1607                         if (l2parity_present) {
1608                                 if (l1parity_present && l1parity)
1609                                         errctl ^= ERRCTL_L2P;
1610                                 printk(KERN_INFO "L2 cache parity protection %sabled\n",
1611                                        (errctl & ERRCTL_L2P) ? "en" : "dis");
1612                         }
1613                 }
1614                 break;
1615
1616         case CPU_5KC:
1617         case CPU_5KE:
1618         case CPU_LOONGSON1:
1619                 write_c0_ecc(0x80000000);
1620                 back_to_back_c0_hazard();
1621                 /* Set the PE bit (bit 31) in the c0_errctl register. */
1622                 printk(KERN_INFO "Cache parity protection %sabled\n",
1623                        (read_c0_ecc() & 0x80000000) ? "en" : "dis");
1624                 break;
1625         case CPU_20KC:
1626         case CPU_25KF:
1627                 /* Clear the DE bit (bit 16) in the c0_status register. */
1628                 printk(KERN_INFO "Enable cache parity protection for "
1629                        "MIPS 20KC/25KF CPUs.\n");
1630                 clear_c0_status(ST0_DE);
1631                 break;
1632         default:
1633                 break;
1634         }
1635 }
1636
1637 asmlinkage void cache_parity_error(void)
1638 {
1639         const int field = 2 * sizeof(unsigned long);
1640         unsigned int reg_val;
1641
1642         /* For the moment, report the problem and hang. */
1643         printk("Cache error exception:\n");
1644         printk("cp0_errorepc == %0*lx\n", field, read_c0_errorepc());
1645         reg_val = read_c0_cacheerr();
1646         printk("c0_cacheerr == %08x\n", reg_val);
1647
1648         printk("Decoded c0_cacheerr: %s cache fault in %s reference.\n",
1649                reg_val & (1<<30) ? "secondary" : "primary",
1650                reg_val & (1<<31) ? "data" : "insn");
1651         if (cpu_has_mips_r2 &&
1652             ((current_cpu_data.processor_id & 0xff0000) == PRID_COMP_MIPS)) {
1653                 pr_err("Error bits: %s%s%s%s%s%s%s%s\n",
1654                         reg_val & (1<<29) ? "ED " : "",
1655                         reg_val & (1<<28) ? "ET " : "",
1656                         reg_val & (1<<27) ? "ES " : "",
1657                         reg_val & (1<<26) ? "EE " : "",
1658                         reg_val & (1<<25) ? "EB " : "",
1659                         reg_val & (1<<24) ? "EI " : "",
1660                         reg_val & (1<<23) ? "E1 " : "",
1661                         reg_val & (1<<22) ? "E0 " : "");
1662         } else {
1663                 pr_err("Error bits: %s%s%s%s%s%s%s\n",
1664                         reg_val & (1<<29) ? "ED " : "",
1665                         reg_val & (1<<28) ? "ET " : "",
1666                         reg_val & (1<<26) ? "EE " : "",
1667                         reg_val & (1<<25) ? "EB " : "",
1668                         reg_val & (1<<24) ? "EI " : "",
1669                         reg_val & (1<<23) ? "E1 " : "",
1670                         reg_val & (1<<22) ? "E0 " : "");
1671         }
1672         printk("IDX: 0x%08x\n", reg_val & ((1<<22)-1));
1673
1674 #if defined(CONFIG_CPU_MIPS32) || defined(CONFIG_CPU_MIPS64)
1675         if (reg_val & (1<<22))
1676                 printk("DErrAddr0: 0x%0*lx\n", field, read_c0_derraddr0());
1677
1678         if (reg_val & (1<<23))
1679                 printk("DErrAddr1: 0x%0*lx\n", field, read_c0_derraddr1());
1680 #endif
1681
1682         panic("Can't handle the cache error!");
1683 }
1684
1685 asmlinkage void do_ftlb(void)
1686 {
1687         const int field = 2 * sizeof(unsigned long);
1688         unsigned int reg_val;
1689
1690         /* For the moment, report the problem and hang. */
1691         if (cpu_has_mips_r2 &&
1692             ((current_cpu_data.processor_id & 0xff0000) == PRID_COMP_MIPS)) {
1693                 pr_err("FTLB error exception, cp0_ecc=0x%08x:\n",
1694                        read_c0_ecc());
1695                 pr_err("cp0_errorepc == %0*lx\n", field, read_c0_errorepc());
1696                 reg_val = read_c0_cacheerr();
1697                 pr_err("c0_cacheerr == %08x\n", reg_val);
1698
1699                 if ((reg_val & 0xc0000000) == 0xc0000000) {
1700                         pr_err("Decoded c0_cacheerr: FTLB parity error\n");
1701                 } else {
1702                         pr_err("Decoded c0_cacheerr: %s cache fault in %s reference.\n",
1703                                reg_val & (1<<30) ? "secondary" : "primary",
1704                                reg_val & (1<<31) ? "data" : "insn");
1705                 }
1706         } else {
1707                 pr_err("FTLB error exception\n");
1708         }
1709         /* Just print the cacheerr bits for now */
1710         cache_parity_error();
1711 }
1712
1713 /*
1714  * SDBBP EJTAG debug exception handler.
1715  * We skip the instruction and return to the next instruction.
1716  */
1717 void ejtag_exception_handler(struct pt_regs *regs)
1718 {
1719         const int field = 2 * sizeof(unsigned long);
1720         unsigned long depc, old_epc, old_ra;
1721         unsigned int debug;
1722
1723         printk(KERN_DEBUG "SDBBP EJTAG debug exception - not handled yet, just ignored!\n");
1724         depc = read_c0_depc();
1725         debug = read_c0_debug();
1726         printk(KERN_DEBUG "c0_depc = %0*lx, DEBUG = %08x\n", field, depc, debug);
1727         if (debug & 0x80000000) {
1728                 /*
1729                  * In branch delay slot.
1730                  * We cheat a little bit here and use EPC to calculate the
1731                  * debug return address (DEPC). EPC is restored after the
1732                  * calculation.
1733                  */
1734                 old_epc = regs->cp0_epc;
1735                 old_ra = regs->regs[31];
1736                 regs->cp0_epc = depc;
1737                 compute_return_epc(regs);
1738                 depc = regs->cp0_epc;
1739                 regs->cp0_epc = old_epc;
1740                 regs->regs[31] = old_ra;
1741         } else
1742                 depc += 4;
1743         write_c0_depc(depc);
1744
1745 #if 0
1746         printk(KERN_DEBUG "\n\n----- Enable EJTAG single stepping ----\n\n");
1747         write_c0_debug(debug | 0x100);
1748 #endif
1749 }
1750
1751 /*
1752  * NMI exception handler.
1753  * No lock; only written during early bootup by CPU 0.
1754  */
1755 static RAW_NOTIFIER_HEAD(nmi_chain);
1756
1757 int register_nmi_notifier(struct notifier_block *nb)
1758 {
1759         return raw_notifier_chain_register(&nmi_chain, nb);
1760 }
1761
1762 void __noreturn nmi_exception_handler(struct pt_regs *regs)
1763 {
1764         char str[100];
1765
1766         raw_notifier_call_chain(&nmi_chain, 0, regs);
1767         bust_spinlocks(1);
1768         snprintf(str, 100, "CPU%d NMI taken, CP0_EPC=%lx\n",
1769                  smp_processor_id(), regs->cp0_epc);
1770         regs->cp0_epc = read_c0_errorepc();
1771         die(str, regs);
1772 }
1773
1774 #define VECTORSPACING 0x100     /* for EI/VI mode */
1775
1776 unsigned long ebase;
1777 unsigned long exception_handlers[32];
1778 unsigned long vi_handlers[64];
1779
1780 void __init *set_except_vector(int n, void *addr)
1781 {
1782         unsigned long handler = (unsigned long) addr;
1783         unsigned long old_handler;
1784
1785 #ifdef CONFIG_CPU_MICROMIPS
1786         /*
1787          * Only the TLB handlers are cache aligned with an even
1788          * address. All other handlers are on an odd address and
1789          * require no modification. Otherwise, MIPS32 mode will
1790          * be entered when handling any TLB exceptions. That
1791          * would be bad...since we must stay in microMIPS mode.
1792          */
1793         if (!(handler & 0x1))
1794                 handler |= 1;
1795 #endif
1796         old_handler = xchg(&exception_handlers[n], handler);
1797
1798         if (n == 0 && cpu_has_divec) {
1799 #ifdef CONFIG_CPU_MICROMIPS
1800                 unsigned long jump_mask = ~((1 << 27) - 1);
1801 #else
1802                 unsigned long jump_mask = ~((1 << 28) - 1);
1803 #endif
1804                 u32 *buf = (u32 *)(ebase + 0x200);
1805                 unsigned int k0 = 26;
1806                 if ((handler & jump_mask) == ((ebase + 0x200) & jump_mask)) {
1807                         uasm_i_j(&buf, handler & ~jump_mask);
1808                         uasm_i_nop(&buf);
1809                 } else {
1810                         UASM_i_LA(&buf, k0, handler);
1811                         uasm_i_jr(&buf, k0);
1812                         uasm_i_nop(&buf);
1813                 }
1814                 local_flush_icache_range(ebase + 0x200, (unsigned long)buf);
1815         }
1816         return (void *)old_handler;
1817 }
1818
1819 static void do_default_vi(void)
1820 {
1821         show_regs(get_irq_regs());
1822         panic("Caught unexpected vectored interrupt.");
1823 }
1824
1825 static void *set_vi_srs_handler(int n, vi_handler_t addr, int srs)
1826 {
1827         unsigned long handler;
1828         unsigned long old_handler = vi_handlers[n];
1829         int srssets = current_cpu_data.srsets;
1830         u16 *h;
1831         unsigned char *b;
1832
1833         BUG_ON(!cpu_has_veic && !cpu_has_vint);
1834
1835         if (addr == NULL) {
1836                 handler = (unsigned long) do_default_vi;
1837                 srs = 0;
1838         } else
1839                 handler = (unsigned long) addr;
1840         vi_handlers[n] = handler;
1841
1842         b = (unsigned char *)(ebase + 0x200 + n*VECTORSPACING);
1843
1844         if (srs >= srssets)
1845                 panic("Shadow register set %d not supported", srs);
1846
1847         if (cpu_has_veic) {
1848                 if (board_bind_eic_interrupt)
1849                         board_bind_eic_interrupt(n, srs);
1850         } else if (cpu_has_vint) {
1851                 /* SRSMap is only defined if shadow sets are implemented */
1852                 if (srssets > 1)
1853                         change_c0_srsmap(0xf << n*4, srs << n*4);
1854         }
1855
1856         if (srs == 0) {
1857                 /*
1858                  * If no shadow set is selected then use the default handler
1859                  * that does normal register saving and standard interrupt exit
1860                  */
1861                 extern char except_vec_vi, except_vec_vi_lui;
1862                 extern char except_vec_vi_ori, except_vec_vi_end;
1863                 extern char rollback_except_vec_vi;
1864                 char *vec_start = using_rollback_handler() ?
1865                         &rollback_except_vec_vi : &except_vec_vi;
1866 #if defined(CONFIG_CPU_MICROMIPS) || defined(CONFIG_CPU_BIG_ENDIAN)
1867                 const int lui_offset = &except_vec_vi_lui - vec_start + 2;
1868                 const int ori_offset = &except_vec_vi_ori - vec_start + 2;
1869 #else
1870                 const int lui_offset = &except_vec_vi_lui - vec_start;
1871                 const int ori_offset = &except_vec_vi_ori - vec_start;
1872 #endif
1873                 const int handler_len = &except_vec_vi_end - vec_start;
1874
1875                 if (handler_len > VECTORSPACING) {
1876                         /*
1877                          * Sigh... panicing won't help as the console
1878                          * is probably not configured :(
1879                          */
1880                         panic("VECTORSPACING too small");
1881                 }
1882
1883                 set_handler(((unsigned long)b - ebase), vec_start,
1884 #ifdef CONFIG_CPU_MICROMIPS
1885                                 (handler_len - 1));
1886 #else
1887                                 handler_len);
1888 #endif
1889                 h = (u16 *)(b + lui_offset);
1890                 *h = (handler >> 16) & 0xffff;
1891                 h = (u16 *)(b + ori_offset);
1892                 *h = (handler & 0xffff);
1893                 local_flush_icache_range((unsigned long)b,
1894                                          (unsigned long)(b+handler_len));
1895         }
1896         else {
1897                 /*
1898                  * In other cases jump directly to the interrupt handler. It
1899                  * is the handler's responsibility to save registers if required
1900                  * (eg hi/lo) and return from the exception using "eret".
1901                  */
1902                 u32 insn;
1903
1904                 h = (u16 *)b;
1905                 /* j handler */
1906 #ifdef CONFIG_CPU_MICROMIPS
1907                 insn = 0xd4000000 | (((u32)handler & 0x07ffffff) >> 1);
1908 #else
1909                 insn = 0x08000000 | (((u32)handler & 0x0fffffff) >> 2);
1910 #endif
1911                 h[0] = (insn >> 16) & 0xffff;
1912                 h[1] = insn & 0xffff;
1913                 h[2] = 0;
1914                 h[3] = 0;
1915                 local_flush_icache_range((unsigned long)b,
1916                                          (unsigned long)(b+8));
1917         }
1918
1919         return (void *)old_handler;
1920 }
1921
1922 void *set_vi_handler(int n, vi_handler_t addr)
1923 {
1924         return set_vi_srs_handler(n, addr, 0);
1925 }
1926
1927 extern void tlb_init(void);
1928
1929 /*
1930  * Timer interrupt
1931  */
1932 int cp0_compare_irq;
1933 EXPORT_SYMBOL_GPL(cp0_compare_irq);
1934 int cp0_compare_irq_shift;
1935
1936 /*
1937  * Performance counter IRQ or -1 if shared with timer
1938  */
1939 int cp0_perfcount_irq;
1940 EXPORT_SYMBOL_GPL(cp0_perfcount_irq);
1941
1942 static int noulri;
1943
1944 static int __init ulri_disable(char *s)
1945 {
1946         pr_info("Disabling ulri\n");
1947         noulri = 1;
1948
1949         return 1;
1950 }
1951 __setup("noulri", ulri_disable);
1952
1953 /* configure STATUS register */
1954 static void configure_status(void)
1955 {
1956         /*
1957          * Disable coprocessors and select 32-bit or 64-bit addressing
1958          * and the 16/32 or 32/32 FPR register model.  Reset the BEV
1959          * flag that some firmware may have left set and the TS bit (for
1960          * IP27).  Set XX for ISA IV code to work.
1961          */
1962         unsigned int status_set = ST0_CU0;
1963 #ifdef CONFIG_64BIT
1964         status_set |= ST0_FR|ST0_KX|ST0_SX|ST0_UX;
1965 #endif
1966         if (current_cpu_data.isa_level & MIPS_CPU_ISA_IV)
1967                 status_set |= ST0_XX;
1968         if (cpu_has_dsp)
1969                 status_set |= ST0_MX;
1970
1971         change_c0_status(ST0_CU|ST0_MX|ST0_RE|ST0_FR|ST0_BEV|ST0_TS|ST0_KX|ST0_SX|ST0_UX,
1972                          status_set);
1973 }
1974
1975 /* configure HWRENA register */
1976 static void configure_hwrena(void)
1977 {
1978         unsigned int hwrena = cpu_hwrena_impl_bits;
1979
1980         if (cpu_has_mips_r2)
1981                 hwrena |= 0x0000000f;
1982
1983         if (!noulri && cpu_has_userlocal)
1984                 hwrena |= (1 << 29);
1985
1986         if (hwrena)
1987                 write_c0_hwrena(hwrena);
1988 }
1989
1990 static void configure_exception_vector(void)
1991 {
1992         if (cpu_has_veic || cpu_has_vint) {
1993                 unsigned long sr = set_c0_status(ST0_BEV);
1994                 write_c0_ebase(ebase);
1995                 write_c0_status(sr);
1996                 /* Setting vector spacing enables EI/VI mode  */
1997                 change_c0_intctl(0x3e0, VECTORSPACING);
1998         }
1999         if (cpu_has_divec) {
2000                 if (cpu_has_mipsmt) {
2001                         unsigned int vpflags = dvpe();
2002                         set_c0_cause(CAUSEF_IV);
2003                         evpe(vpflags);
2004                 } else
2005                         set_c0_cause(CAUSEF_IV);
2006         }
2007 }
2008
2009 void per_cpu_trap_init(bool is_boot_cpu)
2010 {
2011         unsigned int cpu = smp_processor_id();
2012
2013         configure_status();
2014         configure_hwrena();
2015
2016         configure_exception_vector();
2017
2018         /*
2019          * Before R2 both interrupt numbers were fixed to 7, so on R2 only:
2020          *
2021          *  o read IntCtl.IPTI to determine the timer interrupt
2022          *  o read IntCtl.IPPCI to determine the performance counter interrupt
2023          */
2024         if (cpu_has_mips_r2) {
2025                 cp0_compare_irq_shift = CAUSEB_TI - CAUSEB_IP;
2026                 cp0_compare_irq = (read_c0_intctl() >> INTCTLB_IPTI) & 7;
2027                 cp0_perfcount_irq = (read_c0_intctl() >> INTCTLB_IPPCI) & 7;
2028                 if (cp0_perfcount_irq == cp0_compare_irq)
2029                         cp0_perfcount_irq = -1;
2030         } else {
2031                 cp0_compare_irq = CP0_LEGACY_COMPARE_IRQ;
2032                 cp0_compare_irq_shift = CP0_LEGACY_PERFCNT_IRQ;
2033                 cp0_perfcount_irq = -1;
2034         }
2035
2036         if (!cpu_data[cpu].asid_cache)
2037                 cpu_data[cpu].asid_cache = ASID_FIRST_VERSION;
2038
2039         atomic_inc(&init_mm.mm_count);
2040         current->active_mm = &init_mm;
2041         BUG_ON(current->mm);
2042         enter_lazy_tlb(&init_mm, current);
2043
2044                 /* Boot CPU's cache setup in setup_arch(). */
2045                 if (!is_boot_cpu)
2046                         cpu_cache_init();
2047                 tlb_init();
2048         TLBMISS_HANDLER_SETUP();
2049 }
2050
2051 /* Install CPU exception handler */
2052 void set_handler(unsigned long offset, void *addr, unsigned long size)
2053 {
2054 #ifdef CONFIG_CPU_MICROMIPS
2055         memcpy((void *)(ebase + offset), ((unsigned char *)addr - 1), size);
2056 #else
2057         memcpy((void *)(ebase + offset), addr, size);
2058 #endif
2059         local_flush_icache_range(ebase + offset, ebase + offset + size);
2060 }
2061
2062 static char panic_null_cerr[] =
2063         "Trying to set NULL cache error exception handler";
2064
2065 /*
2066  * Install uncached CPU exception handler.
2067  * This is suitable only for the cache error exception which is the only
2068  * exception handler that is being run uncached.
2069  */
2070 void set_uncached_handler(unsigned long offset, void *addr,
2071         unsigned long size)
2072 {
2073         unsigned long uncached_ebase = CKSEG1ADDR(ebase);
2074
2075         if (!addr)
2076                 panic(panic_null_cerr);
2077
2078         memcpy((void *)(uncached_ebase + offset), addr, size);
2079 }
2080
2081 static int __initdata rdhwr_noopt;
2082 static int __init set_rdhwr_noopt(char *str)
2083 {
2084         rdhwr_noopt = 1;
2085         return 1;
2086 }
2087
2088 __setup("rdhwr_noopt", set_rdhwr_noopt);
2089
2090 void __init trap_init(void)
2091 {
2092         extern char except_vec3_generic;
2093         extern char except_vec4;
2094         extern char except_vec3_r4000;
2095         unsigned long i;
2096
2097         check_wait();
2098
2099 #if defined(CONFIG_KGDB)
2100         if (kgdb_early_setup)
2101                 return; /* Already done */
2102 #endif
2103
2104         if (cpu_has_veic || cpu_has_vint) {
2105                 unsigned long size = 0x200 + VECTORSPACING*64;
2106                 ebase = (unsigned long)
2107                         __alloc_bootmem(size, 1 << fls(size), 0);
2108         } else {
2109 #ifdef CONFIG_KVM_GUEST
2110 #define KVM_GUEST_KSEG0     0x40000000
2111         ebase = KVM_GUEST_KSEG0;
2112 #else
2113         ebase = CKSEG0;
2114 #endif
2115                 if (cpu_has_mips_r2)
2116                         ebase += (read_c0_ebase() & 0x3ffff000);
2117         }
2118
2119         if (cpu_has_mmips) {
2120                 unsigned int config3 = read_c0_config3();
2121
2122                 if (IS_ENABLED(CONFIG_CPU_MICROMIPS))
2123                         write_c0_config3(config3 | MIPS_CONF3_ISA_OE);
2124                 else
2125                         write_c0_config3(config3 & ~MIPS_CONF3_ISA_OE);
2126         }
2127
2128         if (board_ebase_setup)
2129                 board_ebase_setup();
2130         per_cpu_trap_init(true);
2131
2132         /*
2133          * Copy the generic exception handlers to their final destination.
2134          * This will be overriden later as suitable for a particular
2135          * configuration.
2136          */
2137         set_handler(0x180, &except_vec3_generic, 0x80);
2138
2139         /*
2140          * Setup default vectors
2141          */
2142         for (i = 0; i <= 31; i++)
2143                 set_except_vector(i, handle_reserved);
2144
2145         /*
2146          * Copy the EJTAG debug exception vector handler code to it's final
2147          * destination.
2148          */
2149         if (cpu_has_ejtag && board_ejtag_handler_setup)
2150                 board_ejtag_handler_setup();
2151
2152         /*
2153          * Only some CPUs have the watch exceptions.
2154          */
2155         if (cpu_has_watch)
2156                 set_except_vector(23, handle_watch);
2157
2158         /*
2159          * Initialise interrupt handlers
2160          */
2161         if (cpu_has_veic || cpu_has_vint) {
2162                 int nvec = cpu_has_veic ? 64 : 8;
2163                 for (i = 0; i < nvec; i++)
2164                         set_vi_handler(i, NULL);
2165         }
2166         else if (cpu_has_divec)
2167                 set_handler(0x200, &except_vec4, 0x8);
2168
2169         /*
2170          * Some CPUs can enable/disable for cache parity detection, but does
2171          * it different ways.
2172          */
2173         parity_protection_init();
2174
2175         /*
2176          * The Data Bus Errors / Instruction Bus Errors are signaled
2177          * by external hardware.  Therefore these two exceptions
2178          * may have board specific handlers.
2179          */
2180         if (board_be_init)
2181                 board_be_init();
2182
2183         set_except_vector(0, using_rollback_handler() ? rollback_handle_int
2184                                                       : handle_int);
2185         set_except_vector(1, handle_tlbm);
2186         set_except_vector(2, handle_tlbl);
2187         set_except_vector(3, handle_tlbs);
2188
2189         set_except_vector(4, handle_adel);
2190         set_except_vector(5, handle_ades);
2191
2192         set_except_vector(6, handle_ibe);
2193         set_except_vector(7, handle_dbe);
2194
2195         set_except_vector(8, handle_sys);
2196         set_except_vector(9, handle_bp);
2197         set_except_vector(10, rdhwr_noopt ? handle_ri :
2198                           (cpu_has_vtag_icache ?
2199                            handle_ri_rdhwr_vivt : handle_ri_rdhwr));
2200         set_except_vector(11, handle_cpu);
2201         set_except_vector(12, handle_ov);
2202         set_except_vector(13, handle_tr);
2203         set_except_vector(14, handle_msa_fpe);
2204
2205         if (current_cpu_type() == CPU_R6000 ||
2206             current_cpu_type() == CPU_R6000A) {
2207                 /*
2208                  * The R6000 is the only R-series CPU that features a machine
2209                  * check exception (similar to the R4000 cache error) and
2210                  * unaligned ldc1/sdc1 exception.  The handlers have not been
2211                  * written yet.  Well, anyway there is no R6000 machine on the
2212                  * current list of targets for Linux/MIPS.
2213                  * (Duh, crap, there is someone with a triple R6k machine)
2214                  */
2215                 //set_except_vector(14, handle_mc);
2216                 //set_except_vector(15, handle_ndc);
2217         }
2218
2219
2220         if (board_nmi_handler_setup)
2221                 board_nmi_handler_setup();
2222
2223         if (cpu_has_fpu && !cpu_has_nofpuex)
2224                 set_except_vector(15, handle_fpe);
2225
2226         set_except_vector(16, handle_ftlb);
2227
2228         if (cpu_has_rixiex) {
2229                 set_except_vector(19, tlb_do_page_fault_0);
2230                 set_except_vector(20, tlb_do_page_fault_0);
2231         }
2232
2233         set_except_vector(21, handle_msa);
2234         set_except_vector(22, handle_mdmx);
2235
2236         if (cpu_has_mcheck)
2237                 set_except_vector(24, handle_mcheck);
2238
2239         if (cpu_has_mipsmt)
2240                 set_except_vector(25, handle_mt);
2241
2242         set_except_vector(26, handle_dsp);
2243
2244         if (board_cache_error_setup)
2245                 board_cache_error_setup();
2246
2247         if (cpu_has_vce)
2248                 /* Special exception: R4[04]00 uses also the divec space. */
2249                 set_handler(0x180, &except_vec3_r4000, 0x100);
2250         else if (cpu_has_4kex)
2251                 set_handler(0x180, &except_vec3_generic, 0x80);
2252         else
2253                 set_handler(0x080, &except_vec3_generic, 0x80);
2254
2255         local_flush_icache_range(ebase, ebase + 0x400);
2256
2257         sort_extable(__start___dbe_table, __stop___dbe_table);
2258
2259         cu2_notifier(default_cu2_call, 0x80000000);     /* Run last  */
2260 }
2261
2262 static int trap_pm_notifier(struct notifier_block *self, unsigned long cmd,
2263                             void *v)
2264 {
2265         switch (cmd) {
2266         case CPU_PM_ENTER_FAILED:
2267         case CPU_PM_EXIT:
2268                 configure_status();
2269                 configure_hwrena();
2270                 configure_exception_vector();
2271
2272                 /* Restore register with CPU number for TLB handlers */
2273                 TLBMISS_HANDLER_RESTORE();
2274
2275                 break;
2276         }
2277
2278         return NOTIFY_OK;
2279 }
2280
2281 static struct notifier_block trap_pm_notifier_block = {
2282         .notifier_call = trap_pm_notifier,
2283 };
2284
2285 static int __init trap_pm_init(void)
2286 {
2287         return cpu_pm_register_notifier(&trap_pm_notifier_block);
2288 }
2289 arch_initcall(trap_pm_init);