arch/powerpc/kernel/head_8xx.S

   1 /*
   2  *  PowerPC version
   3  *    Copyright (C) 1995-1996 Gary Thomas (gdt@linuxppc.org)
   4  *  Rewritten by Cort Dougan (cort@cs.nmt.edu) for PReP
   5  *    Copyright (C) 1996 Cort Dougan <cort@cs.nmt.edu>
   6  *  Low-level exception handlers and MMU support
   7  *  rewritten by Paul Mackerras.
   8  *    Copyright (C) 1996 Paul Mackerras.
   9  *  MPC8xx modifications by Dan Malek
  10  *    Copyright (C) 1997 Dan Malek (dmalek@jlc.net).
  11  *
  12  *  This file contains low-level support and setup for PowerPC 8xx
  13  *  embedded processors, including trap and interrupt dispatch.
  14  *
  15  *  This program is free software; you can redistribute it and/or
  16  *  modify it under the terms of the GNU General Public License
  17  *  as published by the Free Software Foundation; either version
  18  *  2 of the License, or (at your option) any later version.
  19  *
  20  */
  21
  22 #include <linux/init.h>
  23 #include <asm/processor.h>
  24 #include <asm/page.h>
  25 #include <asm/mmu.h>
  26 #include <asm/cache.h>
  27 #include <asm/pgtable.h>
  28 #include <asm/cputable.h>
  29 #include <asm/thread_info.h>
  30 #include <asm/ppc_asm.h>
  31 #include <asm/asm-offsets.h>
  32 #include <asm/ptrace.h>
  33
  34 /* Macro to make the code more readable. */
  35 #ifdef CONFIG_8xx_CPU6
  36 #define SPRN_MI_TWC_ADDR        0x2b80
  37 #define SPRN_MI_RPN_ADDR        0x2d80
  38 #define SPRN_MD_TWC_ADDR        0x3b80
  39 #define SPRN_MD_RPN_ADDR        0x3d80
  40
  41 #define MTSPR_CPU6(spr, reg, treg)      \
  42         li      treg, spr##_ADDR;       \
  43         stw     treg, 12(r0);           \
  44         lwz     treg, 12(r0);           \
  45         mtspr   spr, reg
  46 #else
  47 #define MTSPR_CPU6(spr, reg, treg)      \
  48         mtspr   spr, reg
  49 #endif
  50
  51 /*
  52  * Value for the bits that have fixed value in RPN entries.
  53  * Also used for tagging DAR for DTLBerror.
  54  */
  55 #ifdef CONFIG_PPC_16K_PAGES
  56 #define RPN_PATTERN     (0x00f0 | MD_SPS16K)
  57 #else
  58 #define RPN_PATTERN     0x00f0
  59 #endif
  60
  61         __HEAD
  62 _ENTRY(_stext);
  63 _ENTRY(_start);
  64
  65 /* MPC8xx
  66  * This port was done on an MBX board with an 860.  Right now I only
  67  * support an ELF compressed (zImage) boot from EPPC-Bug because the
  68  * code there loads up some registers before calling us:
  69  *   r3: ptr to board info data
  70  *   r4: initrd_start or if no initrd then 0
  71  *   r5: initrd_end - unused if r4 is 0
  72  *   r6: Start of command line string
  73  *   r7: End of command line string
  74  *
  75  * I decided to use conditional compilation instead of checking PVR and
  76  * adding more processor specific branches around code I don't need.
  77  * Since this is an embedded processor, I also appreciate any memory
  78  * savings I can get.
  79  *
  80  * The MPC8xx does not have any BATs, but it supports large page sizes.
  81  * We first initialize the MMU to support 8M byte pages, then load one
  82  * entry into each of the instruction and data TLBs to map the first
  83  * 8M 1:1.  I also mapped an additional I/O space 1:1 so we can get to
  84  * the "internal" processor registers before MMU_init is called.
  85  *
  86  * The TLB code currently contains a major hack.  Since I use the condition
  87  * code register, I have to save and restore it.  I am out of registers, so
  88  * I just store it in memory location 0 (the TLB handlers are not reentrant).
  89  * To avoid making any decisions, I need to use the "segment" valid bit
  90  * in the first level table, but that would require many changes to the
  91  * Linux page directory/table functions that I don't want to do right now.
  92  *
  93  *      -- Dan
  94  */
  95         .globl  __start
  96 __start:
  97         mr      r31,r3                  /* save device tree ptr */
  98
  99         /* We have to turn on the MMU right away so we get cache modes
 100          * set correctly.
 101          */
 102         bl      initial_mmu
 103
 104 /* We now have the lower 8 Meg mapped into TLB entries, and the caches
 105  * ready to work.
 106  */
 107
 108 turn_on_mmu:
 109         mfmsr   r0
 110         ori     r0,r0,MSR_DR|MSR_IR
 111         mtspr   SPRN_SRR1,r0
 112         lis     r0,start_here@h
 113         ori     r0,r0,start_here@l
 114         mtspr   SPRN_SRR0,r0
 115         SYNC
 116         rfi                             /* enables MMU */
 117
 118 /*
 119  * Exception entry code.  This code runs with address translation
 120  * turned off, i.e. using physical addresses.
 121  * We assume sprg3 has the physical address of the current
 122  * task's thread_struct.
 123  */
 124 #define EXCEPTION_PROLOG        \
 125         EXCEPTION_PROLOG_0;     \
 126         EXCEPTION_PROLOG_1;     \
 127         EXCEPTION_PROLOG_2
 128
 129 #define EXCEPTION_PROLOG_0      \
 130         mtspr   SPRN_SPRG_SCRATCH0,r10; \
 131         mtspr   SPRN_SPRG_SCRATCH1,r11; \
 132         mfcr    r10
 133
 134 #define EXCEPTION_PROLOG_1      \
 135         mfspr   r11,SPRN_SRR1;          /* check whether user or kernel */ \
 136         andi.   r11,r11,MSR_PR; \
 137         tophys(r11,r1);                 /* use tophys(r1) if kernel */ \
 138         beq     1f;             \
 139         mfspr   r11,SPRN_SPRG_THREAD;   \
 140         lwz     r11,THREAD_INFO-THREAD(r11);    \
 141         addi    r11,r11,THREAD_SIZE;    \
 142         tophys(r11,r11);        \
 143 1:      subi    r11,r11,INT_FRAME_SIZE  /* alloc exc. frame */
 144
 145
 146 #define EXCEPTION_PROLOG_2      \
 147         CLR_TOP32(r11);         \
 148         stw     r10,_CCR(r11);          /* save registers */ \
 149         stw     r12,GPR12(r11); \
 150         stw     r9,GPR9(r11);   \
 151         mfspr   r10,SPRN_SPRG_SCRATCH0; \
 152         stw     r10,GPR10(r11); \
 153         mfspr   r12,SPRN_SPRG_SCRATCH1; \
 154         stw     r12,GPR11(r11); \
 155         mflr    r10;            \
 156         stw     r10,_LINK(r11); \
 157         mfspr   r12,SPRN_SRR0;  \
 158         mfspr   r9,SPRN_SRR1;   \
 159         stw     r1,GPR1(r11);   \
 160         stw     r1,0(r11);      \
 161         tovirt(r1,r11);                 /* set new kernel sp */ \
 162         li      r10,MSR_KERNEL & ~(MSR_IR|MSR_DR); /* can take exceptions */ \
 163         MTMSRD(r10);                    /* (except for mach check in rtas) */ \
 164         stw     r0,GPR0(r11);   \
 165         SAVE_4GPRS(3, r11);     \
 166         SAVE_2GPRS(7, r11)
 167
 168 /*
 169  * Exception exit code.
 170  */
 171 #define EXCEPTION_EPILOG_0      \
 172         mtcr    r10;            \
 173         mfspr   r10,SPRN_SPRG_SCRATCH0; \
 174         mfspr   r11,SPRN_SPRG_SCRATCH1
 175
 176 /*
 177  * Note: code which follows this uses cr0.eq (set if from kernel),
 178  * r11, r12 (SRR0), and r9 (SRR1).
 179  *
 180  * Note2: once we have set r1 we are in a position to take exceptions
 181  * again, and we could thus set MSR:RI at that point.
 182  */
 183
 184 /*
 185  * Exception vectors.
 186  */
 187 #define EXCEPTION(n, label, hdlr, xfer)         \
 188         . = n;                                  \
 189 label:                                          \
 190         EXCEPTION_PROLOG;                       \
 191         addi    r3,r1,STACK_FRAME_OVERHEAD;     \
 192         xfer(n, hdlr)
 193
 194 #define EXC_XFER_TEMPLATE(n, hdlr, trap, copyee, tfer, ret)     \
 195         li      r10,trap;                                       \
 196         stw     r10,_TRAP(r11);                                 \
 197         li      r10,MSR_KERNEL;                                 \
 198         copyee(r10, r9);                                        \
 199         bl      tfer;                                           \
 200 i##n:                                                           \
 201         .long   hdlr;                                           \
 202         .long   ret
 203
 204 #define COPY_EE(d, s)           rlwimi d,s,0,16,16
 205 #define NOCOPY(d, s)
 206
 207 #define EXC_XFER_STD(n, hdlr)           \
 208         EXC_XFER_TEMPLATE(n, hdlr, n, NOCOPY, transfer_to_handler_full, \
 209                           ret_from_except_full)
 210
 211 #define EXC_XFER_LITE(n, hdlr)          \
 212         EXC_XFER_TEMPLATE(n, hdlr, n+1, NOCOPY, transfer_to_handler, \
 213                           ret_from_except)
 214
 215 #define EXC_XFER_EE(n, hdlr)            \
 216         EXC_XFER_TEMPLATE(n, hdlr, n, COPY_EE, transfer_to_handler_full, \
 217                           ret_from_except_full)
 218
 219 #define EXC_XFER_EE_LITE(n, hdlr)       \
 220         EXC_XFER_TEMPLATE(n, hdlr, n+1, COPY_EE, transfer_to_handler, \
 221                           ret_from_except)
 222
 223 /* System reset */
 224         EXCEPTION(0x100, Reset, unknown_exception, EXC_XFER_STD)
 225
 226 /* Machine check */
 227         . = 0x200
 228 MachineCheck:
 229         EXCEPTION_PROLOG
 230         mfspr r4,SPRN_DAR
 231         stw r4,_DAR(r11)
 232         li r5,RPN_PATTERN
 233         mtspr SPRN_DAR,r5       /* Tag DAR, to be used in DTLB Error */
 234         mfspr r5,SPRN_DSISR
 235         stw r5,_DSISR(r11)
 236         addi r3,r1,STACK_FRAME_OVERHEAD
 237         EXC_XFER_STD(0x200, machine_check_exception)
 238
 239 /* Data access exception.
 240  * This is "never generated" by the MPC8xx.
 241  */
 242         . = 0x300
 243 DataAccess:
 244
 245 /* Instruction access exception.
 246  * This is "never generated" by the MPC8xx.
 247  */
 248         . = 0x400
 249 InstructionAccess:
 250
 251 /* External interrupt */
 252         EXCEPTION(0x500, HardwareInterrupt, do_IRQ, EXC_XFER_LITE)
 253
 254 /* Alignment exception */
 255         . = 0x600
 256 Alignment:
 257         EXCEPTION_PROLOG
 258         mfspr   r4,SPRN_DAR
 259         stw     r4,_DAR(r11)
 260         li      r5,RPN_PATTERN
 261         mtspr   SPRN_DAR,r5     /* Tag DAR, to be used in DTLB Error */
 262         mfspr   r5,SPRN_DSISR
 263         stw     r5,_DSISR(r11)
 264         addi    r3,r1,STACK_FRAME_OVERHEAD
 265         EXC_XFER_EE(0x600, alignment_exception)
 266
 267 /* Program check exception */
 268         EXCEPTION(0x700, ProgramCheck, program_check_exception, EXC_XFER_STD)
 269
 270 /* No FPU on MPC8xx.  This exception is not supposed to happen.
 271 */
 272         EXCEPTION(0x800, FPUnavailable, unknown_exception, EXC_XFER_STD)
 273
 274 /* Decrementer */
 275         EXCEPTION(0x900, Decrementer, timer_interrupt, EXC_XFER_LITE)
 276
 277         EXCEPTION(0xa00, Trap_0a, unknown_exception, EXC_XFER_EE)
 278         EXCEPTION(0xb00, Trap_0b, unknown_exception, EXC_XFER_EE)
 279
 280 /* System call */
 281         . = 0xc00
 282 SystemCall:
 283         EXCEPTION_PROLOG
 284         EXC_XFER_EE_LITE(0xc00, DoSyscall)
 285
 286 /* Single step - not used on 601 */
 287         EXCEPTION(0xd00, SingleStep, single_step_exception, EXC_XFER_STD)
 288         EXCEPTION(0xe00, Trap_0e, unknown_exception, EXC_XFER_EE)
 289         EXCEPTION(0xf00, Trap_0f, unknown_exception, EXC_XFER_EE)
 290
 291 /* On the MPC8xx, this is a software emulation interrupt.  It occurs
 292  * for all unimplemented and illegal instructions.
 293  */
 294         EXCEPTION(0x1000, SoftEmu, SoftwareEmulation, EXC_XFER_STD)
 295
 296         . = 0x1100
 297 /*
 298  * For the MPC8xx, this is a software tablewalk to load the instruction
 299  * TLB.  The task switch loads the M_TW register with the pointer to the first
 300  * level table.
 301  * If we discover there is no second level table (value is zero) or if there
 302  * is an invalid pte, we load that into the TLB, which causes another fault
 303  * into the TLB Error interrupt where we can handle such problems.
 304  * We have to use the MD_xxx registers for the tablewalk because the
 305  * equivalent MI_xxx registers only perform the attribute functions.
 306  */
 307 InstructionTLBMiss:
 308 #ifdef CONFIG_8xx_CPU6
 309         stw     r3, 8(r0)
 310 #endif
 311         EXCEPTION_PROLOG_0
 312         mtspr   SPRN_SPRG_SCRATCH2, r10
 313         mfspr   r10, SPRN_SRR0  /* Get effective address of fault */
 314 #ifdef CONFIG_8xx_CPU15
 315         addi    r11, r10, PAGE_SIZE
 316         tlbie   r11
 317         addi    r11, r10, -PAGE_SIZE
 318         tlbie   r11
 319 #endif
 320
 321         /* If we are faulting a kernel address, we have to use the
 322          * kernel page tables.
 323          */
 324 #ifdef CONFIG_MODULES
 325         /* Only modules will cause ITLB Misses as we always
 326          * pin the first 8MB of kernel memory */
 327         andis.  r11, r10, 0x8000        /* Address >= 0x80000000 */
 328 #endif
 329         mfspr   r11, SPRN_M_TW  /* Get level 1 table base address */
 330 #ifdef CONFIG_MODULES
 331         beq     3f
 332         lis     r11, (swapper_pg_dir-PAGE_OFFSET)@h
 333         ori     r11, r11, (swapper_pg_dir-PAGE_OFFSET)@l
 334 3:
 335 #endif
 336         /* Extract level 1 index */
 337         rlwinm  r10, r10, 32 - ((PAGE_SHIFT - 2) << 1), (PAGE_SHIFT - 2) << 1, 29
 338         lwzx    r11, r10, r11   /* Get the level 1 entry */
 339         rlwinm. r10, r11,0,0,19 /* Extract page descriptor page address */
 340         beq     2f              /* If zero, don't try to find a pte */
 341
 342         /* We have a pte table, so load the MI_TWC with the attributes
 343          * for this "segment."
 344          */
 345         ori     r11,r11,1               /* Set valid bit */
 346         MTSPR_CPU6(SPRN_MI_TWC, r11, r3)        /* Set segment attributes */
 347         mfspr   r11, SPRN_SRR0  /* Get effective address of fault */
 348         /* Extract level 2 index */
 349         rlwinm  r11, r11, 32 - (PAGE_SHIFT - 2), 32 - PAGE_SHIFT, 29
 350         lwzx    r10, r10, r11   /* Get the pte */
 351
 352 #ifdef CONFIG_SWAP
 353         andi.   r11, r10, _PAGE_ACCESSED | _PAGE_PRESENT
 354         cmpwi   cr0, r11, _PAGE_ACCESSED | _PAGE_PRESENT
 355         bne-    cr0, 2f
 356 #endif
 357         /* The Linux PTE won't go exactly into the MMU TLB.
 358          * Software indicator bits 21 and 28 must be clear.
 359          * Software indicator bits 24, 25, 26, and 27 must be
 360          * set.  All other Linux PTE bits control the behavior
 361          * of the MMU.
 362          */
 363         li      r11, RPN_PATTERN
 364         rlwimi  r10, r11, 0, 0x07f8     /* Set 24-27, clear 21-23,28 */
 365         MTSPR_CPU6(SPRN_MI_RPN, r10, r3)        /* Update TLB entry */
 366
 367         /* Restore registers */
 368 #ifdef CONFIG_8xx_CPU6
 369         lwz     r3, 8(r0)
 370 #endif
 371         mfspr   r10, SPRN_SPRG_SCRATCH2
 372         EXCEPTION_EPILOG_0
 373         rfi
 374 2:
 375         mfspr   r11, SPRN_SRR1
 376         /* clear all error bits as TLB Miss
 377          * sets a few unconditionally
 378         */
 379         rlwinm  r11, r11, 0, 0xffff
 380         mtspr   SPRN_SRR1, r11
 381
 382         /* Restore registers */
 383 #ifdef CONFIG_8xx_CPU6
 384         lwz     r3, 8(r0)
 385 #endif
 386         mfspr   r10, SPRN_SPRG_SCRATCH2
 387         EXCEPTION_EPILOG_0
 388         b       InstructionTLBError
 389
 390         . = 0x1200
 391 DataStoreTLBMiss:
 392 #ifdef CONFIG_8xx_CPU6
 393         stw     r3, 8(r0)
 394 #endif
 395         EXCEPTION_PROLOG_0
 396         mtspr   SPRN_SPRG_SCRATCH2, r10
 397         mfspr   r10, SPRN_MD_EPN
 398
 399         /* If we are faulting a kernel address, we have to use the
 400          * kernel page tables.
 401          */
 402         andis.  r11, r10, 0x8000
 403         mfspr   r11, SPRN_M_TW  /* Get level 1 table base address */
 404         beq     3f
 405         lis     r11, (swapper_pg_dir-PAGE_OFFSET)@h
 406         ori     r11, r11, (swapper_pg_dir-PAGE_OFFSET)@l
 407 3:
 408         /* Extract level 1 index */
 409         rlwinm  r10, r10, 32 - ((PAGE_SHIFT - 2) << 1), (PAGE_SHIFT - 2) << 1, 29
 410         lwzx    r11, r10, r11   /* Get the level 1 entry */
 411         rlwinm. r10, r11,0,0,19 /* Extract page descriptor page address */
 412         beq     2f              /* If zero, don't try to find a pte */
 413
 414         /* We have a pte table, so load fetch the pte from the table.
 415          */
 416         mfspr   r10, SPRN_MD_EPN        /* Get address of fault */
 417         /* Extract level 2 index */
 418         rlwinm  r10, r10, 32 - (PAGE_SHIFT - 2), 32 - PAGE_SHIFT, 29
 419         rlwimi  r10, r11, 0, 0, 32 - PAGE_SHIFT - 1     /* Add level 2 base */
 420         lwz     r10, 0(r10)     /* Get the pte */
 421
 422         ori     r11, r11, 1     /* Set valid bit in physical L2 page */
 423         /* Insert the Guarded flag into the TWC from the Linux PTE.
 424          * It is bit 27 of both the Linux PTE and the TWC (at least
 425          * I got that right :-).  It will be better when we can put
 426          * this into the Linux pgd/pmd and load it in the operation
 427          * above.
 428          */
 429         rlwimi  r11, r10, 0, 27, 27
 430         /* Insert the WriteThru flag into the TWC from the Linux PTE.
 431          * It is bit 25 in the Linux PTE and bit 30 in the TWC
 432          */
 433         rlwimi  r11, r10, 32-5, 30, 30
 434         MTSPR_CPU6(SPRN_MD_TWC, r11, r3)
 435
 436         /* Both _PAGE_ACCESSED and _PAGE_PRESENT has to be set.
 437          * We also need to know if the insn is a load/store, so:
 438          * Clear _PAGE_PRESENT and load that which will
 439          * trap into DTLB Error with store bit set accordinly.
 440          */
 441         /* PRESENT=0x1, ACCESSED=0x20
 442          * r11 = ((r10 & PRESENT) & ((r10 & ACCESSED) >> 5));
 443          * r10 = (r10 & ~PRESENT) | r11;
 444          */
 445 #ifdef CONFIG_SWAP
 446         rlwinm  r11, r10, 32-5, _PAGE_PRESENT
 447         and     r11, r11, r10
 448         rlwimi  r10, r11, 0, _PAGE_PRESENT
 449 #endif
 450         /* Honour kernel RO, User NA */
 451         /* 0x200 == Extended encoding, bit 22 */
 452         rlwimi  r10, r10, 32-2, 0x200 /* Copy USER to bit 22, 0x200 */
 453         /* r11 =  (r10 & _PAGE_RW) >> 1 */
 454         rlwinm  r11, r10, 32-1, 0x200
 455         or      r10, r11, r10
 456         /* invert RW and 0x200 bits */
 457         xori    r10, r10, _PAGE_RW | 0x200
 458
 459         /* The Linux PTE won't go exactly into the MMU TLB.
 460          * Software indicator bits 22 and 28 must be clear.
 461          * Software indicator bits 24, 25, 26, and 27 must be
 462          * set.  All other Linux PTE bits control the behavior
 463          * of the MMU.
 464          */
 465 2:      li      r11, RPN_PATTERN
 466         rlwimi  r10, r11, 0, 24, 28     /* Set 24-27, clear 28 */
 467         MTSPR_CPU6(SPRN_MD_RPN, r10, r3)        /* Update TLB entry */
 468
 469         /* Restore registers */
 470 #ifdef CONFIG_8xx_CPU6
 471         lwz     r3, 8(r0)
 472 #endif
 473         mtspr   SPRN_DAR, r11   /* Tag DAR */
 474         mfspr   r10, SPRN_SPRG_SCRATCH2
 475         EXCEPTION_EPILOG_0
 476         rfi
 477
 478 /* This is an instruction TLB error on the MPC8xx.  This could be due
 479  * to many reasons, such as executing guarded memory or illegal instruction
 480  * addresses.  There is nothing to do but handle a big time error fault.
 481  */
 482         . = 0x1300
 483 InstructionTLBError:
 484         EXCEPTION_PROLOG
 485         mr      r4,r12
 486         mr      r5,r9
 487         /* 0x400 is InstructionAccess exception, needed by bad_page_fault() */
 488         EXC_XFER_LITE(0x400, handle_page_fault)
 489
 490 /* This is the data TLB error on the MPC8xx.  This could be due to
 491  * many reasons, including a dirty update to a pte.  We bail out to
 492  * a higher level function that can handle it.
 493  */
 494         . = 0x1400
 495 DataTLBError:
 496         EXCEPTION_PROLOG_0
 497
 498         mfspr   r11, SPRN_DAR
 499         cmpwi   cr0, r11, RPN_PATTERN
 500         beq-    FixupDAR        /* must be a buggy dcbX, icbi insn. */
 501 DARFixed:/* Return from dcbx instruction bug workaround */
 502         EXCEPTION_PROLOG_1
 503         EXCEPTION_PROLOG_2
 504         mfspr   r10,SPRN_DSISR
 505         stw     r10,_DSISR(r11)
 506         mr      r5,r10
 507         mfspr   r4,SPRN_DAR
 508         li      r10,RPN_PATTERN
 509         mtspr   SPRN_DAR,r10    /* Tag DAR, to be used in DTLB Error */
 510         /* 0x300 is DataAccess exception, needed by bad_page_fault() */
 511         EXC_XFER_LITE(0x300, handle_page_fault)
 512
 513         EXCEPTION(0x1500, Trap_15, unknown_exception, EXC_XFER_EE)
 514         EXCEPTION(0x1600, Trap_16, unknown_exception, EXC_XFER_EE)
 515         EXCEPTION(0x1700, Trap_17, unknown_exception, EXC_XFER_EE)
 516         EXCEPTION(0x1800, Trap_18, unknown_exception, EXC_XFER_EE)
 517         EXCEPTION(0x1900, Trap_19, unknown_exception, EXC_XFER_EE)
 518         EXCEPTION(0x1a00, Trap_1a, unknown_exception, EXC_XFER_EE)
 519         EXCEPTION(0x1b00, Trap_1b, unknown_exception, EXC_XFER_EE)
 520
 521 /* On the MPC8xx, these next four traps are used for development
 522  * support of breakpoints and such.  Someday I will get around to
 523  * using them.
 524  */
 525         EXCEPTION(0x1c00, Trap_1c, unknown_exception, EXC_XFER_EE)
 526         EXCEPTION(0x1d00, Trap_1d, unknown_exception, EXC_XFER_EE)
 527         EXCEPTION(0x1e00, Trap_1e, unknown_exception, EXC_XFER_EE)
 528         EXCEPTION(0x1f00, Trap_1f, unknown_exception, EXC_XFER_EE)
 529
 530         . = 0x2000
 531
 532 /* This is the procedure to calculate the data EA for buggy dcbx,dcbi instructions
 533  * by decoding the registers used by the dcbx instruction and adding them.
 534  * DAR is set to the calculated address.
 535  */
 536  /* define if you don't want to use self modifying code */
 537 #define NO_SELF_MODIFYING_CODE
 538 FixupDAR:/* Entry point for dcbx workaround. */
 539 #ifdef CONFIG_8xx_CPU6
 540         stw     r3, 8(r0)
 541 #endif
 542         mtspr   SPRN_SPRG_SCRATCH2, r10
 543         /* fetch instruction from memory. */
 544         mfspr   r10, SPRN_SRR0
 545         andis.  r11, r10, 0x8000        /* Address >= 0x80000000 */
 546         mfspr   r11, SPRN_M_TW  /* Get level 1 table base address */
 547         beq-    3f              /* Branch if user space */
 548         lis     r11, (swapper_pg_dir-PAGE_OFFSET)@h
 549         ori     r11, r11, (swapper_pg_dir-PAGE_OFFSET)@l
 550         /* Extract level 1 index */
 551 3:      rlwinm  r10, r10, 32 - ((PAGE_SHIFT - 2) << 1), (PAGE_SHIFT - 2) << 1, 29
 552         lwzx    r11, r10, r11   /* Get the level 1 entry */
 553         rlwinm  r10, r11,0,0,19 /* Extract page descriptor page address */
 554         mfspr   r11, SPRN_SRR0  /* Get effective address of fault */
 555         /* Extract level 2 index */
 556         rlwinm  r11, r11, 32 - (PAGE_SHIFT - 2), 32 - PAGE_SHIFT, 29
 557         lwzx    r11, r10, r11   /* Get the pte */
 558 #ifdef CONFIG_8xx_CPU6
 559         lwz     r3, 8(r0)       /* restore r3 from memory */
 560 #endif
 561         /* concat physical page address(r11) and page offset(r10) */
 562         mfspr   r10, SPRN_SRR0
 563         rlwimi  r11, r10, 0, 32 - PAGE_SHIFT, 31
 564         lwz     r11,0(r11)
 565 /* Check if it really is a dcbx instruction. */
 566 /* dcbt and dcbtst does not generate DTLB Misses/Errors,
 567  * no need to include them here */
 568         xoris   r10, r11, 0x7c00        /* check if major OP code is 31 */
 569         rlwinm  r10, r10, 0, 21, 5
 570         cmpwi   cr0, r10, 2028  /* Is dcbz? */
 571         beq+    142f
 572         cmpwi   cr0, r10, 940   /* Is dcbi? */
 573         beq+    142f
 574         cmpwi   cr0, r10, 108   /* Is dcbst? */
 575         beq+    144f            /* Fix up store bit! */
 576         cmpwi   cr0, r10, 172   /* Is dcbf? */
 577         beq+    142f
 578         cmpwi   cr0, r10, 1964  /* Is icbi? */
 579         beq+    142f
 580 141:    mfspr   r10,SPRN_SPRG_SCRATCH2
 581         b       DARFixed        /* Nope, go back to normal TLB processing */
 582
 583 144:    mfspr   r10, SPRN_DSISR
 584         rlwinm  r10, r10,0,7,5  /* Clear store bit for buggy dcbst insn */
 585         mtspr   SPRN_DSISR, r10
 586 142:    /* continue, it was a dcbx, dcbi instruction. */
 587 #ifndef NO_SELF_MODIFYING_CODE
 588         andis.  r10,r11,0x1f    /* test if reg RA is r0 */
 589         li      r10,modified_instr@l
 590         dcbtst  r0,r10          /* touch for store */
 591         rlwinm  r11,r11,0,0,20  /* Zero lower 10 bits */
 592         oris    r11,r11,640     /* Transform instr. to a "add r10,RA,RB" */
 593         ori     r11,r11,532
 594         stw     r11,0(r10)      /* store add/and instruction */
 595         dcbf    0,r10           /* flush new instr. to memory. */
 596         icbi    0,r10           /* invalidate instr. cache line */
 597         mfspr   r11, SPRN_SPRG_SCRATCH1 /* restore r11 */
 598         mfspr   r10, SPRN_SPRG_SCRATCH0 /* restore r10 */
 599         isync                   /* Wait until new instr is loaded from memory */
 600 modified_instr:
 601         .space  4               /* this is where the add instr. is stored */
 602         bne+    143f
 603         subf    r10,r0,r10      /* r10=r10-r0, only if reg RA is r0 */
 604 143:    mtdar   r10             /* store faulting EA in DAR */
 605         mfspr   r10,SPRN_SPRG_SCRATCH2
 606         b       DARFixed        /* Go back to normal TLB handling */
 607 #else
 608         mfctr   r10
 609         mtdar   r10                     /* save ctr reg in DAR */
 610         rlwinm  r10, r11, 24, 24, 28    /* offset into jump table for reg RB */
 611         addi    r10, r10, 150f@l        /* add start of table */
 612         mtctr   r10                     /* load ctr with jump address */
 613         xor     r10, r10, r10           /* sum starts at zero */
 614         bctr                            /* jump into table */
 615 150:
 616         add     r10, r10, r0    ;b      151f
 617         add     r10, r10, r1    ;b      151f
 618         add     r10, r10, r2    ;b      151f
 619         add     r10, r10, r3    ;b      151f
 620         add     r10, r10, r4    ;b      151f
 621         add     r10, r10, r5    ;b      151f
 622         add     r10, r10, r6    ;b      151f
 623         add     r10, r10, r7    ;b      151f
 624         add     r10, r10, r8    ;b      151f
 625         add     r10, r10, r9    ;b      151f
 626         mtctr   r11     ;b      154f    /* r10 needs special handling */
 627         mtctr   r11     ;b      153f    /* r11 needs special handling */
 628         add     r10, r10, r12   ;b      151f
 629         add     r10, r10, r13   ;b      151f
 630         add     r10, r10, r14   ;b      151f
 631         add     r10, r10, r15   ;b      151f
 632         add     r10, r10, r16   ;b      151f
 633         add     r10, r10, r17   ;b      151f
 634         add     r10, r10, r18   ;b      151f
 635         add     r10, r10, r19   ;b      151f
 636         add     r10, r10, r20   ;b      151f
 637         add     r10, r10, r21   ;b      151f
 638         add     r10, r10, r22   ;b      151f
 639         add     r10, r10, r23   ;b      151f
 640         add     r10, r10, r24   ;b      151f
 641         add     r10, r10, r25   ;b      151f
 642         add     r10, r10, r26   ;b      151f
 643         add     r10, r10, r27   ;b      151f
 644         add     r10, r10, r28   ;b      151f
 645         add     r10, r10, r29   ;b      151f
 646         add     r10, r10, r30   ;b      151f
 647         add     r10, r10, r31
 648 151:
 649         rlwinm. r11,r11,19,24,28        /* offset into jump table for reg RA */
 650         beq     152f                    /* if reg RA is zero, don't add it */
 651         addi    r11, r11, 150b@l        /* add start of table */
 652         mtctr   r11                     /* load ctr with jump address */
 653         rlwinm  r11,r11,0,16,10         /* make sure we don't execute this more than once */
 654         bctr                            /* jump into table */
 655 152:
 656         mfdar   r11
 657         mtctr   r11                     /* restore ctr reg from DAR */
 658         mtdar   r10                     /* save fault EA to DAR */
 659         mfspr   r10,SPRN_SPRG_SCRATCH2
 660         b       DARFixed                /* Go back to normal TLB handling */
 661
 662         /* special handling for r10,r11 since these are modified already */
 663 153:    mfspr   r11, SPRN_SPRG_SCRATCH1 /* load r11 from SPRN_SPRG_SCRATCH1 */
 664         add     r10, r10, r11   /* add it */
 665         mfctr   r11             /* restore r11 */
 666         b       151b
 667 154:    mfspr   r11, SPRN_SPRG_SCRATCH0 /* load r10 from SPRN_SPRG_SCRATCH0 */
 668         add     r10, r10, r11   /* add it */
 669         mfctr   r11             /* restore r11 */
 670         b       151b
 671 #endif
 672
 673 /*
 674  * This is where the main kernel code starts.
 675  */
 676 start_here:
 677         /* ptr to current */
 678         lis     r2,init_task@h
 679         ori     r2,r2,init_task@l
 680
 681         /* ptr to phys current thread */
 682         tophys(r4,r2)
 683         addi    r4,r4,THREAD    /* init task's THREAD */
 684         mtspr   SPRN_SPRG_THREAD,r4
 685
 686         /* stack */
 687         lis     r1,init_thread_union@ha
 688         addi    r1,r1,init_thread_union@l
 689         li      r0,0
 690         stwu    r0,THREAD_SIZE-STACK_FRAME_OVERHEAD(r1)
 691
 692         bl      early_init      /* We have to do this with MMU on */
 693
 694 /*
 695  * Decide what sort of machine this is and initialize the MMU.
 696  */
 697         li      r3,0
 698         mr      r4,r31
 699         bl      machine_init
 700         bl      MMU_init
 701
 702 /*
 703  * Go back to running unmapped so we can load up new values
 704  * and change to using our exception vectors.
 705  * On the 8xx, all we have to do is invalidate the TLB to clear
 706  * the old 8M byte TLB mappings and load the page table base register.
 707  */
 708         /* The right way to do this would be to track it down through
 709          * init's THREAD like the context switch code does, but this is
 710          * easier......until someone changes init's static structures.
 711          */
 712         lis     r6, swapper_pg_dir@h
 713         ori     r6, r6, swapper_pg_dir@l
 714         tophys(r6,r6)
 715 #ifdef CONFIG_8xx_CPU6
 716         lis     r4, cpu6_errata_word@h
 717         ori     r4, r4, cpu6_errata_word@l
 718         li      r3, 0x3f80
 719         stw     r3, 12(r4)
 720         lwz     r3, 12(r4)
 721 #endif
 722         mtspr   SPRN_M_TW, r6
 723         lis     r4,2f@h
 724         ori     r4,r4,2f@l
 725         tophys(r4,r4)
 726         li      r3,MSR_KERNEL & ~(MSR_IR|MSR_DR)
 727         mtspr   SPRN_SRR0,r4
 728         mtspr   SPRN_SRR1,r3
 729         rfi
 730 /* Load up the kernel context */
 731 2:
 732         SYNC                    /* Force all PTE updates to finish */
 733         tlbia                   /* Clear all TLB entries */
 734         sync                    /* wait for tlbia/tlbie to finish */
 735         TLBSYNC                 /* ... on all CPUs */
 736
 737         /* set up the PTE pointers for the Abatron bdiGDB.
 738         */
 739         tovirt(r6,r6)
 740         lis     r5, abatron_pteptrs@h
 741         ori     r5, r5, abatron_pteptrs@l
 742         stw     r5, 0xf0(r0)    /* Must match your Abatron config file */
 743         tophys(r5,r5)
 744         stw     r6, 0(r5)
 745
 746 /* Now turn on the MMU for real! */
 747         li      r4,MSR_KERNEL
 748         lis     r3,start_kernel@h
 749         ori     r3,r3,start_kernel@l
 750         mtspr   SPRN_SRR0,r3
 751         mtspr   SPRN_SRR1,r4
 752         rfi                     /* enable MMU and jump to start_kernel */
 753
 754 /* Set up the initial MMU state so we can do the first level of
 755  * kernel initialization.  This maps the first 8 MBytes of memory 1:1
 756  * virtual to physical.  Also, set the cache mode since that is defined
 757  * by TLB entries and perform any additional mapping (like of the IMMR).
 758  * If configured to pin some TLBs, we pin the first 8 Mbytes of kernel,
 759  * 24 Mbytes of data, and the 8M IMMR space.  Anything not covered by
 760  * these mappings is mapped by page tables.
 761  */
 762 initial_mmu:
 763         tlbia                   /* Invalidate all TLB entries */
 764 /* Always pin the first 8 MB ITLB to prevent ITLB
 765    misses while mucking around with SRR0/SRR1 in asm
 766 */
 767         lis     r8, MI_RSV4I@h
 768         ori     r8, r8, 0x1c00
 769
 770         mtspr   SPRN_MI_CTR, r8 /* Set instruction MMU control */
 771
 772 #ifdef CONFIG_PIN_TLB
 773         lis     r10, (MD_RSV4I | MD_RESETVAL)@h
 774         ori     r10, r10, 0x1c00
 775         mr      r8, r10
 776 #else
 777         lis     r10, MD_RESETVAL@h
 778 #endif
 779 #ifndef CONFIG_8xx_COPYBACK
 780         oris    r10, r10, MD_WTDEF@h
 781 #endif
 782         mtspr   SPRN_MD_CTR, r10        /* Set data TLB control */
 783
 784         /* Now map the lower 8 Meg into the TLBs.  For this quick hack,
 785          * we can load the instruction and data TLB registers with the
 786          * same values.
 787          */
 788         lis     r8, KERNELBASE@h        /* Create vaddr for TLB */
 789         ori     r8, r8, MI_EVALID       /* Mark it valid */
 790         mtspr   SPRN_MI_EPN, r8
 791         mtspr   SPRN_MD_EPN, r8
 792         li      r8, MI_PS8MEG           /* Set 8M byte page */
 793         ori     r8, r8, MI_SVALID       /* Make it valid */
 794         mtspr   SPRN_MI_TWC, r8
 795         mtspr   SPRN_MD_TWC, r8
 796         li      r8, MI_BOOTINIT         /* Create RPN for address 0 */
 797         mtspr   SPRN_MI_RPN, r8         /* Store TLB entry */
 798         mtspr   SPRN_MD_RPN, r8
 799         lis     r8, MI_Kp@h             /* Set the protection mode */
 800         mtspr   SPRN_MI_AP, r8
 801         mtspr   SPRN_MD_AP, r8
 802
 803         /* Map another 8 MByte at the IMMR to get the processor
 804          * internal registers (among other things).
 805          */
 806 #ifdef CONFIG_PIN_TLB
 807         addi    r10, r10, 0x0100
 808         mtspr   SPRN_MD_CTR, r10
 809 #endif
 810         mfspr   r9, 638                 /* Get current IMMR */
 811         andis.  r9, r9, 0xff80          /* Get 8Mbyte boundary */
 812
 813         mr      r8, r9                  /* Create vaddr for TLB */
 814         ori     r8, r8, MD_EVALID       /* Mark it valid */
 815         mtspr   SPRN_MD_EPN, r8
 816         li      r8, MD_PS8MEG           /* Set 8M byte page */
 817         ori     r8, r8, MD_SVALID       /* Make it valid */
 818         mtspr   SPRN_MD_TWC, r8
 819         mr      r8, r9                  /* Create paddr for TLB */
 820         ori     r8, r8, MI_BOOTINIT|0x2 /* Inhibit cache -- Cort */
 821         mtspr   SPRN_MD_RPN, r8
 822
 823 #ifdef CONFIG_PIN_TLB
 824         /* Map two more 8M kernel data pages.
 825         */
 826         addi    r10, r10, 0x0100
 827         mtspr   SPRN_MD_CTR, r10
 828
 829         lis     r8, KERNELBASE@h        /* Create vaddr for TLB */
 830         addis   r8, r8, 0x0080          /* Add 8M */
 831         ori     r8, r8, MI_EVALID       /* Mark it valid */
 832         mtspr   SPRN_MD_EPN, r8
 833         li      r9, MI_PS8MEG           /* Set 8M byte page */
 834         ori     r9, r9, MI_SVALID       /* Make it valid */
 835         mtspr   SPRN_MD_TWC, r9
 836         li      r11, MI_BOOTINIT        /* Create RPN for address 0 */
 837         addis   r11, r11, 0x0080        /* Add 8M */
 838         mtspr   SPRN_MD_RPN, r11
 839
 840         addi    r10, r10, 0x0100
 841         mtspr   SPRN_MD_CTR, r10
 842
 843         addis   r8, r8, 0x0080          /* Add 8M */
 844         mtspr   SPRN_MD_EPN, r8
 845         mtspr   SPRN_MD_TWC, r9
 846         addis   r11, r11, 0x0080        /* Add 8M */
 847         mtspr   SPRN_MD_RPN, r11
 848 #endif
 849
 850         /* Since the cache is enabled according to the information we
 851          * just loaded into the TLB, invalidate and enable the caches here.
 852          * We should probably check/set other modes....later.
 853          */
 854         lis     r8, IDC_INVALL@h
 855         mtspr   SPRN_IC_CST, r8
 856         mtspr   SPRN_DC_CST, r8
 857         lis     r8, IDC_ENABLE@h
 858         mtspr   SPRN_IC_CST, r8
 859 #ifdef CONFIG_8xx_COPYBACK
 860         mtspr   SPRN_DC_CST, r8
 861 #else
 862         /* For a debug option, I left this here to easily enable
 863          * the write through cache mode
 864          */
 865         lis     r8, DC_SFWT@h
 866         mtspr   SPRN_DC_CST, r8
 867         lis     r8, IDC_ENABLE@h
 868         mtspr   SPRN_DC_CST, r8
 869 #endif
 870         blr
 871
 872
 873 /*
 874  * Set up to use a given MMU context.
 875  * r3 is context number, r4 is PGD pointer.
 876  *
 877  * We place the physical address of the new task page directory loaded
 878  * into the MMU base register, and set the ASID compare register with
 879  * the new "context."
 880  */
 881 _GLOBAL(set_context)
 882
 883 #ifdef CONFIG_BDI_SWITCH
 884         /* Context switch the PTE pointer for the Abatron BDI2000.
 885          * The PGDIR is passed as second argument.
 886          */
 887         lis     r5, KERNELBASE@h
 888         lwz     r5, 0xf0(r5)
 889         stw     r4, 0x4(r5)
 890 #endif
 891
 892 #ifdef CONFIG_8xx_CPU6
 893         lis     r6, cpu6_errata_word@h
 894         ori     r6, r6, cpu6_errata_word@l
 895         tophys  (r4, r4)
 896         li      r7, 0x3f80
 897         stw     r7, 12(r6)
 898         lwz     r7, 12(r6)
 899         mtspr   SPRN_M_TW, r4               /* Update MMU base address */
 900         li      r7, 0x3380
 901         stw     r7, 12(r6)
 902         lwz     r7, 12(r6)
 903         mtspr   SPRN_M_CASID, r3             /* Update context */
 904 #else
 905         mtspr   SPRN_M_CASID,r3         /* Update context */
 906         tophys  (r4, r4)
 907         mtspr   SPRN_M_TW, r4           /* and pgd */
 908 #endif
 909         SYNC
 910         blr
 911
 912 #ifdef CONFIG_8xx_CPU6
 913 /* It's here because it is unique to the 8xx.
 914  * It is important we get called with interrupts disabled.  I used to
 915  * do that, but it appears that all code that calls this already had
 916  * interrupt disabled.
 917  */
 918         .globl  set_dec_cpu6
 919 set_dec_cpu6:
 920         lis     r7, cpu6_errata_word@h
 921         ori     r7, r7, cpu6_errata_word@l
 922         li      r4, 0x2c00
 923         stw     r4, 8(r7)
 924         lwz     r4, 8(r7)
 925         mtspr   22, r3          /* Update Decrementer */
 926         SYNC
 927         blr
 928 #endif
 929
 930 /*
 931  * We put a few things here that have to be page-aligned.
 932  * This stuff goes at the beginning of the data segment,
 933  * which is page-aligned.
 934  */
 935         .data
 936         .globl  sdata
 937 sdata:
 938         .globl  empty_zero_page
 939         .align  PAGE_SHIFT
 940 empty_zero_page:
 941         .space  PAGE_SIZE
 942
 943         .globl  swapper_pg_dir
 944 swapper_pg_dir:
 945         .space  PGD_TABLE_SIZE
 946
 947 /* Room for two PTE table poiners, usually the kernel and current user
 948  * pointer to their respective root page table (pgdir).
 949  */
 950 abatron_pteptrs:
 951         .space  8
 952
 953 #ifdef CONFIG_8xx_CPU6
 954         .globl  cpu6_errata_word
 955 cpu6_errata_word:
 956         .space  16
 957 #endif
 958