arch/powerpc/kernel/head_8xx.S

   1 /*
   2  *  PowerPC version
   3  *    Copyright (C) 1995-1996 Gary Thomas (gdt@linuxppc.org)
   4  *  Rewritten by Cort Dougan (cort@cs.nmt.edu) for PReP
   5  *    Copyright (C) 1996 Cort Dougan <cort@cs.nmt.edu>
   6  *  Low-level exception handlers and MMU support
   7  *  rewritten by Paul Mackerras.
   8  *    Copyright (C) 1996 Paul Mackerras.
   9  *  MPC8xx modifications by Dan Malek
  10  *    Copyright (C) 1997 Dan Malek (dmalek@jlc.net).
  11  *
  12  *  This file contains low-level support and setup for PowerPC 8xx
  13  *  embedded processors, including trap and interrupt dispatch.
  14  *
  15  *  This program is free software; you can redistribute it and/or
  16  *  modify it under the terms of the GNU General Public License
  17  *  as published by the Free Software Foundation; either version
  18  *  2 of the License, or (at your option) any later version.
  19  *
  20  */
  21
  22 #include <linux/init.h>
  23 #include <asm/processor.h>
  24 #include <asm/page.h>
  25 #include <asm/mmu.h>
  26 #include <asm/cache.h>
  27 #include <asm/pgtable.h>
  28 #include <asm/cputable.h>
  29 #include <asm/thread_info.h>
  30 #include <asm/ppc_asm.h>
  31 #include <asm/asm-offsets.h>
  32 #include <asm/ptrace.h>
  33
  34 /* Macro to make the code more readable. */
  35 #ifdef CONFIG_8xx_CPU6
  36 #define DO_8xx_CPU6(val, reg)   \
  37         li      reg, val;       \
  38         stw     reg, 12(r0);    \
  39         lwz     reg, 12(r0);
  40 #else
  41 #define DO_8xx_CPU6(val, reg)
  42 #endif
  43
  44 /*
  45  * Value for the bits that have fixed value in RPN entries.
  46  * Also used for tagging DAR for DTLBerror.
  47  */
  48 #ifdef CONFIG_PPC_16K_PAGES
  49 #define RPN_PATTERN     (0x00f0 | MD_SPS16K)
  50 #else
  51 #define RPN_PATTERN     0x00f0
  52 #endif
  53
  54         __HEAD
  55 _ENTRY(_stext);
  56 _ENTRY(_start);
  57
  58 /* MPC8xx
  59  * This port was done on an MBX board with an 860.  Right now I only
  60  * support an ELF compressed (zImage) boot from EPPC-Bug because the
  61  * code there loads up some registers before calling us:
  62  *   r3: ptr to board info data
  63  *   r4: initrd_start or if no initrd then 0
  64  *   r5: initrd_end - unused if r4 is 0
  65  *   r6: Start of command line string
  66  *   r7: End of command line string
  67  *
  68  * I decided to use conditional compilation instead of checking PVR and
  69  * adding more processor specific branches around code I don't need.
  70  * Since this is an embedded processor, I also appreciate any memory
  71  * savings I can get.
  72  *
  73  * The MPC8xx does not have any BATs, but it supports large page sizes.
  74  * We first initialize the MMU to support 8M byte pages, then load one
  75  * entry into each of the instruction and data TLBs to map the first
  76  * 8M 1:1.  I also mapped an additional I/O space 1:1 so we can get to
  77  * the "internal" processor registers before MMU_init is called.
  78  *
  79  * The TLB code currently contains a major hack.  Since I use the condition
  80  * code register, I have to save and restore it.  I am out of registers, so
  81  * I just store it in memory location 0 (the TLB handlers are not reentrant).
  82  * To avoid making any decisions, I need to use the "segment" valid bit
  83  * in the first level table, but that would require many changes to the
  84  * Linux page directory/table functions that I don't want to do right now.
  85  *
  86  *      -- Dan
  87  */
  88         .globl  __start
  89 __start:
  90         mr      r31,r3                  /* save device tree ptr */
  91
  92         /* We have to turn on the MMU right away so we get cache modes
  93          * set correctly.
  94          */
  95         bl      initial_mmu
  96
  97 /* We now have the lower 8 Meg mapped into TLB entries, and the caches
  98  * ready to work.
  99  */
 100
 101 turn_on_mmu:
 102         mfmsr   r0
 103         ori     r0,r0,MSR_DR|MSR_IR
 104         mtspr   SPRN_SRR1,r0
 105         lis     r0,start_here@h
 106         ori     r0,r0,start_here@l
 107         mtspr   SPRN_SRR0,r0
 108         SYNC
 109         rfi                             /* enables MMU */
 110
 111 /*
 112  * Exception entry code.  This code runs with address translation
 113  * turned off, i.e. using physical addresses.
 114  * We assume sprg3 has the physical address of the current
 115  * task's thread_struct.
 116  */
 117 #define EXCEPTION_PROLOG        \
 118         EXCEPTION_PROLOG_0;     \
 119         EXCEPTION_PROLOG_1;     \
 120         EXCEPTION_PROLOG_2
 121
 122 #define EXCEPTION_PROLOG_0      \
 123         mtspr   SPRN_SPRG_SCRATCH0,r10; \
 124         mtspr   SPRN_SPRG_SCRATCH1,r11; \
 125         mfcr    r10
 126
 127 #define EXCEPTION_PROLOG_1      \
 128         mfspr   r11,SPRN_SRR1;          /* check whether user or kernel */ \
 129         andi.   r11,r11,MSR_PR; \
 130         tophys(r11,r1);                 /* use tophys(r1) if kernel */ \
 131         beq     1f;             \
 132         mfspr   r11,SPRN_SPRG_THREAD;   \
 133         lwz     r11,THREAD_INFO-THREAD(r11);    \
 134         addi    r11,r11,THREAD_SIZE;    \
 135         tophys(r11,r11);        \
 136 1:      subi    r11,r11,INT_FRAME_SIZE  /* alloc exc. frame */
 137
 138
 139 #define EXCEPTION_PROLOG_2      \
 140         CLR_TOP32(r11);         \
 141         stw     r10,_CCR(r11);          /* save registers */ \
 142         stw     r12,GPR12(r11); \
 143         stw     r9,GPR9(r11);   \
 144         mfspr   r10,SPRN_SPRG_SCRATCH0; \
 145         stw     r10,GPR10(r11); \
 146         mfspr   r12,SPRN_SPRG_SCRATCH1; \
 147         stw     r12,GPR11(r11); \
 148         mflr    r10;            \
 149         stw     r10,_LINK(r11); \
 150         mfspr   r12,SPRN_SRR0;  \
 151         mfspr   r9,SPRN_SRR1;   \
 152         stw     r1,GPR1(r11);   \
 153         stw     r1,0(r11);      \
 154         tovirt(r1,r11);                 /* set new kernel sp */ \
 155         li      r10,MSR_KERNEL & ~(MSR_IR|MSR_DR); /* can take exceptions */ \
 156         MTMSRD(r10);                    /* (except for mach check in rtas) */ \
 157         stw     r0,GPR0(r11);   \
 158         SAVE_4GPRS(3, r11);     \
 159         SAVE_2GPRS(7, r11)
 160
 161 /*
 162  * Exception exit code.
 163  */
 164 #define EXCEPTION_EPILOG_0      \
 165         mtcr    r10;            \
 166         mfspr   r10,SPRN_SPRG_SCRATCH0; \
 167         mfspr   r11,SPRN_SPRG_SCRATCH1
 168
 169 /*
 170  * Note: code which follows this uses cr0.eq (set if from kernel),
 171  * r11, r12 (SRR0), and r9 (SRR1).
 172  *
 173  * Note2: once we have set r1 we are in a position to take exceptions
 174  * again, and we could thus set MSR:RI at that point.
 175  */
 176
 177 /*
 178  * Exception vectors.
 179  */
 180 #define EXCEPTION(n, label, hdlr, xfer)         \
 181         . = n;                                  \
 182 label:                                          \
 183         EXCEPTION_PROLOG;                       \
 184         addi    r3,r1,STACK_FRAME_OVERHEAD;     \
 185         xfer(n, hdlr)
 186
 187 #define EXC_XFER_TEMPLATE(n, hdlr, trap, copyee, tfer, ret)     \
 188         li      r10,trap;                                       \
 189         stw     r10,_TRAP(r11);                                 \
 190         li      r10,MSR_KERNEL;                                 \
 191         copyee(r10, r9);                                        \
 192         bl      tfer;                                           \
 193 i##n:                                                           \
 194         .long   hdlr;                                           \
 195         .long   ret
 196
 197 #define COPY_EE(d, s)           rlwimi d,s,0,16,16
 198 #define NOCOPY(d, s)
 199
 200 #define EXC_XFER_STD(n, hdlr)           \
 201         EXC_XFER_TEMPLATE(n, hdlr, n, NOCOPY, transfer_to_handler_full, \
 202                           ret_from_except_full)
 203
 204 #define EXC_XFER_LITE(n, hdlr)          \
 205         EXC_XFER_TEMPLATE(n, hdlr, n+1, NOCOPY, transfer_to_handler, \
 206                           ret_from_except)
 207
 208 #define EXC_XFER_EE(n, hdlr)            \
 209         EXC_XFER_TEMPLATE(n, hdlr, n, COPY_EE, transfer_to_handler_full, \
 210                           ret_from_except_full)
 211
 212 #define EXC_XFER_EE_LITE(n, hdlr)       \
 213         EXC_XFER_TEMPLATE(n, hdlr, n+1, COPY_EE, transfer_to_handler, \
 214                           ret_from_except)
 215
 216 /* System reset */
 217         EXCEPTION(0x100, Reset, unknown_exception, EXC_XFER_STD)
 218
 219 /* Machine check */
 220         . = 0x200
 221 MachineCheck:
 222         EXCEPTION_PROLOG
 223         mfspr r4,SPRN_DAR
 224         stw r4,_DAR(r11)
 225         li r5,RPN_PATTERN
 226         mtspr SPRN_DAR,r5       /* Tag DAR, to be used in DTLB Error */
 227         mfspr r5,SPRN_DSISR
 228         stw r5,_DSISR(r11)
 229         addi r3,r1,STACK_FRAME_OVERHEAD
 230         EXC_XFER_STD(0x200, machine_check_exception)
 231
 232 /* Data access exception.
 233  * This is "never generated" by the MPC8xx.
 234  */
 235         . = 0x300
 236 DataAccess:
 237
 238 /* Instruction access exception.
 239  * This is "never generated" by the MPC8xx.
 240  */
 241         . = 0x400
 242 InstructionAccess:
 243
 244 /* External interrupt */
 245         EXCEPTION(0x500, HardwareInterrupt, do_IRQ, EXC_XFER_LITE)
 246
 247 /* Alignment exception */
 248         . = 0x600
 249 Alignment:
 250         EXCEPTION_PROLOG
 251         mfspr   r4,SPRN_DAR
 252         stw     r4,_DAR(r11)
 253         li      r5,RPN_PATTERN
 254         mtspr   SPRN_DAR,r5     /* Tag DAR, to be used in DTLB Error */
 255         mfspr   r5,SPRN_DSISR
 256         stw     r5,_DSISR(r11)
 257         addi    r3,r1,STACK_FRAME_OVERHEAD
 258         EXC_XFER_EE(0x600, alignment_exception)
 259
 260 /* Program check exception */
 261         EXCEPTION(0x700, ProgramCheck, program_check_exception, EXC_XFER_STD)
 262
 263 /* No FPU on MPC8xx.  This exception is not supposed to happen.
 264 */
 265         EXCEPTION(0x800, FPUnavailable, unknown_exception, EXC_XFER_STD)
 266
 267 /* Decrementer */
 268         EXCEPTION(0x900, Decrementer, timer_interrupt, EXC_XFER_LITE)
 269
 270         EXCEPTION(0xa00, Trap_0a, unknown_exception, EXC_XFER_EE)
 271         EXCEPTION(0xb00, Trap_0b, unknown_exception, EXC_XFER_EE)
 272
 273 /* System call */
 274         . = 0xc00
 275 SystemCall:
 276         EXCEPTION_PROLOG
 277         EXC_XFER_EE_LITE(0xc00, DoSyscall)
 278
 279 /* Single step - not used on 601 */
 280         EXCEPTION(0xd00, SingleStep, single_step_exception, EXC_XFER_STD)
 281         EXCEPTION(0xe00, Trap_0e, unknown_exception, EXC_XFER_EE)
 282         EXCEPTION(0xf00, Trap_0f, unknown_exception, EXC_XFER_EE)
 283
 284 /* On the MPC8xx, this is a software emulation interrupt.  It occurs
 285  * for all unimplemented and illegal instructions.
 286  */
 287         EXCEPTION(0x1000, SoftEmu, SoftwareEmulation, EXC_XFER_STD)
 288
 289         . = 0x1100
 290 /*
 291  * For the MPC8xx, this is a software tablewalk to load the instruction
 292  * TLB.  The task switch loads the M_TW register with the pointer to the first
 293  * level table.
 294  * If we discover there is no second level table (value is zero) or if there
 295  * is an invalid pte, we load that into the TLB, which causes another fault
 296  * into the TLB Error interrupt where we can handle such problems.
 297  * We have to use the MD_xxx registers for the tablewalk because the
 298  * equivalent MI_xxx registers only perform the attribute functions.
 299  */
 300 InstructionTLBMiss:
 301 #ifdef CONFIG_8xx_CPU6
 302         stw     r3, 8(r0)
 303 #endif
 304         EXCEPTION_PROLOG_0
 305         mtspr   SPRN_SPRG_SCRATCH2, r10
 306         mfspr   r10, SPRN_SRR0  /* Get effective address of fault */
 307 #ifdef CONFIG_8xx_CPU15
 308         addi    r11, r10, PAGE_SIZE
 309         tlbie   r11
 310         addi    r11, r10, -PAGE_SIZE
 311         tlbie   r11
 312 #endif
 313
 314         /* If we are faulting a kernel address, we have to use the
 315          * kernel page tables.
 316          */
 317 #ifdef CONFIG_MODULES
 318         /* Only modules will cause ITLB Misses as we always
 319          * pin the first 8MB of kernel memory */
 320         andis.  r11, r10, 0x8000        /* Address >= 0x80000000 */
 321 #endif
 322         mfspr   r11, SPRN_M_TW  /* Get level 1 table base address */
 323 #ifdef CONFIG_MODULES
 324         beq     3f
 325         lis     r11, (swapper_pg_dir-PAGE_OFFSET)@h
 326         ori     r11, r11, (swapper_pg_dir-PAGE_OFFSET)@l
 327 3:
 328 #endif
 329         /* Extract level 1 index */
 330         rlwinm  r10, r10, 32 - ((PAGE_SHIFT - 2) << 1), (PAGE_SHIFT - 2) << 1, 29
 331         lwzx    r11, r10, r11   /* Get the level 1 entry */
 332         rlwinm. r10, r11,0,0,19 /* Extract page descriptor page address */
 333         beq     2f              /* If zero, don't try to find a pte */
 334
 335         /* We have a pte table, so load the MI_TWC with the attributes
 336          * for this "segment."
 337          */
 338         ori     r11,r11,1               /* Set valid bit */
 339         DO_8xx_CPU6(0x2b80, r3)
 340         mtspr   SPRN_MI_TWC, r11        /* Set segment attributes */
 341         mfspr   r11, SPRN_SRR0  /* Get effective address of fault */
 342         /* Extract level 2 index */
 343         rlwinm  r11, r11, 32 - (PAGE_SHIFT - 2), 32 - PAGE_SHIFT, 29
 344         lwzx    r10, r10, r11   /* Get the pte */
 345
 346 #ifdef CONFIG_SWAP
 347         andi.   r11, r10, _PAGE_ACCESSED | _PAGE_PRESENT
 348         cmpwi   cr0, r11, _PAGE_ACCESSED | _PAGE_PRESENT
 349         bne-    cr0, 2f
 350 #endif
 351         /* The Linux PTE won't go exactly into the MMU TLB.
 352          * Software indicator bits 21 and 28 must be clear.
 353          * Software indicator bits 24, 25, 26, and 27 must be
 354          * set.  All other Linux PTE bits control the behavior
 355          * of the MMU.
 356          */
 357         li      r11, RPN_PATTERN
 358         rlwimi  r10, r11, 0, 0x07f8     /* Set 24-27, clear 21-23,28 */
 359         DO_8xx_CPU6(0x2d80, r3)
 360         mtspr   SPRN_MI_RPN, r10        /* Update TLB entry */
 361
 362         /* Restore registers */
 363 #ifdef CONFIG_8xx_CPU6
 364         lwz     r3, 8(r0)
 365 #endif
 366         mfspr   r10, SPRN_SPRG_SCRATCH2
 367         EXCEPTION_EPILOG_0
 368         rfi
 369 2:
 370         mfspr   r11, SPRN_SRR1
 371         /* clear all error bits as TLB Miss
 372          * sets a few unconditionally
 373         */
 374         rlwinm  r11, r11, 0, 0xffff
 375         mtspr   SPRN_SRR1, r11
 376
 377         /* Restore registers */
 378 #ifdef CONFIG_8xx_CPU6
 379         lwz     r3, 8(r0)
 380 #endif
 381         mfspr   r10, SPRN_SPRG_SCRATCH2
 382         EXCEPTION_EPILOG_0
 383         b       InstructionTLBError
 384
 385         . = 0x1200
 386 DataStoreTLBMiss:
 387 #ifdef CONFIG_8xx_CPU6
 388         stw     r3, 8(r0)
 389 #endif
 390         EXCEPTION_PROLOG_0
 391         mtspr   SPRN_SPRG_SCRATCH2, r10
 392         mfspr   r10, SPRN_MD_EPN
 393
 394         /* If we are faulting a kernel address, we have to use the
 395          * kernel page tables.
 396          */
 397         andis.  r11, r10, 0x8000
 398         mfspr   r11, SPRN_M_TW  /* Get level 1 table base address */
 399         beq     3f
 400         lis     r11, (swapper_pg_dir-PAGE_OFFSET)@h
 401         ori     r11, r11, (swapper_pg_dir-PAGE_OFFSET)@l
 402 3:
 403         /* Extract level 1 index */
 404         rlwinm  r10, r10, 32 - ((PAGE_SHIFT - 2) << 1), (PAGE_SHIFT - 2) << 1, 29
 405         lwzx    r11, r10, r11   /* Get the level 1 entry */
 406         rlwinm. r10, r11,0,0,19 /* Extract page descriptor page address */
 407         beq     2f              /* If zero, don't try to find a pte */
 408
 409         /* We have a pte table, so load fetch the pte from the table.
 410          */
 411         mfspr   r10, SPRN_MD_EPN        /* Get address of fault */
 412         /* Extract level 2 index */
 413         rlwinm  r10, r10, 32 - (PAGE_SHIFT - 2), 32 - PAGE_SHIFT, 29
 414         rlwimi  r10, r11, 0, 0, 32 - PAGE_SHIFT - 1     /* Add level 2 base */
 415         lwz     r10, 0(r10)     /* Get the pte */
 416
 417         ori     r11, r11, 1     /* Set valid bit in physical L2 page */
 418         /* Insert the Guarded flag into the TWC from the Linux PTE.
 419          * It is bit 27 of both the Linux PTE and the TWC (at least
 420          * I got that right :-).  It will be better when we can put
 421          * this into the Linux pgd/pmd and load it in the operation
 422          * above.
 423          */
 424         rlwimi  r11, r10, 0, 27, 27
 425         /* Insert the WriteThru flag into the TWC from the Linux PTE.
 426          * It is bit 25 in the Linux PTE and bit 30 in the TWC
 427          */
 428         rlwimi  r11, r10, 32-5, 30, 30
 429         DO_8xx_CPU6(0x3b80, r3)
 430         mtspr   SPRN_MD_TWC, r11
 431
 432         /* Both _PAGE_ACCESSED and _PAGE_PRESENT has to be set.
 433          * We also need to know if the insn is a load/store, so:
 434          * Clear _PAGE_PRESENT and load that which will
 435          * trap into DTLB Error with store bit set accordinly.
 436          */
 437         /* PRESENT=0x1, ACCESSED=0x20
 438          * r11 = ((r10 & PRESENT) & ((r10 & ACCESSED) >> 5));
 439          * r10 = (r10 & ~PRESENT) | r11;
 440          */
 441 #ifdef CONFIG_SWAP
 442         rlwinm  r11, r10, 32-5, _PAGE_PRESENT
 443         and     r11, r11, r10
 444         rlwimi  r10, r11, 0, _PAGE_PRESENT
 445 #endif
 446         /* Honour kernel RO, User NA */
 447         /* 0x200 == Extended encoding, bit 22 */
 448         rlwimi  r10, r10, 32-2, 0x200 /* Copy USER to bit 22, 0x200 */
 449         /* r11 =  (r10 & _PAGE_RW) >> 1 */
 450         rlwinm  r11, r10, 32-1, 0x200
 451         or      r10, r11, r10
 452         /* invert RW and 0x200 bits */
 453         xori    r10, r10, _PAGE_RW | 0x200
 454
 455         /* The Linux PTE won't go exactly into the MMU TLB.
 456          * Software indicator bits 22 and 28 must be clear.
 457          * Software indicator bits 24, 25, 26, and 27 must be
 458          * set.  All other Linux PTE bits control the behavior
 459          * of the MMU.
 460          */
 461 2:      li      r11, RPN_PATTERN
 462         rlwimi  r10, r11, 0, 24, 28     /* Set 24-27, clear 28 */
 463         DO_8xx_CPU6(0x3d80, r3)
 464         mtspr   SPRN_MD_RPN, r10        /* Update TLB entry */
 465
 466         /* Restore registers */
 467 #ifdef CONFIG_8xx_CPU6
 468         lwz     r3, 8(r0)
 469 #endif
 470         mtspr   SPRN_DAR, r11   /* Tag DAR */
 471         mfspr   r10, SPRN_SPRG_SCRATCH2
 472         EXCEPTION_EPILOG_0
 473         rfi
 474
 475 /* This is an instruction TLB error on the MPC8xx.  This could be due
 476  * to many reasons, such as executing guarded memory or illegal instruction
 477  * addresses.  There is nothing to do but handle a big time error fault.
 478  */
 479         . = 0x1300
 480 InstructionTLBError:
 481         EXCEPTION_PROLOG
 482         mr      r4,r12
 483         mr      r5,r9
 484         /* 0x400 is InstructionAccess exception, needed by bad_page_fault() */
 485         EXC_XFER_LITE(0x400, handle_page_fault)
 486
 487 /* This is the data TLB error on the MPC8xx.  This could be due to
 488  * many reasons, including a dirty update to a pte.  We bail out to
 489  * a higher level function that can handle it.
 490  */
 491         . = 0x1400
 492 DataTLBError:
 493         EXCEPTION_PROLOG_0
 494
 495         mfspr   r11, SPRN_DAR
 496         cmpwi   cr0, r11, RPN_PATTERN
 497         beq-    FixupDAR        /* must be a buggy dcbX, icbi insn. */
 498 DARFixed:/* Return from dcbx instruction bug workaround */
 499         EXCEPTION_PROLOG_1
 500         EXCEPTION_PROLOG_2
 501         mfspr   r10,SPRN_DSISR
 502         stw     r10,_DSISR(r11)
 503         mr      r5,r10
 504         mfspr   r4,SPRN_DAR
 505         li      r10,RPN_PATTERN
 506         mtspr   SPRN_DAR,r10    /* Tag DAR, to be used in DTLB Error */
 507         /* 0x300 is DataAccess exception, needed by bad_page_fault() */
 508         EXC_XFER_LITE(0x300, handle_page_fault)
 509
 510         EXCEPTION(0x1500, Trap_15, unknown_exception, EXC_XFER_EE)
 511         EXCEPTION(0x1600, Trap_16, unknown_exception, EXC_XFER_EE)
 512         EXCEPTION(0x1700, Trap_17, unknown_exception, EXC_XFER_EE)
 513         EXCEPTION(0x1800, Trap_18, unknown_exception, EXC_XFER_EE)
 514         EXCEPTION(0x1900, Trap_19, unknown_exception, EXC_XFER_EE)
 515         EXCEPTION(0x1a00, Trap_1a, unknown_exception, EXC_XFER_EE)
 516         EXCEPTION(0x1b00, Trap_1b, unknown_exception, EXC_XFER_EE)
 517
 518 /* On the MPC8xx, these next four traps are used for development
 519  * support of breakpoints and such.  Someday I will get around to
 520  * using them.
 521  */
 522         EXCEPTION(0x1c00, Trap_1c, unknown_exception, EXC_XFER_EE)
 523         EXCEPTION(0x1d00, Trap_1d, unknown_exception, EXC_XFER_EE)
 524         EXCEPTION(0x1e00, Trap_1e, unknown_exception, EXC_XFER_EE)
 525         EXCEPTION(0x1f00, Trap_1f, unknown_exception, EXC_XFER_EE)
 526
 527         . = 0x2000
 528
 529 /* This is the procedure to calculate the data EA for buggy dcbx,dcbi instructions
 530  * by decoding the registers used by the dcbx instruction and adding them.
 531  * DAR is set to the calculated address.
 532  */
 533  /* define if you don't want to use self modifying code */
 534 #define NO_SELF_MODIFYING_CODE
 535 FixupDAR:/* Entry point for dcbx workaround. */
 536 #ifdef CONFIG_8xx_CPU6
 537         stw     r3, 8(r0)
 538 #endif
 539         mtspr   SPRN_SPRG_SCRATCH2, r10
 540         /* fetch instruction from memory. */
 541         mfspr   r10, SPRN_SRR0
 542         andis.  r11, r10, 0x8000        /* Address >= 0x80000000 */
 543         mfspr   r11, SPRN_M_TW  /* Get level 1 table base address */
 544         beq-    3f              /* Branch if user space */
 545         lis     r11, (swapper_pg_dir-PAGE_OFFSET)@h
 546         ori     r11, r11, (swapper_pg_dir-PAGE_OFFSET)@l
 547         /* Extract level 1 index */
 548 3:      rlwinm  r10, r10, 32 - ((PAGE_SHIFT - 2) << 1), (PAGE_SHIFT - 2) << 1, 29
 549         lwzx    r11, r10, r11   /* Get the level 1 entry */
 550         rlwinm  r10, r11,0,0,19 /* Extract page descriptor page address */
 551         mfspr   r11, SPRN_SRR0  /* Get effective address of fault */
 552         /* Extract level 2 index */
 553         rlwinm  r11, r11, 32 - (PAGE_SHIFT - 2), 32 - PAGE_SHIFT, 29
 554         lwzx    r11, r10, r11   /* Get the pte */
 555 #ifdef CONFIG_8xx_CPU6
 556         lwz     r3, 8(r0)       /* restore r3 from memory */
 557 #endif
 558         /* concat physical page address(r11) and page offset(r10) */
 559         mfspr   r10, SPRN_SRR0
 560         rlwimi  r11, r10, 0, 32 - PAGE_SHIFT, 31
 561         lwz     r11,0(r11)
 562 /* Check if it really is a dcbx instruction. */
 563 /* dcbt and dcbtst does not generate DTLB Misses/Errors,
 564  * no need to include them here */
 565         xoris   r10, r11, 0x7c00        /* check if major OP code is 31 */
 566         rlwinm  r10, r10, 0, 21, 5
 567         cmpwi   cr0, r10, 2028  /* Is dcbz? */
 568         beq+    142f
 569         cmpwi   cr0, r10, 940   /* Is dcbi? */
 570         beq+    142f
 571         cmpwi   cr0, r10, 108   /* Is dcbst? */
 572         beq+    144f            /* Fix up store bit! */
 573         cmpwi   cr0, r10, 172   /* Is dcbf? */
 574         beq+    142f
 575         cmpwi   cr0, r10, 1964  /* Is icbi? */
 576         beq+    142f
 577 141:    mfspr   r10,SPRN_SPRG_SCRATCH2
 578         b       DARFixed        /* Nope, go back to normal TLB processing */
 579
 580 144:    mfspr   r10, SPRN_DSISR
 581         rlwinm  r10, r10,0,7,5  /* Clear store bit for buggy dcbst insn */
 582         mtspr   SPRN_DSISR, r10
 583 142:    /* continue, it was a dcbx, dcbi instruction. */
 584 #ifndef NO_SELF_MODIFYING_CODE
 585         andis.  r10,r11,0x1f    /* test if reg RA is r0 */
 586         li      r10,modified_instr@l
 587         dcbtst  r0,r10          /* touch for store */
 588         rlwinm  r11,r11,0,0,20  /* Zero lower 10 bits */
 589         oris    r11,r11,640     /* Transform instr. to a "add r10,RA,RB" */
 590         ori     r11,r11,532
 591         stw     r11,0(r10)      /* store add/and instruction */
 592         dcbf    0,r10           /* flush new instr. to memory. */
 593         icbi    0,r10           /* invalidate instr. cache line */
 594         mfspr   r11, SPRN_SPRG_SCRATCH1 /* restore r11 */
 595         mfspr   r10, SPRN_SPRG_SCRATCH0 /* restore r10 */
 596         isync                   /* Wait until new instr is loaded from memory */
 597 modified_instr:
 598         .space  4               /* this is where the add instr. is stored */
 599         bne+    143f
 600         subf    r10,r0,r10      /* r10=r10-r0, only if reg RA is r0 */
 601 143:    mtdar   r10             /* store faulting EA in DAR */
 602         mfspr   r10,SPRN_SPRG_SCRATCH2
 603         b       DARFixed        /* Go back to normal TLB handling */
 604 #else
 605         mfctr   r10
 606         mtdar   r10                     /* save ctr reg in DAR */
 607         rlwinm  r10, r11, 24, 24, 28    /* offset into jump table for reg RB */
 608         addi    r10, r10, 150f@l        /* add start of table */
 609         mtctr   r10                     /* load ctr with jump address */
 610         xor     r10, r10, r10           /* sum starts at zero */
 611         bctr                            /* jump into table */
 612 150:
 613         add     r10, r10, r0    ;b      151f
 614         add     r10, r10, r1    ;b      151f
 615         add     r10, r10, r2    ;b      151f
 616         add     r10, r10, r3    ;b      151f
 617         add     r10, r10, r4    ;b      151f
 618         add     r10, r10, r5    ;b      151f
 619         add     r10, r10, r6    ;b      151f
 620         add     r10, r10, r7    ;b      151f
 621         add     r10, r10, r8    ;b      151f
 622         add     r10, r10, r9    ;b      151f
 623         mtctr   r11     ;b      154f    /* r10 needs special handling */
 624         mtctr   r11     ;b      153f    /* r11 needs special handling */
 625         add     r10, r10, r12   ;b      151f
 626         add     r10, r10, r13   ;b      151f
 627         add     r10, r10, r14   ;b      151f
 628         add     r10, r10, r15   ;b      151f
 629         add     r10, r10, r16   ;b      151f
 630         add     r10, r10, r17   ;b      151f
 631         add     r10, r10, r18   ;b      151f
 632         add     r10, r10, r19   ;b      151f
 633         add     r10, r10, r20   ;b      151f
 634         add     r10, r10, r21   ;b      151f
 635         add     r10, r10, r22   ;b      151f
 636         add     r10, r10, r23   ;b      151f
 637         add     r10, r10, r24   ;b      151f
 638         add     r10, r10, r25   ;b      151f
 639         add     r10, r10, r26   ;b      151f
 640         add     r10, r10, r27   ;b      151f
 641         add     r10, r10, r28   ;b      151f
 642         add     r10, r10, r29   ;b      151f
 643         add     r10, r10, r30   ;b      151f
 644         add     r10, r10, r31
 645 151:
 646         rlwinm. r11,r11,19,24,28        /* offset into jump table for reg RA */
 647         beq     152f                    /* if reg RA is zero, don't add it */
 648         addi    r11, r11, 150b@l        /* add start of table */
 649         mtctr   r11                     /* load ctr with jump address */
 650         rlwinm  r11,r11,0,16,10         /* make sure we don't execute this more than once */
 651         bctr                            /* jump into table */
 652 152:
 653         mfdar   r11
 654         mtctr   r11                     /* restore ctr reg from DAR */
 655         mtdar   r10                     /* save fault EA to DAR */
 656         mfspr   r10,SPRN_SPRG_SCRATCH2
 657         b       DARFixed                /* Go back to normal TLB handling */
 658
 659         /* special handling for r10,r11 since these are modified already */
 660 153:    mfspr   r11, SPRN_SPRG_SCRATCH1 /* load r11 from SPRN_SPRG_SCRATCH1 */
 661         add     r10, r10, r11   /* add it */
 662         mfctr   r11             /* restore r11 */
 663         b       151b
 664 154:    mfspr   r11, SPRN_SPRG_SCRATCH0 /* load r10 from SPRN_SPRG_SCRATCH0 */
 665         add     r10, r10, r11   /* add it */
 666         mfctr   r11             /* restore r11 */
 667         b       151b
 668 #endif
 669
 670 /*
 671  * This is where the main kernel code starts.
 672  */
 673 start_here:
 674         /* ptr to current */
 675         lis     r2,init_task@h
 676         ori     r2,r2,init_task@l
 677
 678         /* ptr to phys current thread */
 679         tophys(r4,r2)
 680         addi    r4,r4,THREAD    /* init task's THREAD */
 681         mtspr   SPRN_SPRG_THREAD,r4
 682
 683         /* stack */
 684         lis     r1,init_thread_union@ha
 685         addi    r1,r1,init_thread_union@l
 686         li      r0,0
 687         stwu    r0,THREAD_SIZE-STACK_FRAME_OVERHEAD(r1)
 688
 689         bl      early_init      /* We have to do this with MMU on */
 690
 691 /*
 692  * Decide what sort of machine this is and initialize the MMU.
 693  */
 694         li      r3,0
 695         mr      r4,r31
 696         bl      machine_init
 697         bl      MMU_init
 698
 699 /*
 700  * Go back to running unmapped so we can load up new values
 701  * and change to using our exception vectors.
 702  * On the 8xx, all we have to do is invalidate the TLB to clear
 703  * the old 8M byte TLB mappings and load the page table base register.
 704  */
 705         /* The right way to do this would be to track it down through
 706          * init's THREAD like the context switch code does, but this is
 707          * easier......until someone changes init's static structures.
 708          */
 709         lis     r6, swapper_pg_dir@h
 710         ori     r6, r6, swapper_pg_dir@l
 711         tophys(r6,r6)
 712 #ifdef CONFIG_8xx_CPU6
 713         lis     r4, cpu6_errata_word@h
 714         ori     r4, r4, cpu6_errata_word@l
 715         li      r3, 0x3f80
 716         stw     r3, 12(r4)
 717         lwz     r3, 12(r4)
 718 #endif
 719         mtspr   SPRN_M_TW, r6
 720         lis     r4,2f@h
 721         ori     r4,r4,2f@l
 722         tophys(r4,r4)
 723         li      r3,MSR_KERNEL & ~(MSR_IR|MSR_DR)
 724         mtspr   SPRN_SRR0,r4
 725         mtspr   SPRN_SRR1,r3
 726         rfi
 727 /* Load up the kernel context */
 728 2:
 729         SYNC                    /* Force all PTE updates to finish */
 730         tlbia                   /* Clear all TLB entries */
 731         sync                    /* wait for tlbia/tlbie to finish */
 732         TLBSYNC                 /* ... on all CPUs */
 733
 734         /* set up the PTE pointers for the Abatron bdiGDB.
 735         */
 736         tovirt(r6,r6)
 737         lis     r5, abatron_pteptrs@h
 738         ori     r5, r5, abatron_pteptrs@l
 739         stw     r5, 0xf0(r0)    /* Must match your Abatron config file */
 740         tophys(r5,r5)
 741         stw     r6, 0(r5)
 742
 743 /* Now turn on the MMU for real! */
 744         li      r4,MSR_KERNEL
 745         lis     r3,start_kernel@h
 746         ori     r3,r3,start_kernel@l
 747         mtspr   SPRN_SRR0,r3
 748         mtspr   SPRN_SRR1,r4
 749         rfi                     /* enable MMU and jump to start_kernel */
 750
 751 /* Set up the initial MMU state so we can do the first level of
 752  * kernel initialization.  This maps the first 8 MBytes of memory 1:1
 753  * virtual to physical.  Also, set the cache mode since that is defined
 754  * by TLB entries and perform any additional mapping (like of the IMMR).
 755  * If configured to pin some TLBs, we pin the first 8 Mbytes of kernel,
 756  * 24 Mbytes of data, and the 8M IMMR space.  Anything not covered by
 757  * these mappings is mapped by page tables.
 758  */
 759 initial_mmu:
 760         tlbia                   /* Invalidate all TLB entries */
 761 /* Always pin the first 8 MB ITLB to prevent ITLB
 762    misses while mucking around with SRR0/SRR1 in asm
 763 */
 764         lis     r8, MI_RSV4I@h
 765         ori     r8, r8, 0x1c00
 766
 767         mtspr   SPRN_MI_CTR, r8 /* Set instruction MMU control */
 768
 769 #ifdef CONFIG_PIN_TLB
 770         lis     r10, (MD_RSV4I | MD_RESETVAL)@h
 771         ori     r10, r10, 0x1c00
 772         mr      r8, r10
 773 #else
 774         lis     r10, MD_RESETVAL@h
 775 #endif
 776 #ifndef CONFIG_8xx_COPYBACK
 777         oris    r10, r10, MD_WTDEF@h
 778 #endif
 779         mtspr   SPRN_MD_CTR, r10        /* Set data TLB control */
 780
 781         /* Now map the lower 8 Meg into the TLBs.  For this quick hack,
 782          * we can load the instruction and data TLB registers with the
 783          * same values.
 784          */
 785         lis     r8, KERNELBASE@h        /* Create vaddr for TLB */
 786         ori     r8, r8, MI_EVALID       /* Mark it valid */
 787         mtspr   SPRN_MI_EPN, r8
 788         mtspr   SPRN_MD_EPN, r8
 789         li      r8, MI_PS8MEG           /* Set 8M byte page */
 790         ori     r8, r8, MI_SVALID       /* Make it valid */
 791         mtspr   SPRN_MI_TWC, r8
 792         mtspr   SPRN_MD_TWC, r8
 793         li      r8, MI_BOOTINIT         /* Create RPN for address 0 */
 794         mtspr   SPRN_MI_RPN, r8         /* Store TLB entry */
 795         mtspr   SPRN_MD_RPN, r8
 796         lis     r8, MI_Kp@h             /* Set the protection mode */
 797         mtspr   SPRN_MI_AP, r8
 798         mtspr   SPRN_MD_AP, r8
 799
 800         /* Map another 8 MByte at the IMMR to get the processor
 801          * internal registers (among other things).
 802          */
 803 #ifdef CONFIG_PIN_TLB
 804         addi    r10, r10, 0x0100
 805         mtspr   SPRN_MD_CTR, r10
 806 #endif
 807         mfspr   r9, 638                 /* Get current IMMR */
 808         andis.  r9, r9, 0xff80          /* Get 8Mbyte boundary */
 809
 810         mr      r8, r9                  /* Create vaddr for TLB */
 811         ori     r8, r8, MD_EVALID       /* Mark it valid */
 812         mtspr   SPRN_MD_EPN, r8
 813         li      r8, MD_PS8MEG           /* Set 8M byte page */
 814         ori     r8, r8, MD_SVALID       /* Make it valid */
 815         mtspr   SPRN_MD_TWC, r8
 816         mr      r8, r9                  /* Create paddr for TLB */
 817         ori     r8, r8, MI_BOOTINIT|0x2 /* Inhibit cache -- Cort */
 818         mtspr   SPRN_MD_RPN, r8
 819
 820 #ifdef CONFIG_PIN_TLB
 821         /* Map two more 8M kernel data pages.
 822         */
 823         addi    r10, r10, 0x0100
 824         mtspr   SPRN_MD_CTR, r10
 825
 826         lis     r8, KERNELBASE@h        /* Create vaddr for TLB */
 827         addis   r8, r8, 0x0080          /* Add 8M */
 828         ori     r8, r8, MI_EVALID       /* Mark it valid */
 829         mtspr   SPRN_MD_EPN, r8
 830         li      r9, MI_PS8MEG           /* Set 8M byte page */
 831         ori     r9, r9, MI_SVALID       /* Make it valid */
 832         mtspr   SPRN_MD_TWC, r9
 833         li      r11, MI_BOOTINIT        /* Create RPN for address 0 */
 834         addis   r11, r11, 0x0080        /* Add 8M */
 835         mtspr   SPRN_MD_RPN, r11
 836
 837         addi    r10, r10, 0x0100
 838         mtspr   SPRN_MD_CTR, r10
 839
 840         addis   r8, r8, 0x0080          /* Add 8M */
 841         mtspr   SPRN_MD_EPN, r8
 842         mtspr   SPRN_MD_TWC, r9
 843         addis   r11, r11, 0x0080        /* Add 8M */
 844         mtspr   SPRN_MD_RPN, r11
 845 #endif
 846
 847         /* Since the cache is enabled according to the information we
 848          * just loaded into the TLB, invalidate and enable the caches here.
 849          * We should probably check/set other modes....later.
 850          */
 851         lis     r8, IDC_INVALL@h
 852         mtspr   SPRN_IC_CST, r8
 853         mtspr   SPRN_DC_CST, r8
 854         lis     r8, IDC_ENABLE@h
 855         mtspr   SPRN_IC_CST, r8
 856 #ifdef CONFIG_8xx_COPYBACK
 857         mtspr   SPRN_DC_CST, r8
 858 #else
 859         /* For a debug option, I left this here to easily enable
 860          * the write through cache mode
 861          */
 862         lis     r8, DC_SFWT@h
 863         mtspr   SPRN_DC_CST, r8
 864         lis     r8, IDC_ENABLE@h
 865         mtspr   SPRN_DC_CST, r8
 866 #endif
 867         blr
 868
 869
 870 /*
 871  * Set up to use a given MMU context.
 872  * r3 is context number, r4 is PGD pointer.
 873  *
 874  * We place the physical address of the new task page directory loaded
 875  * into the MMU base register, and set the ASID compare register with
 876  * the new "context."
 877  */
 878 _GLOBAL(set_context)
 879
 880 #ifdef CONFIG_BDI_SWITCH
 881         /* Context switch the PTE pointer for the Abatron BDI2000.
 882          * The PGDIR is passed as second argument.
 883          */
 884         lis     r5, KERNELBASE@h
 885         lwz     r5, 0xf0(r5)
 886         stw     r4, 0x4(r5)
 887 #endif
 888
 889 #ifdef CONFIG_8xx_CPU6
 890         lis     r6, cpu6_errata_word@h
 891         ori     r6, r6, cpu6_errata_word@l
 892         tophys  (r4, r4)
 893         li      r7, 0x3f80
 894         stw     r7, 12(r6)
 895         lwz     r7, 12(r6)
 896         mtspr   SPRN_M_TW, r4               /* Update MMU base address */
 897         li      r7, 0x3380
 898         stw     r7, 12(r6)
 899         lwz     r7, 12(r6)
 900         mtspr   SPRN_M_CASID, r3             /* Update context */
 901 #else
 902         mtspr   SPRN_M_CASID,r3         /* Update context */
 903         tophys  (r4, r4)
 904         mtspr   SPRN_M_TW, r4           /* and pgd */
 905 #endif
 906         SYNC
 907         blr
 908
 909 #ifdef CONFIG_8xx_CPU6
 910 /* It's here because it is unique to the 8xx.
 911  * It is important we get called with interrupts disabled.  I used to
 912  * do that, but it appears that all code that calls this already had
 913  * interrupt disabled.
 914  */
 915         .globl  set_dec_cpu6
 916 set_dec_cpu6:
 917         lis     r7, cpu6_errata_word@h
 918         ori     r7, r7, cpu6_errata_word@l
 919         li      r4, 0x2c00
 920         stw     r4, 8(r7)
 921         lwz     r4, 8(r7)
 922         mtspr   22, r3          /* Update Decrementer */
 923         SYNC
 924         blr
 925 #endif
 926
 927 /*
 928  * We put a few things here that have to be page-aligned.
 929  * This stuff goes at the beginning of the data segment,
 930  * which is page-aligned.
 931  */
 932         .data
 933         .globl  sdata
 934 sdata:
 935         .globl  empty_zero_page
 936         .align  PAGE_SHIFT
 937 empty_zero_page:
 938         .space  PAGE_SIZE
 939
 940         .globl  swapper_pg_dir
 941 swapper_pg_dir:
 942         .space  PGD_TABLE_SIZE
 943
 944 /* Room for two PTE table poiners, usually the kernel and current user
 945  * pointer to their respective root page table (pgdir).
 946  */
 947 abatron_pteptrs:
 948         .space  8
 949
 950 #ifdef CONFIG_8xx_CPU6
 951         .globl  cpu6_errata_word
 952 cpu6_errata_word:
 953         .space  16
 954 #endif
 955