arch/x86/kernel/apic_64.c

   1 /*
   2  *      Local APIC handling, local APIC timers
   3  *
   4  *      (c) 1999, 2000 Ingo Molnar <mingo@redhat.com>
   5  *
   6  *      Fixes
   7  *      Maciej W. Rozycki       :       Bits for genuine 82489DX APICs;
   8  *                                      thanks to Eric Gilmore
   9  *                                      and Rolf G. Tews
  10  *                                      for testing these extensively.
  11  *      Maciej W. Rozycki       :       Various updates and fixes.
  12  *      Mikael Pettersson       :       Power Management for UP-APIC.
  13  *      Pavel Machek and
  14  *      Mikael Pettersson       :       PM converted to driver model.
  15  */
  16
  17 #include <linux/init.h>
  18
  19 #include <linux/mm.h>
  20 #include <linux/delay.h>
  21 #include <linux/bootmem.h>
  22 #include <linux/interrupt.h>
  23 #include <linux/mc146818rtc.h>
  24 #include <linux/kernel_stat.h>
  25 #include <linux/sysdev.h>
  26 #include <linux/ioport.h>
  27 #include <linux/clockchips.h>
  28 #include <linux/acpi_pmtmr.h>
  29 #include <linux/module.h>
  30
  31 #include <asm/atomic.h>
  32 #include <asm/smp.h>
  33 #include <asm/mtrr.h>
  34 #include <asm/mpspec.h>
  35 #include <asm/hpet.h>
  36 #include <asm/pgalloc.h>
  37 #include <asm/nmi.h>
  38 #include <asm/idle.h>
  39 #include <asm/proto.h>
  40 #include <asm/timex.h>
  41 #include <asm/apic.h>
  42
  43 #include <mach_ipi.h>
  44 #include <mach_apic.h>
  45
  46 static int disable_apic_timer __cpuinitdata;
  47 static int apic_calibrate_pmtmr __initdata;
  48 int disable_apic;
  49
  50 /* Local APIC timer works in C2 */
  51 int local_apic_timer_c2_ok;
  52 EXPORT_SYMBOL_GPL(local_apic_timer_c2_ok);
  53
  54 /*
  55  * Debug level, exported for io_apic.c
  56  */
  57 int apic_verbosity;
  58
  59 /* Have we found an MP table */
  60 int smp_found_config;
  61
  62 static struct resource lapic_resource = {
  63         .name = "Local APIC",
  64         .flags = IORESOURCE_MEM | IORESOURCE_BUSY,
  65 };
  66
  67 static unsigned int calibration_result;
  68
  69 static int lapic_next_event(unsigned long delta,
  70                             struct clock_event_device *evt);
  71 static void lapic_timer_setup(enum clock_event_mode mode,
  72                               struct clock_event_device *evt);
  73 static void lapic_timer_broadcast(cpumask_t mask);
  74 static void apic_pm_activate(void);
  75
  76 static struct clock_event_device lapic_clockevent = {
  77         .name           = "lapic",
  78         .features       = CLOCK_EVT_FEAT_PERIODIC | CLOCK_EVT_FEAT_ONESHOT
  79                         | CLOCK_EVT_FEAT_C3STOP | CLOCK_EVT_FEAT_DUMMY,
  80         .shift          = 32,
  81         .set_mode       = lapic_timer_setup,
  82         .set_next_event = lapic_next_event,
  83         .broadcast      = lapic_timer_broadcast,
  84         .rating         = 100,
  85         .irq            = -1,
  86 };
  87 static DEFINE_PER_CPU(struct clock_event_device, lapic_events);
  88
  89 static unsigned long apic_phys;
  90
  91 unsigned long mp_lapic_addr;
  92
  93 unsigned int __cpuinitdata maxcpus = NR_CPUS;
  94 /*
  95  * Get the LAPIC version
  96  */
  97 static inline int lapic_get_version(void)
  98 {
  99         return GET_APIC_VERSION(apic_read(APIC_LVR));
 100 }
 101
 102 /*
 103  * Check, if the APIC is integrated or a seperate chip
 104  */
 105 static inline int lapic_is_integrated(void)
 106 {
 107         return 1;
 108 }
 109
 110 /*
 111  * Check, whether this is a modern or a first generation APIC
 112  */
 113 static int modern_apic(void)
 114 {
 115         /* AMD systems use old APIC versions, so check the CPU */
 116         if (boot_cpu_data.x86_vendor == X86_VENDOR_AMD &&
 117             boot_cpu_data.x86 >= 0xf)
 118                 return 1;
 119         return lapic_get_version() >= 0x14;
 120 }
 121
 122 void xapic_wait_icr_idle(void)
 123 {
 124         while (apic_read(APIC_ICR) & APIC_ICR_BUSY)
 125                 cpu_relax();
 126 }
 127
 128 u32 safe_xapic_wait_icr_idle(void)
 129 {
 130         u32 send_status;
 131         int timeout;
 132
 133         timeout = 0;
 134         do {
 135                 send_status = apic_read(APIC_ICR) & APIC_ICR_BUSY;
 136                 if (!send_status)
 137                         break;
 138                 udelay(100);
 139         } while (timeout++ < 1000);
 140
 141         return send_status;
 142 }
 143
 144 void xapic_icr_write(u32 low, u32 id)
 145 {
 146         apic_write(APIC_ICR2, id << 24);
 147         apic_write(APIC_ICR, low);
 148 }
 149
 150 u64 xapic_icr_read(void)
 151 {
 152         u32 icr1, icr2;
 153
 154         icr2 = apic_read(APIC_ICR2);
 155         icr1 = apic_read(APIC_ICR);
 156
 157         return (icr1 | ((u64)icr2 << 32));
 158 }
 159
 160 static struct apic_ops xapic_ops = {
 161         .read = native_apic_mem_read,
 162         .write = native_apic_mem_write,
 163         .write_atomic = native_apic_mem_write_atomic,
 164         .icr_read = xapic_icr_read,
 165         .icr_write = xapic_icr_write,
 166         .wait_icr_idle = xapic_wait_icr_idle,
 167         .safe_wait_icr_idle = safe_xapic_wait_icr_idle,
 168 };
 169
 170 struct apic_ops __read_mostly *apic_ops = &xapic_ops;
 171
 172 EXPORT_SYMBOL_GPL(apic_ops);
 173
 174 /**
 175  * enable_NMI_through_LVT0 - enable NMI through local vector table 0
 176  */
 177 void __cpuinit enable_NMI_through_LVT0(void)
 178 {
 179         unsigned int v;
 180
 181         /* unmask and set to NMI */
 182         v = APIC_DM_NMI;
 183         apic_write(APIC_LVT0, v);
 184 }
 185
 186 /**
 187  * lapic_get_maxlvt - get the maximum number of local vector table entries
 188  */
 189 int lapic_get_maxlvt(void)
 190 {
 191         unsigned int v, maxlvt;
 192
 193         v = apic_read(APIC_LVR);
 194         maxlvt = GET_APIC_MAXLVT(v);
 195         return maxlvt;
 196 }
 197
 198 /*
 199  * This function sets up the local APIC timer, with a timeout of
 200  * 'clocks' APIC bus clock. During calibration we actually call
 201  * this function twice on the boot CPU, once with a bogus timeout
 202  * value, second time for real. The other (noncalibrating) CPUs
 203  * call this function only once, with the real, calibrated value.
 204  *
 205  * We do reads before writes even if unnecessary, to get around the
 206  * P5 APIC double write bug.
 207  */
 208
 209 static void __setup_APIC_LVTT(unsigned int clocks, int oneshot, int irqen)
 210 {
 211         unsigned int lvtt_value, tmp_value;
 212
 213         lvtt_value = LOCAL_TIMER_VECTOR;
 214         if (!oneshot)
 215                 lvtt_value |= APIC_LVT_TIMER_PERIODIC;
 216         if (!irqen)
 217                 lvtt_value |= APIC_LVT_MASKED;
 218
 219         apic_write(APIC_LVTT, lvtt_value);
 220
 221         /*
 222          * Divide PICLK by 16
 223          */
 224         tmp_value = apic_read(APIC_TDCR);
 225         apic_write(APIC_TDCR, (tmp_value
 226                                 & ~(APIC_TDR_DIV_1 | APIC_TDR_DIV_TMBASE))
 227                                 | APIC_TDR_DIV_16);
 228
 229         if (!oneshot)
 230                 apic_write(APIC_TMICT, clocks);
 231 }
 232
 233 /*
 234  * Setup extended LVT, AMD specific (K8, family 10h)
 235  *
 236  * Vector mappings are hard coded. On K8 only offset 0 (APIC500) and
 237  * MCE interrupts are supported. Thus MCE offset must be set to 0.
 238  */
 239
 240 #define APIC_EILVT_LVTOFF_MCE 0
 241 #define APIC_EILVT_LVTOFF_IBS 1
 242
 243 static void setup_APIC_eilvt(u8 lvt_off, u8 vector, u8 msg_type, u8 mask)
 244 {
 245         unsigned long reg = (lvt_off << 4) + APIC_EILVT0;
 246         unsigned int  v   = (mask << 16) | (msg_type << 8) | vector;
 247
 248         apic_write(reg, v);
 249 }
 250
 251 u8 setup_APIC_eilvt_mce(u8 vector, u8 msg_type, u8 mask)
 252 {
 253         setup_APIC_eilvt(APIC_EILVT_LVTOFF_MCE, vector, msg_type, mask);
 254         return APIC_EILVT_LVTOFF_MCE;
 255 }
 256
 257 u8 setup_APIC_eilvt_ibs(u8 vector, u8 msg_type, u8 mask)
 258 {
 259         setup_APIC_eilvt(APIC_EILVT_LVTOFF_IBS, vector, msg_type, mask);
 260         return APIC_EILVT_LVTOFF_IBS;
 261 }
 262
 263 /*
 264  * Program the next event, relative to now
 265  */
 266 static int lapic_next_event(unsigned long delta,
 267                             struct clock_event_device *evt)
 268 {
 269         apic_write(APIC_TMICT, delta);
 270         return 0;
 271 }
 272
 273 /*
 274  * Setup the lapic timer in periodic or oneshot mode
 275  */
 276 static void lapic_timer_setup(enum clock_event_mode mode,
 277                               struct clock_event_device *evt)
 278 {
 279         unsigned long flags;
 280         unsigned int v;
 281
 282         /* Lapic used as dummy for broadcast ? */
 283         if (evt->features & CLOCK_EVT_FEAT_DUMMY)
 284                 return;
 285
 286         local_irq_save(flags);
 287
 288         switch (mode) {
 289         case CLOCK_EVT_MODE_PERIODIC:
 290         case CLOCK_EVT_MODE_ONESHOT:
 291                 __setup_APIC_LVTT(calibration_result,
 292                                   mode != CLOCK_EVT_MODE_PERIODIC, 1);
 293                 break;
 294         case CLOCK_EVT_MODE_UNUSED:
 295         case CLOCK_EVT_MODE_SHUTDOWN:
 296                 v = apic_read(APIC_LVTT);
 297                 v |= (APIC_LVT_MASKED | LOCAL_TIMER_VECTOR);
 298                 apic_write(APIC_LVTT, v);
 299                 break;
 300         case CLOCK_EVT_MODE_RESUME:
 301                 /* Nothing to do here */
 302                 break;
 303         }
 304
 305         local_irq_restore(flags);
 306 }
 307
 308 /*
 309  * Local APIC timer broadcast function
 310  */
 311 static void lapic_timer_broadcast(cpumask_t mask)
 312 {
 313 #ifdef CONFIG_SMP
 314         send_IPI_mask(mask, LOCAL_TIMER_VECTOR);
 315 #endif
 316 }
 317
 318 /*
 319  * Setup the local APIC timer for this CPU. Copy the initilized values
 320  * of the boot CPU and register the clock event in the framework.
 321  */
 322 static void setup_APIC_timer(void)
 323 {
 324         struct clock_event_device *levt = &__get_cpu_var(lapic_events);
 325
 326         memcpy(levt, &lapic_clockevent, sizeof(*levt));
 327         levt->cpumask = cpumask_of_cpu(smp_processor_id());
 328
 329         clockevents_register_device(levt);
 330 }
 331
 332 /*
 333  * In this function we calibrate APIC bus clocks to the external
 334  * timer. Unfortunately we cannot use jiffies and the timer irq
 335  * to calibrate, since some later bootup code depends on getting
 336  * the first irq? Ugh.
 337  *
 338  * We want to do the calibration only once since we
 339  * want to have local timer irqs syncron. CPUs connected
 340  * by the same APIC bus have the very same bus frequency.
 341  * And we want to have irqs off anyways, no accidental
 342  * APIC irq that way.
 343  */
 344
 345 #define TICK_COUNT 100000000
 346
 347 static void __init calibrate_APIC_clock(void)
 348 {
 349         unsigned apic, apic_start;
 350         unsigned long tsc, tsc_start;
 351         int result;
 352
 353         local_irq_disable();
 354
 355         /*
 356          * Put whatever arbitrary (but long enough) timeout
 357          * value into the APIC clock, we just want to get the
 358          * counter running for calibration.
 359          *
 360          * No interrupt enable !
 361          */
 362         __setup_APIC_LVTT(250000000, 0, 0);
 363
 364         apic_start = apic_read(APIC_TMCCT);
 365 #ifdef CONFIG_X86_PM_TIMER
 366         if (apic_calibrate_pmtmr && pmtmr_ioport) {
 367                 pmtimer_wait(5000);  /* 5ms wait */
 368                 apic = apic_read(APIC_TMCCT);
 369                 result = (apic_start - apic) * 1000L / 5;
 370         } else
 371 #endif
 372         {
 373                 rdtscll(tsc_start);
 374
 375                 do {
 376                         apic = apic_read(APIC_TMCCT);
 377                         rdtscll(tsc);
 378                 } while ((tsc - tsc_start) < TICK_COUNT &&
 379                                 (apic_start - apic) < TICK_COUNT);
 380
 381                 result = (apic_start - apic) * 1000L * tsc_khz /
 382                                         (tsc - tsc_start);
 383         }
 384
 385         local_irq_enable();
 386
 387         printk(KERN_DEBUG "APIC timer calibration result %d\n", result);
 388
 389         printk(KERN_INFO "Detected %d.%03d MHz APIC timer.\n",
 390                 result / 1000 / 1000, result / 1000 % 1000);
 391
 392         /* Calculate the scaled math multiplication factor */
 393         lapic_clockevent.mult = div_sc(result, NSEC_PER_SEC,
 394                                        lapic_clockevent.shift);
 395         lapic_clockevent.max_delta_ns =
 396                 clockevent_delta2ns(0x7FFFFF, &lapic_clockevent);
 397         lapic_clockevent.min_delta_ns =
 398                 clockevent_delta2ns(0xF, &lapic_clockevent);
 399
 400         calibration_result = result / HZ;
 401 }
 402
 403 /*
 404  * Setup the boot APIC
 405  *
 406  * Calibrate and verify the result.
 407  */
 408 void __init setup_boot_APIC_clock(void)
 409 {
 410         /*
 411          * The local apic timer can be disabled via the kernel commandline.
 412          * Register the lapic timer as a dummy clock event source on SMP
 413          * systems, so the broadcast mechanism is used. On UP systems simply
 414          * ignore it.
 415          */
 416         if (disable_apic_timer) {
 417                 printk(KERN_INFO "Disabling APIC timer\n");
 418                 /* No broadcast on UP ! */
 419                 if (num_possible_cpus() > 1) {
 420                         lapic_clockevent.mult = 1;
 421                         setup_APIC_timer();
 422                 }
 423                 return;
 424         }
 425
 426         printk(KERN_INFO "Using local APIC timer interrupts.\n");
 427         calibrate_APIC_clock();
 428
 429         /*
 430          * Do a sanity check on the APIC calibration result
 431          */
 432         if (calibration_result < (1000000 / HZ)) {
 433                 printk(KERN_WARNING
 434                        "APIC frequency too slow, disabling apic timer\n");
 435                 /* No broadcast on UP ! */
 436                 if (num_possible_cpus() > 1)
 437                         setup_APIC_timer();
 438                 return;
 439         }
 440
 441         /*
 442          * If nmi_watchdog is set to IO_APIC, we need the
 443          * PIT/HPET going.  Otherwise register lapic as a dummy
 444          * device.
 445          */
 446         if (nmi_watchdog != NMI_IO_APIC)
 447                 lapic_clockevent.features &= ~CLOCK_EVT_FEAT_DUMMY;
 448         else
 449                 printk(KERN_WARNING "APIC timer registered as dummy,"
 450                         " due to nmi_watchdog=%d!\n", nmi_watchdog);
 451
 452         setup_APIC_timer();
 453 }
 454
 455 void __cpuinit setup_secondary_APIC_clock(void)
 456 {
 457         setup_APIC_timer();
 458 }
 459
 460 /*
 461  * The guts of the apic timer interrupt
 462  */
 463 static void local_apic_timer_interrupt(void)
 464 {
 465         int cpu = smp_processor_id();
 466         struct clock_event_device *evt = &per_cpu(lapic_events, cpu);
 467
 468         /*
 469          * Normally we should not be here till LAPIC has been initialized but
 470          * in some cases like kdump, its possible that there is a pending LAPIC
 471          * timer interrupt from previous kernel's context and is delivered in
 472          * new kernel the moment interrupts are enabled.
 473          *
 474          * Interrupts are enabled early and LAPIC is setup much later, hence
 475          * its possible that when we get here evt->event_handler is NULL.
 476          * Check for event_handler being NULL and discard the interrupt as
 477          * spurious.
 478          */
 479         if (!evt->event_handler) {
 480                 printk(KERN_WARNING
 481                        "Spurious LAPIC timer interrupt on cpu %d\n", cpu);
 482                 /* Switch it off */
 483                 lapic_timer_setup(CLOCK_EVT_MODE_SHUTDOWN, evt);
 484                 return;
 485         }
 486
 487         /*
 488          * the NMI deadlock-detector uses this.
 489          */
 490         add_pda(apic_timer_irqs, 1);
 491
 492         evt->event_handler(evt);
 493 }
 494
 495 /*
 496  * Local APIC timer interrupt. This is the most natural way for doing
 497  * local interrupts, but local timer interrupts can be emulated by
 498  * broadcast interrupts too. [in case the hw doesn't support APIC timers]
 499  *
 500  * [ if a single-CPU system runs an SMP kernel then we call the local
 501  *   interrupt as well. Thus we cannot inline the local irq ... ]
 502  */
 503 void smp_apic_timer_interrupt(struct pt_regs *regs)
 504 {
 505         struct pt_regs *old_regs = set_irq_regs(regs);
 506
 507         /*
 508          * NOTE! We'd better ACK the irq immediately,
 509          * because timer handling can be slow.
 510          */
 511         ack_APIC_irq();
 512         /*
 513          * update_process_times() expects us to have done irq_enter().
 514          * Besides, if we don't timer interrupts ignore the global
 515          * interrupt lock, which is the WrongThing (tm) to do.
 516          */
 517         exit_idle();
 518         irq_enter();
 519         local_apic_timer_interrupt();
 520         irq_exit();
 521         set_irq_regs(old_regs);
 522 }
 523
 524 int setup_profiling_timer(unsigned int multiplier)
 525 {
 526         return -EINVAL;
 527 }
 528
 529
 530 /*
 531  * Local APIC start and shutdown
 532  */
 533
 534 /**
 535  * clear_local_APIC - shutdown the local APIC
 536  *
 537  * This is called, when a CPU is disabled and before rebooting, so the state of
 538  * the local APIC has no dangling leftovers. Also used to cleanout any BIOS
 539  * leftovers during boot.
 540  */
 541 void clear_local_APIC(void)
 542 {
 543         int maxlvt;
 544         u32 v;
 545
 546         /* APIC hasn't been mapped yet */
 547         if (!apic_phys)
 548                 return;
 549
 550         maxlvt = lapic_get_maxlvt();
 551         /*
 552          * Masking an LVT entry can trigger a local APIC error
 553          * if the vector is zero. Mask LVTERR first to prevent this.
 554          */
 555         if (maxlvt >= 3) {
 556                 v = ERROR_APIC_VECTOR; /* any non-zero vector will do */
 557                 apic_write(APIC_LVTERR, v | APIC_LVT_MASKED);
 558         }
 559         /*
 560          * Careful: we have to set masks only first to deassert
 561          * any level-triggered sources.
 562          */
 563         v = apic_read(APIC_LVTT);
 564         apic_write(APIC_LVTT, v | APIC_LVT_MASKED);
 565         v = apic_read(APIC_LVT0);
 566         apic_write(APIC_LVT0, v | APIC_LVT_MASKED);
 567         v = apic_read(APIC_LVT1);
 568         apic_write(APIC_LVT1, v | APIC_LVT_MASKED);
 569         if (maxlvt >= 4) {
 570                 v = apic_read(APIC_LVTPC);
 571                 apic_write(APIC_LVTPC, v | APIC_LVT_MASKED);
 572         }
 573
 574         /*
 575          * Clean APIC state for other OSs:
 576          */
 577         apic_write(APIC_LVTT, APIC_LVT_MASKED);
 578         apic_write(APIC_LVT0, APIC_LVT_MASKED);
 579         apic_write(APIC_LVT1, APIC_LVT_MASKED);
 580         if (maxlvt >= 3)
 581                 apic_write(APIC_LVTERR, APIC_LVT_MASKED);
 582         if (maxlvt >= 4)
 583                 apic_write(APIC_LVTPC, APIC_LVT_MASKED);
 584         apic_write(APIC_ESR, 0);
 585         apic_read(APIC_ESR);
 586 }
 587
 588 /**
 589  * disable_local_APIC - clear and disable the local APIC
 590  */
 591 void disable_local_APIC(void)
 592 {
 593         unsigned int value;
 594
 595         clear_local_APIC();
 596
 597         /*
 598          * Disable APIC (implies clearing of registers
 599          * for 82489DX!).
 600          */
 601         value = apic_read(APIC_SPIV);
 602         value &= ~APIC_SPIV_APIC_ENABLED;
 603         apic_write(APIC_SPIV, value);
 604 }
 605
 606 void lapic_shutdown(void)
 607 {
 608         unsigned long flags;
 609
 610         if (!cpu_has_apic)
 611                 return;
 612
 613         local_irq_save(flags);
 614
 615         disable_local_APIC();
 616
 617         local_irq_restore(flags);
 618 }
 619
 620 /*
 621  * This is to verify that we're looking at a real local APIC.
 622  * Check these against your board if the CPUs aren't getting
 623  * started for no apparent reason.
 624  */
 625 int __init verify_local_APIC(void)
 626 {
 627         unsigned int reg0, reg1;
 628
 629         /*
 630          * The version register is read-only in a real APIC.
 631          */
 632         reg0 = apic_read(APIC_LVR);
 633         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg0);
 634         apic_write(APIC_LVR, reg0 ^ APIC_LVR_MASK);
 635         reg1 = apic_read(APIC_LVR);
 636         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg1);
 637
 638         /*
 639          * The two version reads above should print the same
 640          * numbers.  If the second one is different, then we
 641          * poke at a non-APIC.
 642          */
 643         if (reg1 != reg0)
 644                 return 0;
 645
 646         /*
 647          * Check if the version looks reasonably.
 648          */
 649         reg1 = GET_APIC_VERSION(reg0);
 650         if (reg1 == 0x00 || reg1 == 0xff)
 651                 return 0;
 652         reg1 = lapic_get_maxlvt();
 653         if (reg1 < 0x02 || reg1 == 0xff)
 654                 return 0;
 655
 656         /*
 657          * The ID register is read/write in a real APIC.
 658          */
 659         reg0 = apic_read(APIC_ID);
 660         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg0);
 661         apic_write(APIC_ID, reg0 ^ APIC_ID_MASK);
 662         reg1 = apic_read(APIC_ID);
 663         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg1);
 664         apic_write(APIC_ID, reg0);
 665         if (reg1 != (reg0 ^ APIC_ID_MASK))
 666                 return 0;
 667
 668         /*
 669          * The next two are just to see if we have sane values.
 670          * They're only really relevant if we're in Virtual Wire
 671          * compatibility mode, but most boxes are anymore.
 672          */
 673         reg0 = apic_read(APIC_LVT0);
 674         apic_printk(APIC_DEBUG, "Getting LVT0: %x\n", reg0);
 675         reg1 = apic_read(APIC_LVT1);
 676         apic_printk(APIC_DEBUG, "Getting LVT1: %x\n", reg1);
 677
 678         return 1;
 679 }
 680
 681 /**
 682  * sync_Arb_IDs - synchronize APIC bus arbitration IDs
 683  */
 684 void __init sync_Arb_IDs(void)
 685 {
 686         /* Unsupported on P4 - see Intel Dev. Manual Vol. 3, Ch. 8.6.1 */
 687         if (modern_apic())
 688                 return;
 689
 690         /*
 691          * Wait for idle.
 692          */
 693         apic_wait_icr_idle();
 694
 695         apic_printk(APIC_DEBUG, "Synchronizing Arb IDs.\n");
 696         apic_write(APIC_ICR, APIC_DEST_ALLINC | APIC_INT_LEVELTRIG
 697                                 | APIC_DM_INIT);
 698 }
 699
 700 /*
 701  * An initial setup of the virtual wire mode.
 702  */
 703 void __init init_bsp_APIC(void)
 704 {
 705         unsigned int value;
 706
 707         /*
 708          * Don't do the setup now if we have a SMP BIOS as the
 709          * through-I/O-APIC virtual wire mode might be active.
 710          */
 711         if (smp_found_config || !cpu_has_apic)
 712                 return;
 713
 714         value = apic_read(APIC_LVR);
 715
 716         /*
 717          * Do not trust the local APIC being empty at bootup.
 718          */
 719         clear_local_APIC();
 720
 721         /*
 722          * Enable APIC.
 723          */
 724         value = apic_read(APIC_SPIV);
 725         value &= ~APIC_VECTOR_MASK;
 726         value |= APIC_SPIV_APIC_ENABLED;
 727         value |= APIC_SPIV_FOCUS_DISABLED;
 728         value |= SPURIOUS_APIC_VECTOR;
 729         apic_write(APIC_SPIV, value);
 730
 731         /*
 732          * Set up the virtual wire mode.
 733          */
 734         apic_write(APIC_LVT0, APIC_DM_EXTINT);
 735         value = APIC_DM_NMI;
 736         apic_write(APIC_LVT1, value);
 737 }
 738
 739 /**
 740  * setup_local_APIC - setup the local APIC
 741  */
 742 void __cpuinit setup_local_APIC(void)
 743 {
 744         unsigned int value;
 745         int i, j;
 746
 747         preempt_disable();
 748         value = apic_read(APIC_LVR);
 749
 750         BUILD_BUG_ON((SPURIOUS_APIC_VECTOR & 0x0f) != 0x0f);
 751
 752         /*
 753          * Double-check whether this APIC is really registered.
 754          * This is meaningless in clustered apic mode, so we skip it.
 755          */
 756         if (!apic_id_registered())
 757                 BUG();
 758
 759         /*
 760          * Intel recommends to set DFR, LDR and TPR before enabling
 761          * an APIC.  See e.g. "AP-388 82489DX User's Manual" (Intel
 762          * document number 292116).  So here it goes...
 763          */
 764         init_apic_ldr();
 765
 766         /*
 767          * Set Task Priority to 'accept all'. We never change this
 768          * later on.
 769          */
 770         value = apic_read(APIC_TASKPRI);
 771         value &= ~APIC_TPRI_MASK;
 772         apic_write(APIC_TASKPRI, value);
 773
 774         /*
 775          * After a crash, we no longer service the interrupts and a pending
 776          * interrupt from previous kernel might still have ISR bit set.
 777          *
 778          * Most probably by now CPU has serviced that pending interrupt and
 779          * it might not have done the ack_APIC_irq() because it thought,
 780          * interrupt came from i8259 as ExtInt. LAPIC did not get EOI so it
 781          * does not clear the ISR bit and cpu thinks it has already serivced
 782          * the interrupt. Hence a vector might get locked. It was noticed
 783          * for timer irq (vector 0x31). Issue an extra EOI to clear ISR.
 784          */
 785         for (i = APIC_ISR_NR - 1; i >= 0; i--) {
 786                 value = apic_read(APIC_ISR + i*0x10);
 787                 for (j = 31; j >= 0; j--) {
 788                         if (value & (1<<j))
 789                                 ack_APIC_irq();
 790                 }
 791         }
 792
 793         /*
 794          * Now that we are all set up, enable the APIC
 795          */
 796         value = apic_read(APIC_SPIV);
 797         value &= ~APIC_VECTOR_MASK;
 798         /*
 799          * Enable APIC
 800          */
 801         value |= APIC_SPIV_APIC_ENABLED;
 802
 803         /* We always use processor focus */
 804
 805         /*
 806          * Set spurious IRQ vector
 807          */
 808         value |= SPURIOUS_APIC_VECTOR;
 809         apic_write(APIC_SPIV, value);
 810
 811         /*
 812          * Set up LVT0, LVT1:
 813          *
 814          * set up through-local-APIC on the BP's LINT0. This is not
 815          * strictly necessary in pure symmetric-IO mode, but sometimes
 816          * we delegate interrupts to the 8259A.
 817          */
 818         /*
 819          * TODO: set up through-local-APIC from through-I/O-APIC? --macro
 820          */
 821         value = apic_read(APIC_LVT0) & APIC_LVT_MASKED;
 822         if (!smp_processor_id() && !value) {
 823                 value = APIC_DM_EXTINT;
 824                 apic_printk(APIC_VERBOSE, "enabled ExtINT on CPU#%d\n",
 825                             smp_processor_id());
 826         } else {
 827                 value = APIC_DM_EXTINT | APIC_LVT_MASKED;
 828                 apic_printk(APIC_VERBOSE, "masked ExtINT on CPU#%d\n",
 829                             smp_processor_id());
 830         }
 831         apic_write(APIC_LVT0, value);
 832
 833         /*
 834          * only the BP should see the LINT1 NMI signal, obviously.
 835          */
 836         if (!smp_processor_id())
 837                 value = APIC_DM_NMI;
 838         else
 839                 value = APIC_DM_NMI | APIC_LVT_MASKED;
 840         apic_write(APIC_LVT1, value);
 841         preempt_enable();
 842 }
 843
 844 static void __cpuinit lapic_setup_esr(void)
 845 {
 846         unsigned maxlvt = lapic_get_maxlvt();
 847
 848         apic_write(APIC_LVTERR, ERROR_APIC_VECTOR);
 849         /*
 850          * spec says clear errors after enabling vector.
 851          */
 852         if (maxlvt > 3)
 853                 apic_write(APIC_ESR, 0);
 854 }
 855
 856 void __cpuinit end_local_APIC_setup(void)
 857 {
 858         lapic_setup_esr();
 859         setup_apic_nmi_watchdog(NULL);
 860         apic_pm_activate();
 861 }
 862
 863 /*
 864  * Detect and enable local APICs on non-SMP boards.
 865  * Original code written by Keir Fraser.
 866  * On AMD64 we trust the BIOS - if it says no APIC it is likely
 867  * not correctly set up (usually the APIC timer won't work etc.)
 868  */
 869 static int __init detect_init_APIC(void)
 870 {
 871         if (!cpu_has_apic) {
 872                 printk(KERN_INFO "No local APIC present\n");
 873                 return -1;
 874         }
 875
 876         mp_lapic_addr = APIC_DEFAULT_PHYS_BASE;
 877         boot_cpu_physical_apicid = 0;
 878         return 0;
 879 }
 880
 881 void __init early_init_lapic_mapping(void)
 882 {
 883         unsigned long phys_addr;
 884
 885         /*
 886          * If no local APIC can be found then go out
 887          * : it means there is no mpatable and MADT
 888          */
 889         if (!smp_found_config)
 890                 return;
 891
 892         phys_addr = mp_lapic_addr;
 893
 894         set_fixmap_nocache(FIX_APIC_BASE, phys_addr);
 895         apic_printk(APIC_VERBOSE, "mapped APIC to %16lx (%16lx)\n",
 896                     APIC_BASE, phys_addr);
 897
 898         /*
 899          * Fetch the APIC ID of the BSP in case we have a
 900          * default configuration (or the MP table is broken).
 901          */
 902         boot_cpu_physical_apicid = GET_APIC_ID(read_apic_id());
 903 }
 904
 905 /**
 906  * init_apic_mappings - initialize APIC mappings
 907  */
 908 void __init init_apic_mappings(void)
 909 {
 910         /*
 911          * If no local APIC can be found then set up a fake all
 912          * zeroes page to simulate the local APIC and another
 913          * one for the IO-APIC.
 914          */
 915         if (!smp_found_config && detect_init_APIC()) {
 916                 apic_phys = (unsigned long) alloc_bootmem_pages(PAGE_SIZE);
 917                 apic_phys = __pa(apic_phys);
 918         } else
 919                 apic_phys = mp_lapic_addr;
 920
 921         set_fixmap_nocache(FIX_APIC_BASE, apic_phys);
 922         apic_printk(APIC_VERBOSE, "mapped APIC to %16lx (%16lx)\n",
 923                                 APIC_BASE, apic_phys);
 924
 925         /*
 926          * Fetch the APIC ID of the BSP in case we have a
 927          * default configuration (or the MP table is broken).
 928          */
 929         boot_cpu_physical_apicid = GET_APIC_ID(read_apic_id());
 930 }
 931
 932 /*
 933  * This initializes the IO-APIC and APIC hardware if this is
 934  * a UP kernel.
 935  */
 936 int __init APIC_init_uniprocessor(void)
 937 {
 938         if (disable_apic) {
 939                 printk(KERN_INFO "Apic disabled\n");
 940                 return -1;
 941         }
 942         if (!cpu_has_apic) {
 943                 disable_apic = 1;
 944                 printk(KERN_INFO "Apic disabled by BIOS\n");
 945                 return -1;
 946         }
 947
 948         verify_local_APIC();
 949
 950         connect_bsp_APIC();
 951
 952         physid_set_mask_of_physid(boot_cpu_physical_apicid, &phys_cpu_present_map);
 953         apic_write(APIC_ID, SET_APIC_ID(boot_cpu_physical_apicid));
 954
 955         setup_local_APIC();
 956
 957         /*
 958          * Now enable IO-APICs, actually call clear_IO_APIC
 959          * We need clear_IO_APIC before enabling vector on BP
 960          */
 961         if (!skip_ioapic_setup && nr_ioapics)
 962                 enable_IO_APIC();
 963
 964         if (!smp_found_config || skip_ioapic_setup || !nr_ioapics)
 965                 localise_nmi_watchdog();
 966         end_local_APIC_setup();
 967
 968         if (smp_found_config && !skip_ioapic_setup && nr_ioapics)
 969                 setup_IO_APIC();
 970         else
 971                 nr_ioapics = 0;
 972         setup_boot_APIC_clock();
 973         check_nmi_watchdog();
 974         return 0;
 975 }
 976
 977 /*
 978  * Local APIC interrupts
 979  */
 980
 981 /*
 982  * This interrupt should _never_ happen with our APIC/SMP architecture
 983  */
 984 asmlinkage void smp_spurious_interrupt(void)
 985 {
 986         unsigned int v;
 987         exit_idle();
 988         irq_enter();
 989         /*
 990          * Check if this really is a spurious interrupt and ACK it
 991          * if it is a vectored one.  Just in case...
 992          * Spurious interrupts should not be ACKed.
 993          */
 994         v = apic_read(APIC_ISR + ((SPURIOUS_APIC_VECTOR & ~0x1f) >> 1));
 995         if (v & (1 << (SPURIOUS_APIC_VECTOR & 0x1f)))
 996                 ack_APIC_irq();
 997
 998         add_pda(irq_spurious_count, 1);
 999         irq_exit();
1000 }
1001
1002 /*
1003  * This interrupt should never happen with our APIC/SMP architecture
1004  */
1005 asmlinkage void smp_error_interrupt(void)
1006 {
1007         unsigned int v, v1;
1008
1009         exit_idle();
1010         irq_enter();
1011         /* First tickle the hardware, only then report what went on. -- REW */
1012         v = apic_read(APIC_ESR);
1013         apic_write(APIC_ESR, 0);
1014         v1 = apic_read(APIC_ESR);
1015         ack_APIC_irq();
1016         atomic_inc(&irq_err_count);
1017
1018         /* Here is what the APIC error bits mean:
1019            0: Send CS error
1020            1: Receive CS error
1021            2: Send accept error
1022            3: Receive accept error
1023            4: Reserved
1024            5: Send illegal vector
1025            6: Received illegal vector
1026            7: Illegal register address
1027         */
1028         printk(KERN_DEBUG "APIC error on CPU%d: %02x(%02x)\n",
1029                 smp_processor_id(), v , v1);
1030         irq_exit();
1031 }
1032
1033 /**
1034  *  * connect_bsp_APIC - attach the APIC to the interrupt system
1035  *   */
1036 void __init connect_bsp_APIC(void)
1037 {
1038         enable_apic_mode();
1039 }
1040
1041 void disconnect_bsp_APIC(int virt_wire_setup)
1042 {
1043         /* Go back to Virtual Wire compatibility mode */
1044         unsigned long value;
1045
1046         /* For the spurious interrupt use vector F, and enable it */
1047         value = apic_read(APIC_SPIV);
1048         value &= ~APIC_VECTOR_MASK;
1049         value |= APIC_SPIV_APIC_ENABLED;
1050         value |= 0xf;
1051         apic_write(APIC_SPIV, value);
1052
1053         if (!virt_wire_setup) {
1054                 /*
1055                  * For LVT0 make it edge triggered, active high,
1056                  * external and enabled
1057                  */
1058                 value = apic_read(APIC_LVT0);
1059                 value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
1060                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
1061                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
1062                 value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
1063                 value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_EXTINT);
1064                 apic_write(APIC_LVT0, value);
1065         } else {
1066                 /* Disable LVT0 */
1067                 apic_write(APIC_LVT0, APIC_LVT_MASKED);
1068         }
1069
1070         /* For LVT1 make it edge triggered, active high, nmi and enabled */
1071         value = apic_read(APIC_LVT1);
1072         value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
1073                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
1074                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
1075         value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
1076         value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_NMI);
1077         apic_write(APIC_LVT1, value);
1078 }
1079
1080 void __cpuinit generic_processor_info(int apicid, int version)
1081 {
1082         int cpu;
1083         cpumask_t tmp_map;
1084
1085         if (num_processors >= NR_CPUS) {
1086                 printk(KERN_WARNING "WARNING: NR_CPUS limit of %i reached."
1087                        " Processor ignored.\n", NR_CPUS);
1088                 return;
1089         }
1090
1091         if (num_processors >= maxcpus) {
1092                 printk(KERN_WARNING "WARNING: maxcpus limit of %i reached."
1093                        " Processor ignored.\n", maxcpus);
1094                 return;
1095         }
1096
1097         num_processors++;
1098         cpus_complement(tmp_map, cpu_present_map);
1099         cpu = first_cpu(tmp_map);
1100
1101         physid_set(apicid, phys_cpu_present_map);
1102         if (apicid == boot_cpu_physical_apicid) {
1103                 /*
1104                  * x86_bios_cpu_apicid is required to have processors listed
1105                  * in same order as logical cpu numbers. Hence the first
1106                  * entry is BSP, and so on.
1107                  */
1108                 cpu = 0;
1109         }
1110         if (apicid > max_physical_apicid)
1111                 max_physical_apicid = apicid;
1112
1113         /* are we being called early in kernel startup? */
1114         if (early_per_cpu_ptr(x86_cpu_to_apicid)) {
1115                 u16 *cpu_to_apicid = early_per_cpu_ptr(x86_cpu_to_apicid);
1116                 u16 *bios_cpu_apicid = early_per_cpu_ptr(x86_bios_cpu_apicid);
1117
1118                 cpu_to_apicid[cpu] = apicid;
1119                 bios_cpu_apicid[cpu] = apicid;
1120         } else {
1121                 per_cpu(x86_cpu_to_apicid, cpu) = apicid;
1122                 per_cpu(x86_bios_cpu_apicid, cpu) = apicid;
1123         }
1124
1125         cpu_set(cpu, cpu_possible_map);
1126         cpu_set(cpu, cpu_present_map);
1127 }
1128
1129 int hard_smp_processor_id(void)
1130 {
1131         return read_apic_id();
1132 }
1133
1134 /*
1135  * Power management
1136  */
1137 #ifdef CONFIG_PM
1138
1139 static struct {
1140         /* 'active' is true if the local APIC was enabled by us and
1141            not the BIOS; this signifies that we are also responsible
1142            for disabling it before entering apm/acpi suspend */
1143         int active;
1144         /* r/w apic fields */
1145         unsigned int apic_id;
1146         unsigned int apic_taskpri;
1147         unsigned int apic_ldr;
1148         unsigned int apic_dfr;
1149         unsigned int apic_spiv;
1150         unsigned int apic_lvtt;
1151         unsigned int apic_lvtpc;
1152         unsigned int apic_lvt0;
1153         unsigned int apic_lvt1;
1154         unsigned int apic_lvterr;
1155         unsigned int apic_tmict;
1156         unsigned int apic_tdcr;
1157         unsigned int apic_thmr;
1158 } apic_pm_state;
1159
1160 static int lapic_suspend(struct sys_device *dev, pm_message_t state)
1161 {
1162         unsigned long flags;
1163         int maxlvt;
1164
1165         if (!apic_pm_state.active)
1166                 return 0;
1167
1168         maxlvt = lapic_get_maxlvt();
1169
1170         apic_pm_state.apic_id = apic_read(APIC_ID);
1171         apic_pm_state.apic_taskpri = apic_read(APIC_TASKPRI);
1172         apic_pm_state.apic_ldr = apic_read(APIC_LDR);
1173         apic_pm_state.apic_dfr = apic_read(APIC_DFR);
1174         apic_pm_state.apic_spiv = apic_read(APIC_SPIV);
1175         apic_pm_state.apic_lvtt = apic_read(APIC_LVTT);
1176         if (maxlvt >= 4)
1177                 apic_pm_state.apic_lvtpc = apic_read(APIC_LVTPC);
1178         apic_pm_state.apic_lvt0 = apic_read(APIC_LVT0);
1179         apic_pm_state.apic_lvt1 = apic_read(APIC_LVT1);
1180         apic_pm_state.apic_lvterr = apic_read(APIC_LVTERR);
1181         apic_pm_state.apic_tmict = apic_read(APIC_TMICT);
1182         apic_pm_state.apic_tdcr = apic_read(APIC_TDCR);
1183 #ifdef CONFIG_X86_MCE_INTEL
1184         if (maxlvt >= 5)
1185                 apic_pm_state.apic_thmr = apic_read(APIC_LVTTHMR);
1186 #endif
1187         local_irq_save(flags);
1188         disable_local_APIC();
1189         local_irq_restore(flags);
1190         return 0;
1191 }
1192
1193 static int lapic_resume(struct sys_device *dev)
1194 {
1195         unsigned int l, h;
1196         unsigned long flags;
1197         int maxlvt;
1198
1199         if (!apic_pm_state.active)
1200                 return 0;
1201
1202         maxlvt = lapic_get_maxlvt();
1203
1204         local_irq_save(flags);
1205         rdmsr(MSR_IA32_APICBASE, l, h);
1206         l &= ~MSR_IA32_APICBASE_BASE;
1207         l |= MSR_IA32_APICBASE_ENABLE | mp_lapic_addr;
1208         wrmsr(MSR_IA32_APICBASE, l, h);
1209         apic_write(APIC_LVTERR, ERROR_APIC_VECTOR | APIC_LVT_MASKED);
1210         apic_write(APIC_ID, apic_pm_state.apic_id);
1211         apic_write(APIC_DFR, apic_pm_state.apic_dfr);
1212         apic_write(APIC_LDR, apic_pm_state.apic_ldr);
1213         apic_write(APIC_TASKPRI, apic_pm_state.apic_taskpri);
1214         apic_write(APIC_SPIV, apic_pm_state.apic_spiv);
1215         apic_write(APIC_LVT0, apic_pm_state.apic_lvt0);
1216         apic_write(APIC_LVT1, apic_pm_state.apic_lvt1);
1217 #ifdef CONFIG_X86_MCE_INTEL
1218         if (maxlvt >= 5)
1219                 apic_write(APIC_LVTTHMR, apic_pm_state.apic_thmr);
1220 #endif
1221         if (maxlvt >= 4)
1222                 apic_write(APIC_LVTPC, apic_pm_state.apic_lvtpc);
1223         apic_write(APIC_LVTT, apic_pm_state.apic_lvtt);
1224         apic_write(APIC_TDCR, apic_pm_state.apic_tdcr);
1225         apic_write(APIC_TMICT, apic_pm_state.apic_tmict);
1226         apic_write(APIC_ESR, 0);
1227         apic_read(APIC_ESR);
1228         apic_write(APIC_LVTERR, apic_pm_state.apic_lvterr);
1229         apic_write(APIC_ESR, 0);
1230         apic_read(APIC_ESR);
1231         local_irq_restore(flags);
1232         return 0;
1233 }
1234
1235 static struct sysdev_class lapic_sysclass = {
1236         .name           = "lapic",
1237         .resume         = lapic_resume,
1238         .suspend        = lapic_suspend,
1239 };
1240
1241 static struct sys_device device_lapic = {
1242         .id     = 0,
1243         .cls    = &lapic_sysclass,
1244 };
1245
1246 static void __cpuinit apic_pm_activate(void)
1247 {
1248         apic_pm_state.active = 1;
1249 }
1250
1251 static int __init init_lapic_sysfs(void)
1252 {
1253         int error;
1254
1255         if (!cpu_has_apic)
1256                 return 0;
1257         /* XXX: remove suspend/resume procs if !apic_pm_state.active? */
1258
1259         error = sysdev_class_register(&lapic_sysclass);
1260         if (!error)
1261                 error = sysdev_register(&device_lapic);
1262         return error;
1263 }
1264 device_initcall(init_lapic_sysfs);
1265
1266 #else   /* CONFIG_PM */
1267
1268 static void apic_pm_activate(void) { }
1269
1270 #endif  /* CONFIG_PM */
1271
1272 /*
1273  * apic_is_clustered_box() -- Check if we can expect good TSC
1274  *
1275  * Thus far, the major user of this is IBM's Summit2 series:
1276  *
1277  * Clustered boxes may have unsynced TSC problems if they are
1278  * multi-chassis. Use available data to take a good guess.
1279  * If in doubt, go HPET.
1280  */
1281 __cpuinit int apic_is_clustered_box(void)
1282 {
1283         int i, clusters, zeros;
1284         unsigned id;
1285         u16 *bios_cpu_apicid;
1286         DECLARE_BITMAP(clustermap, NUM_APIC_CLUSTERS);
1287
1288         /*
1289          * there is not this kind of box with AMD CPU yet.
1290          * Some AMD box with quadcore cpu and 8 sockets apicid
1291          * will be [4, 0x23] or [8, 0x27] could be thought to
1292          * vsmp box still need checking...
1293          */
1294         if ((boot_cpu_data.x86_vendor == X86_VENDOR_AMD) && !is_vsmp_box())
1295                 return 0;
1296
1297         bios_cpu_apicid = early_per_cpu_ptr(x86_bios_cpu_apicid);
1298         bitmap_zero(clustermap, NUM_APIC_CLUSTERS);
1299
1300         for (i = 0; i < NR_CPUS; i++) {
1301                 /* are we being called early in kernel startup? */
1302                 if (bios_cpu_apicid) {
1303                         id = bios_cpu_apicid[i];
1304                 }
1305                 else if (i < nr_cpu_ids) {
1306                         if (cpu_present(i))
1307                                 id = per_cpu(x86_bios_cpu_apicid, i);
1308                         else
1309                                 continue;
1310                 }
1311                 else
1312                         break;
1313
1314                 if (id != BAD_APICID)
1315                         __set_bit(APIC_CLUSTERID(id), clustermap);
1316         }
1317
1318         /* Problem:  Partially populated chassis may not have CPUs in some of
1319          * the APIC clusters they have been allocated.  Only present CPUs have
1320          * x86_bios_cpu_apicid entries, thus causing zeroes in the bitmap.
1321          * Since clusters are allocated sequentially, count zeros only if
1322          * they are bounded by ones.
1323          */
1324         clusters = 0;
1325         zeros = 0;
1326         for (i = 0; i < NUM_APIC_CLUSTERS; i++) {
1327                 if (test_bit(i, clustermap)) {
1328                         clusters += 1 + zeros;
1329                         zeros = 0;
1330                 } else
1331                         ++zeros;
1332         }
1333
1334         /* ScaleMP vSMPowered boxes have one cluster per board and TSCs are
1335          * not guaranteed to be synced between boards
1336          */
1337         if (is_vsmp_box() && clusters > 1)
1338                 return 1;
1339
1340         /*
1341          * If clusters > 2, then should be multi-chassis.
1342          * May have to revisit this when multi-core + hyperthreaded CPUs come
1343          * out, but AFAIK this will work even for them.
1344          */
1345         return (clusters > 2);
1346 }
1347
1348 /*
1349  * APIC command line parameters
1350  */
1351 static int __init apic_set_verbosity(char *str)
1352 {
1353         if (str == NULL)  {
1354                 skip_ioapic_setup = 0;
1355                 ioapic_force = 1;
1356                 return 0;
1357         }
1358         if (strcmp("debug", str) == 0)
1359                 apic_verbosity = APIC_DEBUG;
1360         else if (strcmp("verbose", str) == 0)
1361                 apic_verbosity = APIC_VERBOSE;
1362         else {
1363                 printk(KERN_WARNING "APIC Verbosity level %s not recognised"
1364                                 " use apic=verbose or apic=debug\n", str);
1365                 return -EINVAL;
1366         }
1367
1368         return 0;
1369 }
1370 early_param("apic", apic_set_verbosity);
1371
1372 static __init int setup_disableapic(char *str)
1373 {
1374         disable_apic = 1;
1375         clear_cpu_cap(&boot_cpu_data, X86_FEATURE_APIC);
1376         return 0;
1377 }
1378 early_param("disableapic", setup_disableapic);
1379
1380 /* same as disableapic, for compatibility */
1381 static __init int setup_nolapic(char *str)
1382 {
1383         return setup_disableapic(str);
1384 }
1385 early_param("nolapic", setup_nolapic);
1386
1387 static int __init parse_lapic_timer_c2_ok(char *arg)
1388 {
1389         local_apic_timer_c2_ok = 1;
1390         return 0;
1391 }
1392 early_param("lapic_timer_c2_ok", parse_lapic_timer_c2_ok);
1393
1394 static __init int setup_noapictimer(char *str)
1395 {
1396         if (str[0] != ' ' && str[0] != 0)
1397                 return 0;
1398         disable_apic_timer = 1;
1399         return 1;
1400 }
1401 __setup("noapictimer", setup_noapictimer);
1402
1403 static __init int setup_apicpmtimer(char *s)
1404 {
1405         apic_calibrate_pmtmr = 1;
1406         notsc_setup(NULL);
1407         return 0;
1408 }
1409 __setup("apicpmtimer", setup_apicpmtimer);
1410
1411 static int __init lapic_insert_resource(void)
1412 {
1413         if (!apic_phys)
1414                 return -1;
1415
1416         /* Put local APIC into the resource map. */
1417         lapic_resource.start = apic_phys;
1418         lapic_resource.end = lapic_resource.start + PAGE_SIZE - 1;
1419         insert_resource(&iomem_resource, &lapic_resource);
1420
1421         return 0;
1422 }
1423
1424 /*
1425  * need call insert after e820_reserve_resources()
1426  * that is using request_resource
1427  */
1428 late_initcall(lapic_insert_resource);