arch/x86/kernel/apic_64.c

   1 /*
   2  *      Local APIC handling, local APIC timers
   3  *
   4  *      (c) 1999, 2000 Ingo Molnar <mingo@redhat.com>
   5  *
   6  *      Fixes
   7  *      Maciej W. Rozycki       :       Bits for genuine 82489DX APICs;
   8  *                                      thanks to Eric Gilmore
   9  *                                      and Rolf G. Tews
  10  *                                      for testing these extensively.
  11  *      Maciej W. Rozycki       :       Various updates and fixes.
  12  *      Mikael Pettersson       :       Power Management for UP-APIC.
  13  *      Pavel Machek and
  14  *      Mikael Pettersson       :       PM converted to driver model.
  15  */
  16
  17 #include <linux/init.h>
  18
  19 #include <linux/mm.h>
  20 #include <linux/delay.h>
  21 #include <linux/bootmem.h>
  22 #include <linux/interrupt.h>
  23 #include <linux/mc146818rtc.h>
  24 #include <linux/kernel_stat.h>
  25 #include <linux/sysdev.h>
  26 #include <linux/ioport.h>
  27 #include <linux/clockchips.h>
  28 #include <linux/acpi_pmtmr.h>
  29 #include <linux/module.h>
  30 #include <linux/dmar.h>
  31
  32 #include <asm/atomic.h>
  33 #include <asm/smp.h>
  34 #include <asm/mtrr.h>
  35 #include <asm/mpspec.h>
  36 #include <asm/hpet.h>
  37 #include <asm/pgalloc.h>
  38 #include <asm/nmi.h>
  39 #include <asm/idle.h>
  40 #include <asm/proto.h>
  41 #include <asm/timex.h>
  42 #include <asm/apic.h>
  43 #include <asm/i8259.h>
  44
  45 #include <mach_ipi.h>
  46 #include <mach_apic.h>
  47
  48 /* Disable local APIC timer from the kernel commandline or via dmi quirk */
  49 static int disable_apic_timer __cpuinitdata;
  50 static int apic_calibrate_pmtmr __initdata;
  51 int disable_apic;
  52 int disable_x2apic;
  53 int x2apic;
  54
  55 /* x2apic enabled before OS handover */
  56 int x2apic_preenabled;
  57
  58 /* Local APIC timer works in C2 */
  59 int local_apic_timer_c2_ok;
  60 EXPORT_SYMBOL_GPL(local_apic_timer_c2_ok);
  61
  62 /*
  63  * Debug level, exported for io_apic.c
  64  */
  65 unsigned int apic_verbosity;
  66
  67 /* Have we found an MP table */
  68 int smp_found_config;
  69
  70 static struct resource lapic_resource = {
  71         .name = "Local APIC",
  72         .flags = IORESOURCE_MEM | IORESOURCE_BUSY,
  73 };
  74
  75 static unsigned int calibration_result;
  76
  77 static int lapic_next_event(unsigned long delta,
  78                             struct clock_event_device *evt);
  79 static void lapic_timer_setup(enum clock_event_mode mode,
  80                               struct clock_event_device *evt);
  81 static void lapic_timer_broadcast(cpumask_t mask);
  82 static void apic_pm_activate(void);
  83
  84 /*
  85  * The local apic timer can be used for any function which is CPU local.
  86  */
  87 static struct clock_event_device lapic_clockevent = {
  88         .name           = "lapic",
  89         .features       = CLOCK_EVT_FEAT_PERIODIC | CLOCK_EVT_FEAT_ONESHOT
  90                         | CLOCK_EVT_FEAT_C3STOP | CLOCK_EVT_FEAT_DUMMY,
  91         .shift          = 32,
  92         .set_mode       = lapic_timer_setup,
  93         .set_next_event = lapic_next_event,
  94         .broadcast      = lapic_timer_broadcast,
  95         .rating         = 100,
  96         .irq            = -1,
  97 };
  98 static DEFINE_PER_CPU(struct clock_event_device, lapic_events);
  99
 100 static unsigned long apic_phys;
 101 unsigned int __cpuinitdata maxcpus = NR_CPUS;
 102
 103 unsigned long mp_lapic_addr;
 104
 105 /*
 106  * Get the LAPIC version
 107  */
 108 static inline int lapic_get_version(void)
 109 {
 110         return GET_APIC_VERSION(apic_read(APIC_LVR));
 111 }
 112
 113 /*
 114  * Check, if the APIC is integrated or a separate chip
 115  */
 116 static inline int lapic_is_integrated(void)
 117 {
 118 #ifdef CONFIG_X86_64
 119         return 1;
 120 #else
 121         return APIC_INTEGRATED(lapic_get_version());
 122 #endif
 123 }
 124
 125 /*
 126  * Check, whether this is a modern or a first generation APIC
 127  */
 128 static int modern_apic(void)
 129 {
 130         /* AMD systems use old APIC versions, so check the CPU */
 131         if (boot_cpu_data.x86_vendor == X86_VENDOR_AMD &&
 132             boot_cpu_data.x86 >= 0xf)
 133                 return 1;
 134         return lapic_get_version() >= 0x14;
 135 }
 136
 137 /*
 138  * Paravirt kernels also might be using these below ops. So we still
 139  * use generic apic_read()/apic_write(), which might be pointing to different
 140  * ops in PARAVIRT case.
 141  */
 142 void xapic_wait_icr_idle(void)
 143 {
 144         while (apic_read(APIC_ICR) & APIC_ICR_BUSY)
 145                 cpu_relax();
 146 }
 147
 148 u32 safe_xapic_wait_icr_idle(void)
 149 {
 150         u32 send_status;
 151         int timeout;
 152
 153         timeout = 0;
 154         do {
 155                 send_status = apic_read(APIC_ICR) & APIC_ICR_BUSY;
 156                 if (!send_status)
 157                         break;
 158                 udelay(100);
 159         } while (timeout++ < 1000);
 160
 161         return send_status;
 162 }
 163
 164 void xapic_icr_write(u32 low, u32 id)
 165 {
 166         apic_write(APIC_ICR2, SET_APIC_DEST_FIELD(id));
 167         apic_write(APIC_ICR, low);
 168 }
 169
 170 u64 xapic_icr_read(void)
 171 {
 172         u32 icr1, icr2;
 173
 174         icr2 = apic_read(APIC_ICR2);
 175         icr1 = apic_read(APIC_ICR);
 176
 177         return icr1 | ((u64)icr2 << 32);
 178 }
 179
 180 static struct apic_ops xapic_ops = {
 181         .read = native_apic_mem_read,
 182         .write = native_apic_mem_write,
 183         .icr_read = xapic_icr_read,
 184         .icr_write = xapic_icr_write,
 185         .wait_icr_idle = xapic_wait_icr_idle,
 186         .safe_wait_icr_idle = safe_xapic_wait_icr_idle,
 187 };
 188
 189 struct apic_ops __read_mostly *apic_ops = &xapic_ops;
 190 EXPORT_SYMBOL_GPL(apic_ops);
 191
 192 static void x2apic_wait_icr_idle(void)
 193 {
 194         /* no need to wait for icr idle in x2apic */
 195         return;
 196 }
 197
 198 static u32 safe_x2apic_wait_icr_idle(void)
 199 {
 200         /* no need to wait for icr idle in x2apic */
 201         return 0;
 202 }
 203
 204 void x2apic_icr_write(u32 low, u32 id)
 205 {
 206         wrmsrl(APIC_BASE_MSR + (APIC_ICR >> 4), ((__u64) id) << 32 | low);
 207 }
 208
 209 u64 x2apic_icr_read(void)
 210 {
 211         unsigned long val;
 212
 213         rdmsrl(APIC_BASE_MSR + (APIC_ICR >> 4), val);
 214         return val;
 215 }
 216
 217 static struct apic_ops x2apic_ops = {
 218         .read = native_apic_msr_read,
 219         .write = native_apic_msr_write,
 220         .icr_read = x2apic_icr_read,
 221         .icr_write = x2apic_icr_write,
 222         .wait_icr_idle = x2apic_wait_icr_idle,
 223         .safe_wait_icr_idle = safe_x2apic_wait_icr_idle,
 224 };
 225
 226 /**
 227  * enable_NMI_through_LVT0 - enable NMI through local vector table 0
 228  */
 229 void __cpuinit enable_NMI_through_LVT0(void)
 230 {
 231         unsigned int v;
 232
 233         /* unmask and set to NMI */
 234         v = APIC_DM_NMI;
 235
 236         /* Level triggered for 82489DX (32bit mode) */
 237         if (!lapic_is_integrated())
 238                 v |= APIC_LVT_LEVEL_TRIGGER;
 239
 240         apic_write(APIC_LVT0, v);
 241 }
 242
 243 /**
 244  * lapic_get_maxlvt - get the maximum number of local vector table entries
 245  */
 246 int lapic_get_maxlvt(void)
 247 {
 248         unsigned int v;
 249
 250         v = apic_read(APIC_LVR);
 251         /*
 252          * - we always have APIC integrated on 64bit mode
 253          * - 82489DXs do not report # of LVT entries
 254          */
 255         return APIC_INTEGRATED(GET_APIC_VERSION(v)) ? GET_APIC_MAXLVT(v) : 2;
 256 }
 257
 258 /*
 259  * Local APIC timer
 260  */
 261
 262 /* Clock divisor is set to 1 */
 263 #define APIC_DIVISOR 1
 264
 265 /*
 266  * This function sets up the local APIC timer, with a timeout of
 267  * 'clocks' APIC bus clock. During calibration we actually call
 268  * this function twice on the boot CPU, once with a bogus timeout
 269  * value, second time for real. The other (noncalibrating) CPUs
 270  * call this function only once, with the real, calibrated value.
 271  *
 272  * We do reads before writes even if unnecessary, to get around the
 273  * P5 APIC double write bug.
 274  */
 275 static void __setup_APIC_LVTT(unsigned int clocks, int oneshot, int irqen)
 276 {
 277         unsigned int lvtt_value, tmp_value;
 278
 279         lvtt_value = LOCAL_TIMER_VECTOR;
 280         if (!oneshot)
 281                 lvtt_value |= APIC_LVT_TIMER_PERIODIC;
 282         if (!lapic_is_integrated())
 283                 lvtt_value |= SET_APIC_TIMER_BASE(APIC_TIMER_BASE_DIV);
 284
 285         if (!irqen)
 286                 lvtt_value |= APIC_LVT_MASKED;
 287
 288         apic_write(APIC_LVTT, lvtt_value);
 289
 290         /*
 291          * Divide PICLK by 16
 292          */
 293         tmp_value = apic_read(APIC_TDCR);
 294         apic_write(APIC_TDCR, (tmp_value
 295                                 & ~(APIC_TDR_DIV_1 | APIC_TDR_DIV_TMBASE))
 296                                 | APIC_TDR_DIV_16);
 297
 298         if (!oneshot)
 299                 apic_write(APIC_TMICT, clocks / APIC_DIVISOR);
 300 }
 301
 302 /*
 303  * Setup extended LVT, AMD specific (K8, family 10h)
 304  *
 305  * Vector mappings are hard coded. On K8 only offset 0 (APIC500) and
 306  * MCE interrupts are supported. Thus MCE offset must be set to 0.
 307  */
 308
 309 #define APIC_EILVT_LVTOFF_MCE 0
 310 #define APIC_EILVT_LVTOFF_IBS 1
 311
 312 static void setup_APIC_eilvt(u8 lvt_off, u8 vector, u8 msg_type, u8 mask)
 313 {
 314         unsigned long reg = (lvt_off << 4) + APIC_EILVT0;
 315         unsigned int  v   = (mask << 16) | (msg_type << 8) | vector;
 316
 317         apic_write(reg, v);
 318 }
 319
 320 u8 setup_APIC_eilvt_mce(u8 vector, u8 msg_type, u8 mask)
 321 {
 322         setup_APIC_eilvt(APIC_EILVT_LVTOFF_MCE, vector, msg_type, mask);
 323         return APIC_EILVT_LVTOFF_MCE;
 324 }
 325
 326 u8 setup_APIC_eilvt_ibs(u8 vector, u8 msg_type, u8 mask)
 327 {
 328         setup_APIC_eilvt(APIC_EILVT_LVTOFF_IBS, vector, msg_type, mask);
 329         return APIC_EILVT_LVTOFF_IBS;
 330 }
 331
 332 /*
 333  * Program the next event, relative to now
 334  */
 335 static int lapic_next_event(unsigned long delta,
 336                             struct clock_event_device *evt)
 337 {
 338         apic_write(APIC_TMICT, delta);
 339         return 0;
 340 }
 341
 342 /*
 343  * Setup the lapic timer in periodic or oneshot mode
 344  */
 345 static void lapic_timer_setup(enum clock_event_mode mode,
 346                               struct clock_event_device *evt)
 347 {
 348         unsigned long flags;
 349         unsigned int v;
 350
 351         /* Lapic used as dummy for broadcast ? */
 352         if (evt->features & CLOCK_EVT_FEAT_DUMMY)
 353                 return;
 354
 355         local_irq_save(flags);
 356
 357         switch (mode) {
 358         case CLOCK_EVT_MODE_PERIODIC:
 359         case CLOCK_EVT_MODE_ONESHOT:
 360                 __setup_APIC_LVTT(calibration_result,
 361                                   mode != CLOCK_EVT_MODE_PERIODIC, 1);
 362                 break;
 363         case CLOCK_EVT_MODE_UNUSED:
 364         case CLOCK_EVT_MODE_SHUTDOWN:
 365                 v = apic_read(APIC_LVTT);
 366                 v |= (APIC_LVT_MASKED | LOCAL_TIMER_VECTOR);
 367                 apic_write(APIC_LVTT, v);
 368                 break;
 369         case CLOCK_EVT_MODE_RESUME:
 370                 /* Nothing to do here */
 371                 break;
 372         }
 373
 374         local_irq_restore(flags);
 375 }
 376
 377 /*
 378  * Local APIC timer broadcast function
 379  */
 380 static void lapic_timer_broadcast(cpumask_t mask)
 381 {
 382 #ifdef CONFIG_SMP
 383         send_IPI_mask(mask, LOCAL_TIMER_VECTOR);
 384 #endif
 385 }
 386
 387 /*
 388  * Setup the local APIC timer for this CPU. Copy the initilized values
 389  * of the boot CPU and register the clock event in the framework.
 390  */
 391 static void setup_APIC_timer(void)
 392 {
 393         struct clock_event_device *levt = &__get_cpu_var(lapic_events);
 394
 395         memcpy(levt, &lapic_clockevent, sizeof(*levt));
 396         levt->cpumask = cpumask_of_cpu(smp_processor_id());
 397
 398         clockevents_register_device(levt);
 399 }
 400
 401 /*
 402  * In this function we calibrate APIC bus clocks to the external
 403  * timer. Unfortunately we cannot use jiffies and the timer irq
 404  * to calibrate, since some later bootup code depends on getting
 405  * the first irq? Ugh.
 406  *
 407  * We want to do the calibration only once since we
 408  * want to have local timer irqs syncron. CPUs connected
 409  * by the same APIC bus have the very same bus frequency.
 410  * And we want to have irqs off anyways, no accidental
 411  * APIC irq that way.
 412  */
 413
 414 #define TICK_COUNT 100000000
 415
 416 static int __init calibrate_APIC_clock(void)
 417 {
 418         unsigned apic, apic_start;
 419         unsigned long tsc, tsc_start;
 420         int result;
 421
 422         local_irq_disable();
 423
 424         /*
 425          * Put whatever arbitrary (but long enough) timeout
 426          * value into the APIC clock, we just want to get the
 427          * counter running for calibration.
 428          *
 429          * No interrupt enable !
 430          */
 431         __setup_APIC_LVTT(250000000, 0, 0);
 432
 433         apic_start = apic_read(APIC_TMCCT);
 434 #ifdef CONFIG_X86_PM_TIMER
 435         if (apic_calibrate_pmtmr && pmtmr_ioport) {
 436                 pmtimer_wait(5000);  /* 5ms wait */
 437                 apic = apic_read(APIC_TMCCT);
 438                 result = (apic_start - apic) * 1000L / 5;
 439         } else
 440 #endif
 441         {
 442                 rdtscll(tsc_start);
 443
 444                 do {
 445                         apic = apic_read(APIC_TMCCT);
 446                         rdtscll(tsc);
 447                 } while ((tsc - tsc_start) < TICK_COUNT &&
 448                                 (apic_start - apic) < TICK_COUNT);
 449
 450                 result = (apic_start - apic) * 1000L * tsc_khz /
 451                                         (tsc - tsc_start);
 452         }
 453
 454         local_irq_enable();
 455
 456         printk(KERN_DEBUG "APIC timer calibration result %d\n", result);
 457
 458         printk(KERN_INFO "Detected %d.%03d MHz APIC timer.\n",
 459                 result / 1000 / 1000, result / 1000 % 1000);
 460
 461         /* Calculate the scaled math multiplication factor */
 462         lapic_clockevent.mult = div_sc(result, NSEC_PER_SEC,
 463                                        lapic_clockevent.shift);
 464         lapic_clockevent.max_delta_ns =
 465                 clockevent_delta2ns(0x7FFFFF, &lapic_clockevent);
 466         lapic_clockevent.min_delta_ns =
 467                 clockevent_delta2ns(0xF, &lapic_clockevent);
 468
 469         calibration_result = (result * APIC_DIVISOR) / HZ;
 470
 471         /*
 472          * Do a sanity check on the APIC calibration result
 473          */
 474         if (calibration_result < (1000000 / HZ)) {
 475                 printk(KERN_WARNING
 476                         "APIC frequency too slow, disabling apic timer\n");
 477                 return -1;
 478         }
 479
 480         return 0;
 481 }
 482
 483 /*
 484  * Setup the boot APIC
 485  *
 486  * Calibrate and verify the result.
 487  */
 488 void __init setup_boot_APIC_clock(void)
 489 {
 490         /*
 491          * The local apic timer can be disabled via the kernel
 492          * commandline or from the CPU detection code. Register the lapic
 493          * timer as a dummy clock event source on SMP systems, so the
 494          * broadcast mechanism is used. On UP systems simply ignore it.
 495          */
 496         if (disable_apic_timer) {
 497                 printk(KERN_INFO "Disabling APIC timer\n");
 498                 /* No broadcast on UP ! */
 499                 if (num_possible_cpus() > 1) {
 500                         lapic_clockevent.mult = 1;
 501                         setup_APIC_timer();
 502                 }
 503                 return;
 504         }
 505
 506         apic_printk(APIC_VERBOSE, "Using local APIC timer interrupts.\n"
 507                     "calibrating APIC timer ...\n");
 508
 509         if (calibrate_APIC_clock()) {
 510                 /* No broadcast on UP ! */
 511                 if (num_possible_cpus() > 1)
 512                         setup_APIC_timer();
 513                 return;
 514         }
 515
 516         /*
 517          * If nmi_watchdog is set to IO_APIC, we need the
 518          * PIT/HPET going.  Otherwise register lapic as a dummy
 519          * device.
 520          */
 521         if (nmi_watchdog != NMI_IO_APIC)
 522                 lapic_clockevent.features &= ~CLOCK_EVT_FEAT_DUMMY;
 523         else
 524                 printk(KERN_WARNING "APIC timer registered as dummy,"
 525                         " due to nmi_watchdog=%d!\n", nmi_watchdog);
 526
 527         /* Setup the lapic or request the broadcast */
 528         setup_APIC_timer();
 529 }
 530
 531 void __cpuinit setup_secondary_APIC_clock(void)
 532 {
 533         setup_APIC_timer();
 534 }
 535
 536 /*
 537  * The guts of the apic timer interrupt
 538  */
 539 static void local_apic_timer_interrupt(void)
 540 {
 541         int cpu = smp_processor_id();
 542         struct clock_event_device *evt = &per_cpu(lapic_events, cpu);
 543
 544         /*
 545          * Normally we should not be here till LAPIC has been initialized but
 546          * in some cases like kdump, its possible that there is a pending LAPIC
 547          * timer interrupt from previous kernel's context and is delivered in
 548          * new kernel the moment interrupts are enabled.
 549          *
 550          * Interrupts are enabled early and LAPIC is setup much later, hence
 551          * its possible that when we get here evt->event_handler is NULL.
 552          * Check for event_handler being NULL and discard the interrupt as
 553          * spurious.
 554          */
 555         if (!evt->event_handler) {
 556                 printk(KERN_WARNING
 557                        "Spurious LAPIC timer interrupt on cpu %d\n", cpu);
 558                 /* Switch it off */
 559                 lapic_timer_setup(CLOCK_EVT_MODE_SHUTDOWN, evt);
 560                 return;
 561         }
 562
 563         /*
 564          * the NMI deadlock-detector uses this.
 565          */
 566         add_pda(apic_timer_irqs, 1);
 567
 568         evt->event_handler(evt);
 569 }
 570
 571 /*
 572  * Local APIC timer interrupt. This is the most natural way for doing
 573  * local interrupts, but local timer interrupts can be emulated by
 574  * broadcast interrupts too. [in case the hw doesn't support APIC timers]
 575  *
 576  * [ if a single-CPU system runs an SMP kernel then we call the local
 577  *   interrupt as well. Thus we cannot inline the local irq ... ]
 578  */
 579 void smp_apic_timer_interrupt(struct pt_regs *regs)
 580 {
 581         struct pt_regs *old_regs = set_irq_regs(regs);
 582
 583         /*
 584          * NOTE! We'd better ACK the irq immediately,
 585          * because timer handling can be slow.
 586          */
 587         ack_APIC_irq();
 588         /*
 589          * update_process_times() expects us to have done irq_enter().
 590          * Besides, if we don't timer interrupts ignore the global
 591          * interrupt lock, which is the WrongThing (tm) to do.
 592          */
 593         exit_idle();
 594         irq_enter();
 595         local_apic_timer_interrupt();
 596         irq_exit();
 597
 598         set_irq_regs(old_regs);
 599 }
 600
 601 int setup_profiling_timer(unsigned int multiplier)
 602 {
 603         return -EINVAL;
 604 }
 605
 606
 607 /*
 608  * Local APIC start and shutdown
 609  */
 610
 611 /**
 612  * clear_local_APIC - shutdown the local APIC
 613  *
 614  * This is called, when a CPU is disabled and before rebooting, so the state of
 615  * the local APIC has no dangling leftovers. Also used to cleanout any BIOS
 616  * leftovers during boot.
 617  */
 618 void clear_local_APIC(void)
 619 {
 620         int maxlvt;
 621         u32 v;
 622
 623         /* APIC hasn't been mapped yet */
 624         if (!apic_phys)
 625                 return;
 626
 627         maxlvt = lapic_get_maxlvt();
 628         /*
 629          * Masking an LVT entry can trigger a local APIC error
 630          * if the vector is zero. Mask LVTERR first to prevent this.
 631          */
 632         if (maxlvt >= 3) {
 633                 v = ERROR_APIC_VECTOR; /* any non-zero vector will do */
 634                 apic_write(APIC_LVTERR, v | APIC_LVT_MASKED);
 635         }
 636         /*
 637          * Careful: we have to set masks only first to deassert
 638          * any level-triggered sources.
 639          */
 640         v = apic_read(APIC_LVTT);
 641         apic_write(APIC_LVTT, v | APIC_LVT_MASKED);
 642         v = apic_read(APIC_LVT0);
 643         apic_write(APIC_LVT0, v | APIC_LVT_MASKED);
 644         v = apic_read(APIC_LVT1);
 645         apic_write(APIC_LVT1, v | APIC_LVT_MASKED);
 646         if (maxlvt >= 4) {
 647                 v = apic_read(APIC_LVTPC);
 648                 apic_write(APIC_LVTPC, v | APIC_LVT_MASKED);
 649         }
 650
 651         /* lets not touch this if we didn't frob it */
 652 #if defined(CONFIG_X86_MCE_P4THERMAL) || defined(X86_MCE_INTEL)
 653         if (maxlvt >= 5) {
 654                 v = apic_read(APIC_LVTTHMR);
 655                 apic_write(APIC_LVTTHMR, v | APIC_LVT_MASKED);
 656         }
 657 #endif
 658         /*
 659          * Clean APIC state for other OSs:
 660          */
 661         apic_write(APIC_LVTT, APIC_LVT_MASKED);
 662         apic_write(APIC_LVT0, APIC_LVT_MASKED);
 663         apic_write(APIC_LVT1, APIC_LVT_MASKED);
 664         if (maxlvt >= 3)
 665                 apic_write(APIC_LVTERR, APIC_LVT_MASKED);
 666         if (maxlvt >= 4)
 667                 apic_write(APIC_LVTPC, APIC_LVT_MASKED);
 668
 669         /* Integrated APIC (!82489DX) ? */
 670         if (lapic_is_integrated()) {
 671                 if (maxlvt > 3)
 672                         /* Clear ESR due to Pentium errata 3AP and 11AP */
 673                         apic_write(APIC_ESR, 0);
 674                 apic_read(APIC_ESR);
 675         }
 676 }
 677
 678 /**
 679  * disable_local_APIC - clear and disable the local APIC
 680  */
 681 void disable_local_APIC(void)
 682 {
 683         unsigned int value;
 684
 685         clear_local_APIC();
 686
 687         /*
 688          * Disable APIC (implies clearing of registers
 689          * for 82489DX!).
 690          */
 691         value = apic_read(APIC_SPIV);
 692         value &= ~APIC_SPIV_APIC_ENABLED;
 693         apic_write(APIC_SPIV, value);
 694
 695 #ifdef CONFIG_X86_32
 696         /*
 697          * When LAPIC was disabled by the BIOS and enabled by the kernel,
 698          * restore the disabled state.
 699          */
 700         if (enabled_via_apicbase) {
 701                 unsigned int l, h;
 702
 703                 rdmsr(MSR_IA32_APICBASE, l, h);
 704                 l &= ~MSR_IA32_APICBASE_ENABLE;
 705                 wrmsr(MSR_IA32_APICBASE, l, h);
 706         }
 707 #endif
 708 }
 709
 710 void lapic_shutdown(void)
 711 {
 712         unsigned long flags;
 713
 714         if (!cpu_has_apic)
 715                 return;
 716
 717         local_irq_save(flags);
 718
 719         disable_local_APIC();
 720
 721         local_irq_restore(flags);
 722 }
 723
 724 /*
 725  * This is to verify that we're looking at a real local APIC.
 726  * Check these against your board if the CPUs aren't getting
 727  * started for no apparent reason.
 728  */
 729 int __init verify_local_APIC(void)
 730 {
 731         unsigned int reg0, reg1;
 732
 733         /*
 734          * The version register is read-only in a real APIC.
 735          */
 736         reg0 = apic_read(APIC_LVR);
 737         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg0);
 738         apic_write(APIC_LVR, reg0 ^ APIC_LVR_MASK);
 739         reg1 = apic_read(APIC_LVR);
 740         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg1);
 741
 742         /*
 743          * The two version reads above should print the same
 744          * numbers.  If the second one is different, then we
 745          * poke at a non-APIC.
 746          */
 747         if (reg1 != reg0)
 748                 return 0;
 749
 750         /*
 751          * Check if the version looks reasonably.
 752          */
 753         reg1 = GET_APIC_VERSION(reg0);
 754         if (reg1 == 0x00 || reg1 == 0xff)
 755                 return 0;
 756         reg1 = lapic_get_maxlvt();
 757         if (reg1 < 0x02 || reg1 == 0xff)
 758                 return 0;
 759
 760         /*
 761          * The ID register is read/write in a real APIC.
 762          */
 763         reg0 = apic_read(APIC_ID);
 764         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg0);
 765         apic_write(APIC_ID, reg0 ^ APIC_ID_MASK);
 766         reg1 = apic_read(APIC_ID);
 767         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg1);
 768         apic_write(APIC_ID, reg0);
 769         if (reg1 != (reg0 ^ APIC_ID_MASK))
 770                 return 0;
 771
 772         /*
 773          * The next two are just to see if we have sane values.
 774          * They're only really relevant if we're in Virtual Wire
 775          * compatibility mode, but most boxes are anymore.
 776          */
 777         reg0 = apic_read(APIC_LVT0);
 778         apic_printk(APIC_DEBUG, "Getting LVT0: %x\n", reg0);
 779         reg1 = apic_read(APIC_LVT1);
 780         apic_printk(APIC_DEBUG, "Getting LVT1: %x\n", reg1);
 781
 782         return 1;
 783 }
 784
 785 /**
 786  * sync_Arb_IDs - synchronize APIC bus arbitration IDs
 787  */
 788 void __init sync_Arb_IDs(void)
 789 {
 790         /*
 791          * Unsupported on P4 - see Intel Dev. Manual Vol. 3, Ch. 8.6.1 And not
 792          * needed on AMD.
 793          */
 794         if (modern_apic() || boot_cpu_data.x86_vendor == X86_VENDOR_AMD)
 795                 return;
 796
 797         /*
 798          * Wait for idle.
 799          */
 800         apic_wait_icr_idle();
 801
 802         apic_printk(APIC_DEBUG, "Synchronizing Arb IDs.\n");
 803         apic_write(APIC_ICR, APIC_DEST_ALLINC |
 804                         APIC_INT_LEVELTRIG | APIC_DM_INIT);
 805 }
 806
 807 /*
 808  * An initial setup of the virtual wire mode.
 809  */
 810 void __init init_bsp_APIC(void)
 811 {
 812         unsigned int value;
 813
 814         /*
 815          * Don't do the setup now if we have a SMP BIOS as the
 816          * through-I/O-APIC virtual wire mode might be active.
 817          */
 818         if (smp_found_config || !cpu_has_apic)
 819                 return;
 820
 821         /*
 822          * Do not trust the local APIC being empty at bootup.
 823          */
 824         clear_local_APIC();
 825
 826         /*
 827          * Enable APIC.
 828          */
 829         value = apic_read(APIC_SPIV);
 830         value &= ~APIC_VECTOR_MASK;
 831         value |= APIC_SPIV_APIC_ENABLED;
 832
 833 #ifdef CONFIG_X86_32
 834         /* This bit is reserved on P4/Xeon and should be cleared */
 835         if ((boot_cpu_data.x86_vendor == X86_VENDOR_INTEL) &&
 836             (boot_cpu_data.x86 == 15))
 837                 value &= ~APIC_SPIV_FOCUS_DISABLED;
 838         else
 839 #endif
 840                 value |= APIC_SPIV_FOCUS_DISABLED;
 841         value |= SPURIOUS_APIC_VECTOR;
 842         apic_write(APIC_SPIV, value);
 843
 844         /*
 845          * Set up the virtual wire mode.
 846          */
 847         apic_write(APIC_LVT0, APIC_DM_EXTINT);
 848         value = APIC_DM_NMI;
 849         if (!lapic_is_integrated())             /* 82489DX */
 850                 value |= APIC_LVT_LEVEL_TRIGGER;
 851         apic_write(APIC_LVT1, value);
 852 }
 853
 854 /**
 855  * setup_local_APIC - setup the local APIC
 856  */
 857 void __cpuinit setup_local_APIC(void)
 858 {
 859         unsigned int value;
 860         int i, j;
 861
 862         preempt_disable();
 863         value = apic_read(APIC_LVR);
 864
 865         BUILD_BUG_ON((SPURIOUS_APIC_VECTOR & 0x0f) != 0x0f);
 866
 867         /*
 868          * Double-check whether this APIC is really registered.
 869          * This is meaningless in clustered apic mode, so we skip it.
 870          */
 871         if (!apic_id_registered())
 872                 BUG();
 873
 874         /*
 875          * Intel recommends to set DFR, LDR and TPR before enabling
 876          * an APIC.  See e.g. "AP-388 82489DX User's Manual" (Intel
 877          * document number 292116).  So here it goes...
 878          */
 879         init_apic_ldr();
 880
 881         /*
 882          * Set Task Priority to 'accept all'. We never change this
 883          * later on.
 884          */
 885         value = apic_read(APIC_TASKPRI);
 886         value &= ~APIC_TPRI_MASK;
 887         apic_write(APIC_TASKPRI, value);
 888
 889         /*
 890          * After a crash, we no longer service the interrupts and a pending
 891          * interrupt from previous kernel might still have ISR bit set.
 892          *
 893          * Most probably by now CPU has serviced that pending interrupt and
 894          * it might not have done the ack_APIC_irq() because it thought,
 895          * interrupt came from i8259 as ExtInt. LAPIC did not get EOI so it
 896          * does not clear the ISR bit and cpu thinks it has already serivced
 897          * the interrupt. Hence a vector might get locked. It was noticed
 898          * for timer irq (vector 0x31). Issue an extra EOI to clear ISR.
 899          */
 900         for (i = APIC_ISR_NR - 1; i >= 0; i--) {
 901                 value = apic_read(APIC_ISR + i*0x10);
 902                 for (j = 31; j >= 0; j--) {
 903                         if (value & (1<<j))
 904                                 ack_APIC_irq();
 905                 }
 906         }
 907
 908         /*
 909          * Now that we are all set up, enable the APIC
 910          */
 911         value = apic_read(APIC_SPIV);
 912         value &= ~APIC_VECTOR_MASK;
 913         /*
 914          * Enable APIC
 915          */
 916         value |= APIC_SPIV_APIC_ENABLED;
 917
 918         /* We always use processor focus */
 919
 920         /*
 921          * Set spurious IRQ vector
 922          */
 923         value |= SPURIOUS_APIC_VECTOR;
 924         apic_write(APIC_SPIV, value);
 925
 926         /*
 927          * Set up LVT0, LVT1:
 928          *
 929          * set up through-local-APIC on the BP's LINT0. This is not
 930          * strictly necessary in pure symmetric-IO mode, but sometimes
 931          * we delegate interrupts to the 8259A.
 932          */
 933         /*
 934          * TODO: set up through-local-APIC from through-I/O-APIC? --macro
 935          */
 936         value = apic_read(APIC_LVT0) & APIC_LVT_MASKED;
 937         if (!smp_processor_id() && !value) {
 938                 value = APIC_DM_EXTINT;
 939                 apic_printk(APIC_VERBOSE, "enabled ExtINT on CPU#%d\n",
 940                             smp_processor_id());
 941         } else {
 942                 value = APIC_DM_EXTINT | APIC_LVT_MASKED;
 943                 apic_printk(APIC_VERBOSE, "masked ExtINT on CPU#%d\n",
 944                             smp_processor_id());
 945         }
 946         apic_write(APIC_LVT0, value);
 947
 948         /*
 949          * only the BP should see the LINT1 NMI signal, obviously.
 950          */
 951         if (!smp_processor_id())
 952                 value = APIC_DM_NMI;
 953         else
 954                 value = APIC_DM_NMI | APIC_LVT_MASKED;
 955         apic_write(APIC_LVT1, value);
 956         preempt_enable();
 957 }
 958
 959 static void __cpuinit lapic_setup_esr(void)
 960 {
 961         unsigned maxlvt = lapic_get_maxlvt();
 962
 963         apic_write(APIC_LVTERR, ERROR_APIC_VECTOR);
 964         /*
 965          * spec says clear errors after enabling vector.
 966          */
 967         if (maxlvt > 3)
 968                 apic_write(APIC_ESR, 0);
 969 }
 970
 971 void __cpuinit end_local_APIC_setup(void)
 972 {
 973         lapic_setup_esr();
 974         setup_apic_nmi_watchdog(NULL);
 975         apic_pm_activate();
 976 }
 977
 978 void check_x2apic(void)
 979 {
 980         int msr, msr2;
 981
 982         rdmsr(MSR_IA32_APICBASE, msr, msr2);
 983
 984         if (msr & X2APIC_ENABLE) {
 985                 printk("x2apic enabled by BIOS, switching to x2apic ops\n");
 986                 x2apic_preenabled = x2apic = 1;
 987                 apic_ops = &x2apic_ops;
 988         }
 989 }
 990
 991 void enable_x2apic(void)
 992 {
 993         int msr, msr2;
 994
 995         rdmsr(MSR_IA32_APICBASE, msr, msr2);
 996         if (!(msr & X2APIC_ENABLE)) {
 997                 printk("Enabling x2apic\n");
 998                 wrmsr(MSR_IA32_APICBASE, msr | X2APIC_ENABLE, 0);
 999         }
1000 }
1001
1002 void enable_IR_x2apic(void)
1003 {
1004 #ifdef CONFIG_INTR_REMAP
1005         int ret;
1006         unsigned long flags;
1007
1008         if (!cpu_has_x2apic)
1009                 return;
1010
1011         if (!x2apic_preenabled && disable_x2apic) {
1012                 printk(KERN_INFO
1013                        "Skipped enabling x2apic and Interrupt-remapping "
1014                        "because of nox2apic\n");
1015                 return;
1016         }
1017
1018         if (x2apic_preenabled && disable_x2apic)
1019                 panic("Bios already enabled x2apic, can't enforce nox2apic");
1020
1021         if (!x2apic_preenabled && skip_ioapic_setup) {
1022                 printk(KERN_INFO
1023                        "Skipped enabling x2apic and Interrupt-remapping "
1024                        "because of skipping io-apic setup\n");
1025                 return;
1026         }
1027
1028         ret = dmar_table_init();
1029         if (ret) {
1030                 printk(KERN_INFO
1031                        "dmar_table_init() failed with %d:\n", ret);
1032
1033                 if (x2apic_preenabled)
1034                         panic("x2apic enabled by bios. But IR enabling failed");
1035                 else
1036                         printk(KERN_INFO
1037                                "Not enabling x2apic,Intr-remapping\n");
1038                 return;
1039         }
1040
1041         local_irq_save(flags);
1042         mask_8259A();
1043         save_mask_IO_APIC_setup();
1044
1045         ret = enable_intr_remapping(1);
1046
1047         if (ret && x2apic_preenabled) {
1048                 local_irq_restore(flags);
1049                 panic("x2apic enabled by bios. But IR enabling failed");
1050         }
1051
1052         if (ret)
1053                 goto end;
1054
1055         if (!x2apic) {
1056                 x2apic = 1;
1057                 apic_ops = &x2apic_ops;
1058                 enable_x2apic();
1059         }
1060 end:
1061         if (ret)
1062                 /*
1063                  * IR enabling failed
1064                  */
1065                 restore_IO_APIC_setup();
1066         else
1067                 reinit_intr_remapped_IO_APIC(x2apic_preenabled);
1068
1069         unmask_8259A();
1070         local_irq_restore(flags);
1071
1072         if (!ret) {
1073                 if (!x2apic_preenabled)
1074                         printk(KERN_INFO
1075                                "Enabled x2apic and interrupt-remapping\n");
1076                 else
1077                         printk(KERN_INFO
1078                                "Enabled Interrupt-remapping\n");
1079         } else
1080                 printk(KERN_ERR
1081                        "Failed to enable Interrupt-remapping and x2apic\n");
1082 #else
1083         if (!cpu_has_x2apic)
1084                 return;
1085
1086         if (x2apic_preenabled)
1087                 panic("x2apic enabled prior OS handover,"
1088                       " enable CONFIG_INTR_REMAP");
1089
1090         printk(KERN_INFO "Enable CONFIG_INTR_REMAP for enabling intr-remapping "
1091                " and x2apic\n");
1092 #endif
1093
1094         return;
1095 }
1096
1097 /*
1098  * Detect and enable local APICs on non-SMP boards.
1099  * Original code written by Keir Fraser.
1100  * On AMD64 we trust the BIOS - if it says no APIC it is likely
1101  * not correctly set up (usually the APIC timer won't work etc.)
1102  */
1103 static int __init detect_init_APIC(void)
1104 {
1105         if (!cpu_has_apic) {
1106                 printk(KERN_INFO "No local APIC present\n");
1107                 return -1;
1108         }
1109
1110         mp_lapic_addr = APIC_DEFAULT_PHYS_BASE;
1111         boot_cpu_physical_apicid = 0;
1112         return 0;
1113 }
1114
1115 void __init early_init_lapic_mapping(void)
1116 {
1117         unsigned long phys_addr;
1118
1119         /*
1120          * If no local APIC can be found then go out
1121          * : it means there is no mpatable and MADT
1122          */
1123         if (!smp_found_config)
1124                 return;
1125
1126         phys_addr = mp_lapic_addr;
1127
1128         set_fixmap_nocache(FIX_APIC_BASE, phys_addr);
1129         apic_printk(APIC_VERBOSE, "mapped APIC to %16lx (%16lx)\n",
1130                     APIC_BASE, phys_addr);
1131
1132         /*
1133          * Fetch the APIC ID of the BSP in case we have a
1134          * default configuration (or the MP table is broken).
1135          */
1136         boot_cpu_physical_apicid = read_apic_id();
1137 }
1138
1139 /**
1140  * init_apic_mappings - initialize APIC mappings
1141  */
1142 void __init init_apic_mappings(void)
1143 {
1144         if (x2apic) {
1145                 boot_cpu_physical_apicid = read_apic_id();
1146                 return;
1147         }
1148
1149         /*
1150          * If no local APIC can be found then set up a fake all
1151          * zeroes page to simulate the local APIC and another
1152          * one for the IO-APIC.
1153          */
1154         if (!smp_found_config && detect_init_APIC()) {
1155                 apic_phys = (unsigned long) alloc_bootmem_pages(PAGE_SIZE);
1156                 apic_phys = __pa(apic_phys);
1157         } else
1158                 apic_phys = mp_lapic_addr;
1159
1160         set_fixmap_nocache(FIX_APIC_BASE, apic_phys);
1161         apic_printk(APIC_VERBOSE, "mapped APIC to %16lx (%16lx)\n",
1162                                 APIC_BASE, apic_phys);
1163
1164         /*
1165          * Fetch the APIC ID of the BSP in case we have a
1166          * default configuration (or the MP table is broken).
1167          */
1168         boot_cpu_physical_apicid = read_apic_id();
1169 }
1170
1171 /*
1172  * This initializes the IO-APIC and APIC hardware if this is
1173  * a UP kernel.
1174  */
1175 int __init APIC_init_uniprocessor(void)
1176 {
1177         if (disable_apic) {
1178                 printk(KERN_INFO "Apic disabled\n");
1179                 return -1;
1180         }
1181         if (!cpu_has_apic) {
1182                 disable_apic = 1;
1183                 printk(KERN_INFO "Apic disabled by BIOS\n");
1184                 return -1;
1185         }
1186
1187         enable_IR_x2apic();
1188         setup_apic_routing();
1189
1190         verify_local_APIC();
1191
1192         connect_bsp_APIC();
1193
1194         physid_set_mask_of_physid(boot_cpu_physical_apicid, &phys_cpu_present_map);
1195         apic_write(APIC_ID, SET_APIC_ID(boot_cpu_physical_apicid));
1196
1197         setup_local_APIC();
1198
1199         /*
1200          * Now enable IO-APICs, actually call clear_IO_APIC
1201          * We need clear_IO_APIC before enabling vector on BP
1202          */
1203         if (!skip_ioapic_setup && nr_ioapics)
1204                 enable_IO_APIC();
1205
1206         if (!smp_found_config || skip_ioapic_setup || !nr_ioapics)
1207                 localise_nmi_watchdog();
1208         end_local_APIC_setup();
1209
1210         if (smp_found_config && !skip_ioapic_setup && nr_ioapics)
1211                 setup_IO_APIC();
1212         else
1213                 nr_ioapics = 0;
1214         setup_boot_APIC_clock();
1215         check_nmi_watchdog();
1216         return 0;
1217 }
1218
1219 /*
1220  * Local APIC interrupts
1221  */
1222
1223 /*
1224  * This interrupt should _never_ happen with our APIC/SMP architecture
1225  */
1226 asmlinkage void smp_spurious_interrupt(void)
1227 {
1228         unsigned int v;
1229         exit_idle();
1230         irq_enter();
1231         /*
1232          * Check if this really is a spurious interrupt and ACK it
1233          * if it is a vectored one.  Just in case...
1234          * Spurious interrupts should not be ACKed.
1235          */
1236         v = apic_read(APIC_ISR + ((SPURIOUS_APIC_VECTOR & ~0x1f) >> 1));
1237         if (v & (1 << (SPURIOUS_APIC_VECTOR & 0x1f)))
1238                 ack_APIC_irq();
1239
1240         add_pda(irq_spurious_count, 1);
1241         irq_exit();
1242 }
1243
1244 /*
1245  * This interrupt should never happen with our APIC/SMP architecture
1246  */
1247 asmlinkage void smp_error_interrupt(void)
1248 {
1249         unsigned int v, v1;
1250
1251         exit_idle();
1252         irq_enter();
1253         /* First tickle the hardware, only then report what went on. -- REW */
1254         v = apic_read(APIC_ESR);
1255         apic_write(APIC_ESR, 0);
1256         v1 = apic_read(APIC_ESR);
1257         ack_APIC_irq();
1258         atomic_inc(&irq_err_count);
1259
1260         /* Here is what the APIC error bits mean:
1261            0: Send CS error
1262            1: Receive CS error
1263            2: Send accept error
1264            3: Receive accept error
1265            4: Reserved
1266            5: Send illegal vector
1267            6: Received illegal vector
1268            7: Illegal register address
1269         */
1270         printk(KERN_DEBUG "APIC error on CPU%d: %02x(%02x)\n",
1271                 smp_processor_id(), v , v1);
1272         irq_exit();
1273 }
1274
1275 /**
1276  *  * connect_bsp_APIC - attach the APIC to the interrupt system
1277  *   */
1278 void __init connect_bsp_APIC(void)
1279 {
1280         enable_apic_mode();
1281 }
1282
1283 /**
1284  * disconnect_bsp_APIC - detach the APIC from the interrupt system
1285  * @virt_wire_setup:    indicates, whether virtual wire mode is selected
1286  *
1287  * Virtual wire mode is necessary to deliver legacy interrupts even when the
1288  * APIC is disabled.
1289  */
1290 void disconnect_bsp_APIC(int virt_wire_setup)
1291 {
1292         /* Go back to Virtual Wire compatibility mode */
1293         unsigned long value;
1294
1295         /* For the spurious interrupt use vector F, and enable it */
1296         value = apic_read(APIC_SPIV);
1297         value &= ~APIC_VECTOR_MASK;
1298         value |= APIC_SPIV_APIC_ENABLED;
1299         value |= 0xf;
1300         apic_write(APIC_SPIV, value);
1301
1302         if (!virt_wire_setup) {
1303                 /*
1304                  * For LVT0 make it edge triggered, active high,
1305                  * external and enabled
1306                  */
1307                 value = apic_read(APIC_LVT0);
1308                 value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
1309                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
1310                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
1311                 value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
1312                 value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_EXTINT);
1313                 apic_write(APIC_LVT0, value);
1314         } else {
1315                 /* Disable LVT0 */
1316                 apic_write(APIC_LVT0, APIC_LVT_MASKED);
1317         }
1318
1319         /* For LVT1 make it edge triggered, active high, nmi and enabled */
1320         value = apic_read(APIC_LVT1);
1321         value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
1322                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
1323                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
1324         value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
1325         value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_NMI);
1326         apic_write(APIC_LVT1, value);
1327 }
1328
1329 void __cpuinit generic_processor_info(int apicid, int version)
1330 {
1331         int cpu;
1332         cpumask_t tmp_map;
1333
1334         if (num_processors >= NR_CPUS) {
1335                 printk(KERN_WARNING "WARNING: NR_CPUS limit of %i reached."
1336                        " Processor ignored.\n", NR_CPUS);
1337                 return;
1338         }
1339
1340         if (num_processors >= maxcpus) {
1341                 printk(KERN_WARNING "WARNING: maxcpus limit of %i reached."
1342                        " Processor ignored.\n", maxcpus);
1343                 return;
1344         }
1345
1346         num_processors++;
1347         cpus_complement(tmp_map, cpu_present_map);
1348         cpu = first_cpu(tmp_map);
1349
1350         physid_set(apicid, phys_cpu_present_map);
1351         if (apicid == boot_cpu_physical_apicid) {
1352                 /*
1353                  * x86_bios_cpu_apicid is required to have processors listed
1354                  * in same order as logical cpu numbers. Hence the first
1355                  * entry is BSP, and so on.
1356                  */
1357                 cpu = 0;
1358         }
1359         if (apicid > max_physical_apicid)
1360                 max_physical_apicid = apicid;
1361
1362         /* are we being called early in kernel startup? */
1363         if (early_per_cpu_ptr(x86_cpu_to_apicid)) {
1364                 u16 *cpu_to_apicid = early_per_cpu_ptr(x86_cpu_to_apicid);
1365                 u16 *bios_cpu_apicid = early_per_cpu_ptr(x86_bios_cpu_apicid);
1366
1367                 cpu_to_apicid[cpu] = apicid;
1368                 bios_cpu_apicid[cpu] = apicid;
1369         } else {
1370                 per_cpu(x86_cpu_to_apicid, cpu) = apicid;
1371                 per_cpu(x86_bios_cpu_apicid, cpu) = apicid;
1372         }
1373
1374         cpu_set(cpu, cpu_possible_map);
1375         cpu_set(cpu, cpu_present_map);
1376 }
1377
1378 int hard_smp_processor_id(void)
1379 {
1380         return read_apic_id();
1381 }
1382
1383 /*
1384  * Power management
1385  */
1386 #ifdef CONFIG_PM
1387
1388 static struct {
1389         /*
1390          * 'active' is true if the local APIC was enabled by us and
1391          * not the BIOS; this signifies that we are also responsible
1392          * for disabling it before entering apm/acpi suspend
1393          */
1394         int active;
1395         /* r/w apic fields */
1396         unsigned int apic_id;
1397         unsigned int apic_taskpri;
1398         unsigned int apic_ldr;
1399         unsigned int apic_dfr;
1400         unsigned int apic_spiv;
1401         unsigned int apic_lvtt;
1402         unsigned int apic_lvtpc;
1403         unsigned int apic_lvt0;
1404         unsigned int apic_lvt1;
1405         unsigned int apic_lvterr;
1406         unsigned int apic_tmict;
1407         unsigned int apic_tdcr;
1408         unsigned int apic_thmr;
1409 } apic_pm_state;
1410
1411 static int lapic_suspend(struct sys_device *dev, pm_message_t state)
1412 {
1413         unsigned long flags;
1414         int maxlvt;
1415
1416         if (!apic_pm_state.active)
1417                 return 0;
1418
1419         maxlvt = lapic_get_maxlvt();
1420
1421         apic_pm_state.apic_id = apic_read(APIC_ID);
1422         apic_pm_state.apic_taskpri = apic_read(APIC_TASKPRI);
1423         apic_pm_state.apic_ldr = apic_read(APIC_LDR);
1424         apic_pm_state.apic_dfr = apic_read(APIC_DFR);
1425         apic_pm_state.apic_spiv = apic_read(APIC_SPIV);
1426         apic_pm_state.apic_lvtt = apic_read(APIC_LVTT);
1427         if (maxlvt >= 4)
1428                 apic_pm_state.apic_lvtpc = apic_read(APIC_LVTPC);
1429         apic_pm_state.apic_lvt0 = apic_read(APIC_LVT0);
1430         apic_pm_state.apic_lvt1 = apic_read(APIC_LVT1);
1431         apic_pm_state.apic_lvterr = apic_read(APIC_LVTERR);
1432         apic_pm_state.apic_tmict = apic_read(APIC_TMICT);
1433         apic_pm_state.apic_tdcr = apic_read(APIC_TDCR);
1434 #if defined(CONFIG_X86_MCE_P4THERMAL) || defined(CONFIG_X86_MCE_INTEL)
1435         if (maxlvt >= 5)
1436                 apic_pm_state.apic_thmr = apic_read(APIC_LVTTHMR);
1437 #endif
1438
1439         local_irq_save(flags);
1440         disable_local_APIC();
1441         local_irq_restore(flags);
1442         return 0;
1443 }
1444
1445 static int lapic_resume(struct sys_device *dev)
1446 {
1447         unsigned int l, h;
1448         unsigned long flags;
1449         int maxlvt;
1450
1451         if (!apic_pm_state.active)
1452                 return 0;
1453
1454         maxlvt = lapic_get_maxlvt();
1455
1456         local_irq_save(flags);
1457
1458 #ifdef CONFIG_X86_64
1459         if (x2apic)
1460                 enable_x2apic();
1461         else
1462 #endif
1463         {
1464                 /*
1465                  * Make sure the APICBASE points to the right address
1466                  *
1467                  * FIXME! This will be wrong if we ever support suspend on
1468                  * SMP! We'll need to do this as part of the CPU restore!
1469                  */
1470                 rdmsr(MSR_IA32_APICBASE, l, h);
1471                 l &= ~MSR_IA32_APICBASE_BASE;
1472                 l |= MSR_IA32_APICBASE_ENABLE | mp_lapic_addr;
1473                 wrmsr(MSR_IA32_APICBASE, l, h);
1474         }
1475
1476         apic_write(APIC_LVTERR, ERROR_APIC_VECTOR | APIC_LVT_MASKED);
1477         apic_write(APIC_ID, apic_pm_state.apic_id);
1478         apic_write(APIC_DFR, apic_pm_state.apic_dfr);
1479         apic_write(APIC_LDR, apic_pm_state.apic_ldr);
1480         apic_write(APIC_TASKPRI, apic_pm_state.apic_taskpri);
1481         apic_write(APIC_SPIV, apic_pm_state.apic_spiv);
1482         apic_write(APIC_LVT0, apic_pm_state.apic_lvt0);
1483         apic_write(APIC_LVT1, apic_pm_state.apic_lvt1);
1484 #if defined(CONFIG_X86_MCE_P4THERMAL) || defined(CONFIG_X86_MCE_INTEL)
1485         if (maxlvt >= 5)
1486                 apic_write(APIC_LVTTHMR, apic_pm_state.apic_thmr);
1487 #endif
1488         if (maxlvt >= 4)
1489                 apic_write(APIC_LVTPC, apic_pm_state.apic_lvtpc);
1490         apic_write(APIC_LVTT, apic_pm_state.apic_lvtt);
1491         apic_write(APIC_TDCR, apic_pm_state.apic_tdcr);
1492         apic_write(APIC_TMICT, apic_pm_state.apic_tmict);
1493         apic_write(APIC_ESR, 0);
1494         apic_read(APIC_ESR);
1495         apic_write(APIC_LVTERR, apic_pm_state.apic_lvterr);
1496         apic_write(APIC_ESR, 0);
1497         apic_read(APIC_ESR);
1498
1499         local_irq_restore(flags);
1500
1501         return 0;
1502 }
1503
1504 /*
1505  * This device has no shutdown method - fully functioning local APICs
1506  * are needed on every CPU up until machine_halt/restart/poweroff.
1507  */
1508
1509 static struct sysdev_class lapic_sysclass = {
1510         .name           = "lapic",
1511         .resume         = lapic_resume,
1512         .suspend        = lapic_suspend,
1513 };
1514
1515 static struct sys_device device_lapic = {
1516         .id     = 0,
1517         .cls    = &lapic_sysclass,
1518 };
1519
1520 static void __cpuinit apic_pm_activate(void)
1521 {
1522         apic_pm_state.active = 1;
1523 }
1524
1525 static int __init init_lapic_sysfs(void)
1526 {
1527         int error;
1528
1529         if (!cpu_has_apic)
1530                 return 0;
1531         /* XXX: remove suspend/resume procs if !apic_pm_state.active? */
1532
1533         error = sysdev_class_register(&lapic_sysclass);
1534         if (!error)
1535                 error = sysdev_register(&device_lapic);
1536         return error;
1537 }
1538 device_initcall(init_lapic_sysfs);
1539
1540 #else   /* CONFIG_PM */
1541
1542 static void apic_pm_activate(void) { }
1543
1544 #endif  /* CONFIG_PM */
1545
1546 /*
1547  * apic_is_clustered_box() -- Check if we can expect good TSC
1548  *
1549  * Thus far, the major user of this is IBM's Summit2 series:
1550  *
1551  * Clustered boxes may have unsynced TSC problems if they are
1552  * multi-chassis. Use available data to take a good guess.
1553  * If in doubt, go HPET.
1554  */
1555 __cpuinit int apic_is_clustered_box(void)
1556 {
1557         int i, clusters, zeros;
1558         unsigned id;
1559         u16 *bios_cpu_apicid;
1560         DECLARE_BITMAP(clustermap, NUM_APIC_CLUSTERS);
1561
1562         /*
1563          * there is not this kind of box with AMD CPU yet.
1564          * Some AMD box with quadcore cpu and 8 sockets apicid
1565          * will be [4, 0x23] or [8, 0x27] could be thought to
1566          * vsmp box still need checking...
1567          */
1568         if ((boot_cpu_data.x86_vendor == X86_VENDOR_AMD) && !is_vsmp_box())
1569                 return 0;
1570
1571         bios_cpu_apicid = early_per_cpu_ptr(x86_bios_cpu_apicid);
1572         bitmap_zero(clustermap, NUM_APIC_CLUSTERS);
1573
1574         for (i = 0; i < NR_CPUS; i++) {
1575                 /* are we being called early in kernel startup? */
1576                 if (bios_cpu_apicid) {
1577                         id = bios_cpu_apicid[i];
1578                 }
1579                 else if (i < nr_cpu_ids) {
1580                         if (cpu_present(i))
1581                                 id = per_cpu(x86_bios_cpu_apicid, i);
1582                         else
1583                                 continue;
1584                 }
1585                 else
1586                         break;
1587
1588                 if (id != BAD_APICID)
1589                         __set_bit(APIC_CLUSTERID(id), clustermap);
1590         }
1591
1592         /* Problem:  Partially populated chassis may not have CPUs in some of
1593          * the APIC clusters they have been allocated.  Only present CPUs have
1594          * x86_bios_cpu_apicid entries, thus causing zeroes in the bitmap.
1595          * Since clusters are allocated sequentially, count zeros only if
1596          * they are bounded by ones.
1597          */
1598         clusters = 0;
1599         zeros = 0;
1600         for (i = 0; i < NUM_APIC_CLUSTERS; i++) {
1601                 if (test_bit(i, clustermap)) {
1602                         clusters += 1 + zeros;
1603                         zeros = 0;
1604                 } else
1605                         ++zeros;
1606         }
1607
1608         /* ScaleMP vSMPowered boxes have one cluster per board and TSCs are
1609          * not guaranteed to be synced between boards
1610          */
1611         if (is_vsmp_box() && clusters > 1)
1612                 return 1;
1613
1614         /*
1615          * If clusters > 2, then should be multi-chassis.
1616          * May have to revisit this when multi-core + hyperthreaded CPUs come
1617          * out, but AFAIK this will work even for them.
1618          */
1619         return (clusters > 2);
1620 }
1621
1622 static __init int setup_nox2apic(char *str)
1623 {
1624         disable_x2apic = 1;
1625         clear_cpu_cap(&boot_cpu_data, X86_FEATURE_X2APIC);
1626         return 0;
1627 }
1628 early_param("nox2apic", setup_nox2apic);
1629
1630
1631 /*
1632  * APIC command line parameters
1633  */
1634 static int __init apic_set_verbosity(char *str)
1635 {
1636         if (str == NULL)  {
1637                 skip_ioapic_setup = 0;
1638                 ioapic_force = 1;
1639                 return 0;
1640         }
1641         if (strcmp("debug", str) == 0)
1642                 apic_verbosity = APIC_DEBUG;
1643         else if (strcmp("verbose", str) == 0)
1644                 apic_verbosity = APIC_VERBOSE;
1645         else {
1646                 printk(KERN_WARNING "APIC Verbosity level %s not recognised"
1647                                 " use apic=verbose or apic=debug\n", str);
1648                 return -EINVAL;
1649         }
1650
1651         return 0;
1652 }
1653 early_param("apic", apic_set_verbosity);
1654
1655 static __init int setup_disableapic(char *str)
1656 {
1657         disable_apic = 1;
1658         setup_clear_cpu_cap(X86_FEATURE_APIC);
1659         return 0;
1660 }
1661 early_param("disableapic", setup_disableapic);
1662
1663 /* same as disableapic, for compatibility */
1664 static __init int setup_nolapic(char *str)
1665 {
1666         return setup_disableapic(str);
1667 }
1668 early_param("nolapic", setup_nolapic);
1669
1670 static int __init parse_lapic_timer_c2_ok(char *arg)
1671 {
1672         local_apic_timer_c2_ok = 1;
1673         return 0;
1674 }
1675 early_param("lapic_timer_c2_ok", parse_lapic_timer_c2_ok);
1676
1677 static int __init parse_disable_apic_timer(char *arg)
1678 {
1679         disable_apic_timer = 1;
1680         return 0;
1681 }
1682 early_param("noapictimer", parse_disable_apic_timer);
1683
1684 static int __init parse_nolapic_timer(char *arg)
1685 {
1686         disable_apic_timer = 1;
1687         return 0;
1688 }
1689 early_param("nolapic_timer", parse_nolapic_timer);
1690
1691 static __init int setup_apicpmtimer(char *s)
1692 {
1693         apic_calibrate_pmtmr = 1;
1694         notsc_setup(NULL);
1695         return 0;
1696 }
1697 __setup("apicpmtimer", setup_apicpmtimer);
1698
1699 static int __init lapic_insert_resource(void)
1700 {
1701         if (!apic_phys)
1702                 return -1;
1703
1704         /* Put local APIC into the resource map. */
1705         lapic_resource.start = apic_phys;
1706         lapic_resource.end = lapic_resource.start + PAGE_SIZE - 1;
1707         insert_resource(&iomem_resource, &lapic_resource);
1708
1709         return 0;
1710 }
1711
1712 /*
1713  * need call insert after e820_reserve_resources()
1714  * that is using request_resource
1715  */
1716 late_initcall(lapic_insert_resource);